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KR102555677B1 - 반도체 기억 장치 - Google Patents

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KR102555677B1
KR102555677B1 KR1020187017713A KR20187017713A KR102555677B1 KR 102555677 B1 KR102555677 B1 KR 102555677B1 KR 1020187017713 A KR1020187017713 A KR 1020187017713A KR 20187017713 A KR20187017713 A KR 20187017713A KR 102555677 B1 KR102555677 B1 KR 102555677B1
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유이찌로 이시이
신지 다나까
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀과, 메모리 셀행에 대응하여 형성된 워드선과, 워드선이 형성되는 금속 배선층에 인접하는 금속 배선층에 형성되는 더미 워드선과, 워드선을 구동하는 워드 드라이버 회로와, 워드선과 더미 워드선 사이의 선간 용량에 기초하여 워드선을 승압하는 더미 워드 드라이버 회로를 구비한다.

Description

반도체 기억 장치
본 개시는, 반도체 기억 장치에 관한 것이며, 특히 승압 회로에 관한 것이다.
일반적으로, 승압 회로는 주어진 전원 전압 레벨을 초과하는 승압 전압을 발생시키기 위해, 반도체 집적 회로 장치에 있어서의 다양한 회로에 있어서 사용된다.
특허문헌 1에는, 다이내믹 랜덤 액세스 메모리(이하 「DRAM」이라 함), 스태틱 랜덤 액세스 메모리(이하 「SRAM」이라 함) 등의 반도체 메모리에 적용 가능한 승압 회로가 제안되어 있다.
일본 특허 공개 평6-187788호 공보
한편, 특허문헌 1에 따르는 방식에서는, 워드선을 승압하기 위해 별도로 승압용의 용량이 큰 용량 소자를 형성할 필요가 있고, 그 레이아웃을 연구할 필요가 있다는 과제가 있다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것이며, 간이한 방식으로 워드선을 효율적으로 승압하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
일 실시예에 따르면, 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀과, 메모리 셀행에 대응하여 형성된 워드선과, 워드선이 형성되는 금속 배선층에 인접하는 금속 배선층에 형성되는 더미 워드선과, 워드선을 구동하는 워드 드라이버 회로와, 워드선과 더미 워드선 사이의 선간 용량에 기초하여 워드선을 승압하는 더미 워드 드라이버 회로를 구비한다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시예에 따르면, 워드선과, 더미 워드선 사이의 선간 용량에 기초하여 간이한 방식으로 워드선을 승압하는 것이 가능하다.
도 1은 실시 형태 1에 기초하는 반도체 기억 장치의 외관 구성도이다.
도 2는 실시 형태 1에 기초하는 메모리 어레이 MA 및 주변 회로의 구성을 설명하는 도면이다.
도 3은 실시 형태 1에 기초하는 메모리 어레이 MA의 구성을 설명하는 도면이다.
도 4는 실시 형태 1에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 5는 실시 형태 1에 기초하는 워드선 WL을 활성화하는 타이밍 차트를 설명하는 도면이다.
도 6은 실시 형태 1에 기초하여 플레이너 트랜지스터를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC의 레이아웃 구성(그 1)을 설명하는 도면이다.
도 7은 실시 형태 1에 기초하는 메모리 어레이 MA의 메모리 셀 MC의 레이아웃 구성(그 2)을 설명하는 도면이다.
도 8은 실시 형태 1에 기초하는 핀 FET의 3차원 구조를 설명하는 도면이다.
도 9는 실시 형태 1에 기초하여 핀 FET를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC#의 레이아웃 구성(그 1)을 설명하는 도면이다.
도 10은 실시 형태 1에 기초하여 핀 FET를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC#의 레이아웃 구성(그 2)을 설명하는 도면이다.
도 11은 실시 형태 1에 기초하는 메모리 셀 MC 및 MC#의 단면 구조(X 방향)를 설명하는 도면이다.
도 12는 실시 형태 1에 기초하는 메모리 셀 MC 및 MC#의 단면 구조(Y 방향)를 설명하는 도면이다.
도 13은 실시 형태 1에 기초하는 금속 배선층의 관계를 설명하는 개략도이다.
도 14는 실시 형태 1의 변형예에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 15는 실시 형태 1의 변형예 2에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 16은 실시 형태 1의 변형예 3에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 17은 실시 형태 1의 변형예 4에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 18은 실시 형태 2에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 19는 실시 형태 2에 기초하는 워드선 WL을 활성화하는 타이밍 차트를 설명하는 도면이다.
도 20은 실시 형태 3에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 21은 실시 형태 4에 기초하는 반도체 장치 CHIP의 외관 구성도이다.
실시 형태에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1은 실시 형태 1에 기초하는 반도체 기억 장치의 외관 구성도이다.
도 1에 도시된 바와 같이, 반도체 기억 장치는, 드라이버&디코더(17)와, 메모리 어레이 MA와, 제어부(19)와, I/O 회로군(2)을 포함한다. 또한, 디코더는 어드레스 디코더를 간략화한 것이다.
제어부(19)는 반도체 기억 장치의 각 기능 블록을 제어한다. 구체적으로는, 제어부(19)는 어드레스 신호의 입력에 기초하여 로우 어드레스 신호를 드라이버&디코더(17)에 출력한다. 또한, 제어부(19)는 I/O 회로군(2)을 구동하기 위한 각종 신호를 출력한다.
메모리 어레이 MA는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는다. 메모리 어레이 MA의 메모리 셀은 재기입 가능하게 형성된다.
본 예에 있어서는, 메모리 셀행에 각각 대응하여 형성되는 복수의 워드선 WL과, 복수의 워드선 WL과 병행하게(병렬로) 형성되는 복수의 더미 워드선 DWL이 형성된다.
드라이버&디코더(17)는 메모리 어레이 MA의 행렬 형상으로 배치된 메모리 셀의 메모리 셀행에 각각 대응하여 형성된 워드선 WL 및 더미 워드선 DWL을 구동한다.
I/O 회로군(2)은 복수의 I/O 회로를 포함하며, 메모리 어레이 MA에의 데이터 판독 혹은 데이터 기입을 행하는 입출력 회로로서 형성된다.
도 2는 실시 형태 1에 기초하는 메모리 어레이 MA 및 주변 회로의 구성을 설명하는 도면이다.
도 2에 도시된 바와 같이, 본 예에 있어서는, 메모리 어레이 MA와, 메모리 어레이 MA에 형성된 워드선 WL 및 더미 워드선 DWL을 구동하는 드라이버의 구성에 대하여 설명한다.
메모리 어레이 MA는, 행렬 형상으로 배치된 복수의 메모리 셀 MC를 갖는다. 각 메모리 셀 MC는, 후술하지만 구동 트랜지스터, 전송 트랜지스터 및 부하 소자를 포함한 스태틱형 메모리 셀이다.
본 예에 있어서는, 일례로서 2행 4열의 메모리 셀 MC가 도시되어 있다.
메모리 어레이 MA의 메모리 셀행에 각각 대응하여 복수의 워드선 WL이 형성된다.
또한, 메모리 어레이 MA의 메모리 셀행에 각각 대응하여 복수의 더미 워드선 DWL이 형성된다.
드라이버&디코더(17)의 구성으로서, 워드선 WL에 대응하여 형성되는 워드선 드라이버 WD와, 더미 워드선 DWL에 대응하여 형성되는 더미 워드선 드라이버 DWD와, 어드레스 디코더(20)가 형성된다.
어드레스 디코더(20)는 로우 어드레스 신호를 디코드한 디코드 신호를 워드선 드라이버 WD에 출력한다. 워드선 드라이버 WD는, 로우 어드레스 신호에 기초하는 디코드 신호에 따라서 선택된 워드선 WL을 활성화시킨다.
제어부(19)는 워드선 WL을 승압하기 위한 제어 신호 BST를 더미 워드선 드라이버 DWD에 출력한다.
어드레스 디코더(20)는 로우 어드레스 신호를 디코드한 디코드 신호를 더미 워드선 드라이버 DWD에 출력한다. 더미 워드선 드라이버 DWD는, 로우 어드레스 신호에 기초하는 디코드 신호와 제어 신호 BST에 따라서 더미 워드선 DWL을 구동한다.
메모리 어레이 MA의 메모리 셀열에 각각 대응하여 복수의 비트선쌍 BL, /BL이 형성된다. 본 예에 있어서는, 4열의 메모리 셀열이 도시되어 있다. 4열의 메모리 셀열에 대응하여 형성된 4개의 비트선쌍이 형성된다.
I/O 회로군(2)은 4열 중 1개의 열을 선택하는 선택 회로나, 센스 앰프, 라이트 드라이버, 비트선 프리차지 회로 등을 포함한다.
도 3은 실시 형태 1에 기초하는 메모리 어레이 MA의 구성을 설명하는 도면이다.
도 3에는, 메모리 셀 MC의 구성이 도시되어 있다. 메모리 셀 MC는, 2개의 전송 트랜지스터 AT0, AT1과, 구동 트랜지스터 NT0, NT1과, 부하 트랜지스터 PT0, PT1(부하 소자)을 포함한다.
전송 트랜지스터 AT0, AT1은, 대응하는 워드선 WL과 전기적으로 접속되어 있다. 전송 트랜지스터 AT0, AT1은, 메모리 셀 MC의 데이터 판독 혹은 데이터 기입을 실행할 때에 활성화된 워드선 WL을 따라서 도통한다.
또한, 더미 워드선 DWL이 워드선 WL에 병행하게 배치된다.
도 4는 실시 형태 1에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 4에 도시된 바와 같이, 여기에서는, 워드선 드라이버 WD와, 더미 워드선 드라이버 DWD와, 어드레스 디코더(20)가 도시되어 있다.
어드레스 디코더(20)는 NAND 회로(21)와, 인버터(22)를 포함한다.
NAND 회로(21)는 로우 어드레스 신호 XU, XL, XG의 입력을 받고, 그 NANDN 논리 연산 결과를 디코드 신호 WLN으로서 출력한다.
어드레스 디코더(20)는 인버터(22)를 통해 디코드 신호 WLN의 반전 신호를 더미 워드선 드라이버 DWD 및 워드선 드라이버 WD에 출력한다.
워드선 드라이버 WD는, NAND 회로(35)와, 인버터(36)와, P채널 MOS 트랜지스터(37)와, N채널 MOS 트랜지스터(38)를 포함한다.
P채널 MOS 트랜지스터(37) 및 N채널 MOS 트랜지스터(38)는 전원 전압 VDD와 접지 전압 VSS 사이에 형성되며, 그 접속 노드는 워드선 WL과 접속된다.
P채널 MOS 트랜지스터(37)의 게이트는, NAND 회로(35)의 출력 신호의 입력을 받는다. N채널 MOS 트랜지스터(38)의 게이트는, 인버터(22 및 36)를 통해 디코드 신호 WLN의 입력을 받는다. NAND 회로(35)는 인버터(30)를 통한 제어 신호 BST의 반전 신호와, 인버터(22)를 통한 디코드 신호 WLN의 반전 신호의 입력을 받고, 그 NAND 논리 연산 결과를 P채널 MOS 트랜지스터(37)의 게이트에 출력한다.
더미 워드선 드라이버 DWD는, 인버터(30, 31)와, NAND 회로(32)와, P채널 MOS 트랜지스터(33)와, N채널 MOS 트랜지스터(34)와, 용량 소자(6)를 포함한다.
인버터(30)는 제어 신호 BST의 입력을 받고, 그 반전 신호를 인버터(31) 및 NAND 회로(35)의 한쪽의 입력 노드에 출력한다.
NAND 회로(32)는 인버터(30, 31)를 통해 제어 신호 BST의 입력과, 인버터(22)를 통한 디코드 신호 WLN의 반전 신호의 입력을 받고 그 NAND 논리 연산 결과를 출력한다.
P채널 MOS 트랜지스터(33) 및 N채널 MOS 트랜지스터(34)는 전원 전압 VDD와 접지 전압 VSS 사이에 형성되고, 그 접속 노드는 더미 워드선 DWL과 접속된다. P채널 MOS 트랜지스터(33) 및 N채널 MOS 트랜지스터(34)의 게이트는, NAND 회로(32)의 출력 신호의 입력을 받는다.
용량 소자(6)는 N채널 MOS 트랜지스터를 포함한다. N채널 MOS 트랜지스터의 소스 및 드레인은 워드선 WL과 접속된다. 게이트는 더미 워드선 DWL과 접속되어 있다. 또한, P채널 MOS 트랜지스터를 포함하도록 해도 된다.
초기 상태에 있어서, 디코드 신호 WLN은 「H」 레벨로 설정된다.
따라서, N채널 MOS 트랜지스터(38)의 게이트는 「H」 레벨로 설정된다. N채널 MOS 트랜지스터(38)는 온 상태로 되고, 워드선 WL은 접지 전압 VSS와 접속된다.
또한, 제어 신호 BST는 「L」 레벨로 설정되어 있다. 따라서, NAND 회로(32)는 「H」 레벨의 신호를 출력한다. 이것에 수반하여 N채널 MOS 트랜지스터(34)는 온 상태로 되고, 더미 워드선 DWL은 접지 전압 VSS와 접속된다.
한편, 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(21)는 디코드 신호 WLN을 「L」 레벨로 설정한다. 이것에 수반하여, N채널 MOS 트랜지스터(38)의 게이트는 「L」 레벨로 설정된다. 따라서, N채널 MOS 트랜지스터(38)는 오프 상태로 된다. NAND 회로(35)는 인버터(22)를 통한 디코드 신호 WLN의 반전 신호 및 인버터(30)를 통한 제어 신호 BST의 반전 신호에 기초하여, 「L」 레벨의 신호를 P채널 MOS 트랜지스터(37)에 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 온 상태로 되고, 워드선 WL은 전원 전압 VDD와 접속된다. 즉, 워드선 WL은 활성화된다.
다음에, 제어 신호 BST가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(35)는 「H」 레벨을 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 오프 상태로 되고, 워드선 WL은 하이 임피던스 상태(Hi-z)로 된다.
또한, NAND 회로(32)는 「L」 레벨을 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(33)는 온 상태로 된다. 이것에 수반하여 전원 전압 VDD는 더미 워드선 DWL과 접속된다. 즉, 더미 워드선 DWL은 활성화된다.
더미 워드선 DWL과 워드선 WL 사이에는, 용량 소자(6)가 형성되어 있다. 또한, 상술한 바와 같이 더미 워드선 DWL과 워드선 WL은 병행하게 배치되어 있고 배선간 용량을 갖는다. 따라서, 용량 소자(6) 및 배선간 용량에 기초하여 더미 워드선 DWL이 활성화된 경우에 워드선 WL이 승압(부스트)된다.
워드선 WL을 승압함으로써, 기입 마진 및 판독 마진을 향상시키는 것이 가능해진다.
또한, 본 예에 있어서는, 용량 소자(6) 및 배선간 용량에 기초하여 더미 워드선 DWL이 활성화된 경우에 워드선 WL을 승압(부스트)하는 구성에 대하여 설명하지만, 용량 소자(6)를 형성하지 않고 더미 워드선 DWL만으로 하는 구성으로 해도 된다.
도 5는 실시 형태 1에 기초하는 워드선 WL을 활성화하는 타이밍 차트를 설명하는 도면이다.
도 5에 도시된 바와 같이, 시각 T1에 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, 워드선 WL이 활성화된다. 다음에 시각 T2에 제어 신호 BST가 「H」 레벨로 설정되는 것에 수반하여, 워드선 WL이 부스트되어 승압된다.
시각 T3에 로우 어드레스 신호 XU, XL, XG가 「L」 레벨로 설정되는 것에 수반하여, 워드선 WL이 비활성화된다.
도 6은 실시 형태 1에 기초하여 플레이너 트랜지스터를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC의 레이아웃 구성(그 1)을 설명하는 도면이다.
도 6의 (A)에는, 배선(제1 층), 콘택트 홀, 다결정 실리콘(폴리실리콘), 확산 영역을 포함한 메모리 셀 MC의 기반 영역의 레이아웃 구성이 도시되어 있다.
메모리 셀 MC는, 중앙부에 P채널 MOS 트랜지스터가 형성된다. 또한, 그 양측에 N채널 MOS 트랜지스터가 형성된다.
구동 트랜지스터 NT0, NT1은 N채널 MOS 트랜지스터로서 형성된다. 또한, 부하 트랜지스터 PT0, PT1은 P채널 MOS 트랜지스터로서 형성된다. 전송 트랜지스터 AT0, AT1은 N채널 MOS 트랜지스터로서 형성된다.
구동 트랜지스터 NT0은, N형 확산 영역(100)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(128)를 갖고 있다. 구동 트랜지스터 NT0의 소스가 되는 N형 확산 영역(100)은, 콘택트 홀(110)을 통해 배선(111)과 결합되어 있다. 배선(111)은 상층의 금속 배선층을 통해 접지 전압 VSS와 전기적으로 결합된다.
전송 트랜지스터 AT0은, N형 확산 영역(100)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성되는 게이트(134)를 갖는다. 이 게이트는, 콘택트 홀(112)을 통해 배선(113)과 결합되어 있다. 배선(113)은 상층의 금속 배선층을 통해 워드선 WL과 전기적으로 결합된다. 또한, 전송 트랜지스터 AT0의 소스가 되는 N형 확산 영역(100)은, 콘택트 홀(115)을 통해 배선(114)과 전기적으로 결합된다. 배선(114)은 상층의 금속 배선층을 통해 비트선 BL에 전기적으로 결합된다.
구동 트랜지스터 NT0 및 전송 트랜지스터 AT0의 공통의 드레인이 되는 N형 확산 영역(100)은, 콘택트 홀(116)을 통해 배선(117)과 전기적으로 결합된다. 배선(117)은 로컬 배선(118)을 통해 부하 트랜지스터 PT1의 게이트(119)와 전기적으로 결합된다. 또한, 로컬 배선(118)은 부하 트랜지스터 PT0의 드레인이 되는 P형 확산 영역(102)과도 전기적으로 결합된다.
전송 트랜지스터 AT1은, N형 확산 영역(106)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(135)를 갖는다. 이 게이트(135)는 콘택트 홀(122)을 통해 배선(123)과 결합되어 있다. 배선(123)은 상층의 금속 배선층을 통해 워드선 WL과 전기적으로 결합된다. 또한, 전송 트랜지스터 AT1의 소스가 되는 N형 확산 영역(106)은, 콘택트 홀(124)을 통해 배선(125)과 전기적으로 결합된다. 배선(125)은 상층의 금속 배선층을 통해 비트선 /BL과 전기적으로 결합된다.
구동 트랜지스터 NT1은, N형 확산 영역(106)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(119)를 갖는다. N채널 MOS 트랜지스터 NT1의 소스가 되는 N형 확산 영역(106)은, 콘택트 홀(121)을 통해 배선(120)과 전기적으로 결합된다. 배선(120)은 상층의 금속 배선층을 통해 접지 전압 VSS와 전기적으로 결합된다.
구동 트랜지스터 NT1 및 전송 트랜지스터 AT1의 공통의 드레인이 되는 N형 확산 영역(106)은, 콘택트 홀(131)을 통해 배선(130)과 전기적으로 결합된다. 배선(130)은 로컬 배선(129)을 통해 부하 트랜지스터 PT0의 게이트(128)와 전기적으로 결합된다. 또한, 로컬 배선(129)은 부하 트랜지스터 PT1의 드레인이 되는 P형 확산 영역(104)과도 전기적으로 결합된다.
부하 트랜지스터 PT1은, P형 확산 영역(104)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(119)를 갖고 있다. 게이트(119)는 구동 트랜지스터 NT1과 공유하고 있다. 부하 트랜지스터 PT1의 소스가 되는 P형 확산 영역(104)은, 콘택트 홀(132)을 통해 배선(133)과 결합되어 있다. 배선(133)은 상층의 금속 배선층을 통해 전원 전압 VDD와 전기적으로 결합된다.
부하 트랜지스터 PT0은, P형 확산 영역(102)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(128)를 갖고 있다. 게이트(128)는 구동 트랜지스터 NT0과 공유하고 있다. 부하 트랜지스터 PT0의 소스가 되는 P형 확산 영역(102)은, 콘택트 홀(126)을 통해 배선(127)과 결합되어 있다. 배선(127)은 상층의 금속 배선층을 통해 전원 전압 VDD와 전기적으로 결합된다.
도 6의 (B)에는 배선(제2 층), 비아를 포함한 메모리 셀 MC의 레이아웃 구성이 도시되어 있다.
X 방향을 따라서 비트선 BL을 형성하는 배선(144)이 형성된다. 배선(144)은 비아(145)를 통해 배선(114)과 접속된다.
X 방향을 따라서 비트선 /BL을 형성하는 배선(150)이 형성된다. 배선(150)은 비아(149)를 통해 배선(125)과 접속된다.
X 방향을 따라서, 전원 전압 VDD를 공급하는 배선(148)이 형성된다. 배선(148)은 비아(146, 147)를 통해 배선(127, 133)과 각각 접속된다.
X 방향을 따라서 배선(142)이 형성된다. 배선(142)은 비아(143)를 통해 배선(113)과 접속된다. 배선(142)은 상층의 금속 배선층을 통해 워드선 WL과 접속된다.
X 방향을 따라서 배선(140)이 형성된다. 배선(140)은 비아(141)를 통해 배선(111)과 접속된다. 배선(140)은 상층의 금속 배선층을 통해 접지 전압 VSS와 접속된다.
X 방향을 따라서 배선(152)이 형성된다. 배선(152)은 비아(151)를 통해 배선(122)과 접속된다. 배선(152)은 상층의 금속 배선층을 통해 워드선 WL과 접속된다.
X 방향을 따라서 배선(154)이 형성된다. 배선(154)은 비아(153)를 통해 배선(120)과 접속된다. 배선(154)은 상층의 금속 배선층을 통해 접지 전압 VSS와 접속된다.
도 7은 실시 형태 1에 기초하는 메모리 어레이 MA의 메모리 셀 MC의 레이아웃 구성(그 2)을 설명하는 도면이다.
도 7의 (A)에는, 배선(제3 층), 비아를 포함한 메모리 셀 MC의 레이아웃 구성이 도시되어 있다.
Y 방향을 따라서 접지 전압 VSS를 공급하는 배선(160)이 형성된다. 배선(160)은 비아(161)를 통해 배선(140)과 접속된다.
Y 방향을 따라서 워드선 WL을 형성하는 배선(162)이 형성된다. 배선(162)은 비아(163, 164)를 통해 배선(142, 152)과 각각 접속된다.
Y 방향을 따라서 접지 전압 VSS를 공급하는 배선(165)이 형성된다. 배선(165)은 비아(166)를 통해 배선(154)과 접속된다.
도 7의 (B)에는, 배선(제4 층), 비아를 포함한 메모리 셀 MC의 레이아웃 구성이 도시되어 있다.
Y 방향을 따라서 접지 전압을 공급하는 배선(170, 176)이 형성된다.
배선(170)은 비아(171, 172)를 통해 배선(160)과 전기적으로 결합된다.
배선(176)은 비아(175, 177)를 통해 배선(165)과 전기적으로 결합된다.
또한, Y 방향을 따라서 더미 워드선 DWL을 형성하는 배선(174)이 형성된다.
배선(174)은 배선(162)의 상층에 배치된다.
당해 구성에 의해 배선(162)과 배선(174) 사이의 배선간에 배선간 용량이 발생하게 된다.
도 8은 실시 형태 1에 기초하는 핀 FET의 3차원 구조를 설명하는 도면이다.
실시 형태 1에 기초하여, 핀 트랜지스터(핀 FET)를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC#의 구조를 설명한다.
도 8에 도시된 바와 같이, 핀 FET는, 예를 들어 P형 반도체 기판 SUB 상에 형성된 복수의 핀 F1, F2를 포함한다. 각 핀 F1, F2는, 기판 평면을 따라서 X 방향으로 연장된다. 각 핀 F1, F2는 반도체 기판 SUB의 표면을 선택적으로 에칭함으로써 형성된다. 인접하는 핀 F의 사이(핀 F1, F2가 형성되어 있지 않은 부분)에는, 예를 들어 CVD(Chemical Vapor Deposition)법을 사용하여 형성된 실리콘 산화막이 소자 분리막으로서 형성되어 있다.
게이트 전극 G는, 게이트 절연막 GI를 통해 각 핀 F1, F2의 상면 및 측면을 덮도록 형성된다. 게이트 전극 G는, 핀 F1, F2와 교차하는 방향인 Y 방향으로 연장된다. 게이트 전극 G에는, 예를 들어 다결정 실리콘과 같은 반도체, 질화티타늄과 같은 도전성 화합물, 텅스텐 등의 단체 금속, 또는 이들 중 어느 것의 적층막 등이 사용된다.
게이트 전극 G의 형성 후에 게이트 전극 G를 마스크로 하여 불순물을 핀 F에 주입함으로써, 게이트 전극 G에 의해 둘러싸인 채널 영역 이외의 부분에 소스 영역 및 드레인 영역(도시하지 않음)이 형성된다. 여기서, PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터를 제작하는 경우에는, 핀 F가 N형 웰 상에 형성됨과 함께, 핀 F에 P형 불순물이 주입된다. NMOS(N-channel MOS) 트랜지스터를 제작하는 경우에는, 핀 F가 P형 기판 또는 P형 웰 상에 형성됨과 함께, 핀 F에 N형 불순물이 주입된다.
이들 소스 영역 및 드레인 영역의 상면 및 측면과 오믹 접촉하도록, 예를 들어 텅스텐 등의 금속을 사용하여 Y 방향으로 연장되는 로컬 배선(LIC : Local Inter-Connect) LA가 형성된다. 즉, 로컬 배선 LA는, 각각 소스 전극 혹은 드레인 전극으로서 기능한다. 게이트 배선 G, 소스 전극 혹은 드레인 전극은, 또한, X 방향으로 연장되는 로컬 배선(도시하지 않음)과 직접적으로 접속되거나, 도시하지 않은 층간 절연층에 형성된 비아 홀을 통해 상층의 금속 배선층(도시하지 않음)과 접속된다.
도 9는 실시 형태 1에 기초하여 핀 FET를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC#의 레이아웃 구성(그 1)을 설명하는 도면이다.
도 9의 (A)에는, 배선(제1 층), 비아 및 로컬 배선, 다결정 실리콘(폴리실리콘), 핀을 포함한 메모리 셀 MC#의 기반 영역의 레이아웃 구성이 도시되어 있다.
메모리 셀 MC#은, 중앙부에 P채널 MOS 트랜지스터가 형성된다. 또한, 그 양측에 N채널 MOS 트랜지스터가 형성된다.
구동 트랜지스터 NT0은 핀(200 및 201)을 갖는다.
핀(200 및 201)은 게이트 전극과 마찬가지로 입체적으로 세운 상태로 되도록 형성된다. 구동 트랜지스터 NT0은, 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(220)를 갖고 있다. 핀(200 및 201)은 구동 트랜지스터 NT0의 소스가 되는 로컬 배선(206)과 결합되어 있다. 로컬 배선(206)은 비아(219)를 통해 배선(214)과 전기적으로 결합된다. 배선(214)은 상층의 금속 배선층을 통해 접지 전압 VSS와 전기적으로 결합된다.
전송 트랜지스터 AT0은, 구동 트랜지스터 NT0과 핀(200 및 201)을 공유한다. 전송 트랜지스터 AT0은, 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(221)를 갖고 있다. 전송 트랜지스터 AT0의 소스가 되는 핀(200, 201)은, 로컬 배선(211)과 결합되어 있다. 로컬 배선(211)은 비아(223)를 통해 비트선 BL을 형성하는 배선(215)과 전기적으로 결합된다. 게이트(221)는 비아(222)를 통해 배선(231)과 결합되어 있다. 배선(231)은 상층의 금속 배선층을 통해 워드선 WL과 전기적으로 결합된다.
구동 트랜지스터 NT0 및 전송 트랜지스터 AT0의 공통의 드레인이 되는 핀(200, 201)은, 로컬 배선(209)과 전기적으로 결합된다. 로컬 배선(209)은 로컬 배선(301)을 통해 부하 트랜지스터 PT1의 게이트(229)와 전기적으로 결합된다. 로컬 배선(209)은 부하 트랜지스터 PT0의 드레인이 되는 핀(205)과도 전기적으로 결합된다.
전송 트랜지스터 AT1은 핀(203 및 204)을 갖는다.
핀(203 및 204)은 게이트 전극과 마찬가지로 입체적으로 세운 상태로 되도록 형성된다. 전송 트랜지스터 AT1은, 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(228)를 갖고 있다. 전송 트랜지스터 AT1의 소스가 되는 핀(203, 204)은 로컬 배선(208)과 결합되어 있다. 로컬 배선(208)은 비아(226)를 통해 비트선 /BL을 형성하는 배선(217)과 전기적으로 결합된다.
구동 트랜지스터 NT1은, 전송 트랜지스터 AT1과 핀(203 및 204)을 공유한다. 구동 트랜지스터 NT1은, 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(229)를 갖고 있다. 구동 트랜지스터 NT1의 소스가 되는 핀(203, 204)은 로컬 배선(213)과 결합되어 있다. 로컬 배선(213)은 비아(230)를 통해 배선(232)과 전기적으로 결합된다. 배선(232)은 상층의 금속 배선층을 통해 접지 전압 VSS와 전기적으로 결합된다.
구동 트랜지스터 NT1 및 전송 트랜지스터 AT1의 공통의 드레인이 되는 핀(203, 204)은, 로컬 배선(210)과 전기적으로 결합된다. 로컬 배선(210)은 로컬 배선(302)을 통해 부하 트랜지스터 PT0의 게이트(220)와 전기적으로 결합된다. 로컬 배선(210)은 부하 트랜지스터 PT1의 드레인이 되는 핀(202)과도 전기적으로 결합된다.
부하 트랜지스터 PT0은, 핀(205)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(220)를 갖고 있다. 게이트(220)는 구동 트랜지스터 NT0과 공유하고 있다. 부하 트랜지스터 PT0의 소스가 되는 핀(205)은 로컬 배선(207)과 전기적으로 결합된다. 로컬 배선(207)은 비아(225)를 통해 전원 전압 VDD의 공급을 받는 배선(216)과 전기적으로 결합된다.
부하 트랜지스터 PT1은, 핀(202)을 포함하는 소스 및 드레인과 이들 사이에 배치되는 폴리실리콘으로 형성된 게이트(229)를 갖고 있다. 게이트(229)는 구동 트랜지스터 NT1과 공유하고 있다. 부하 트랜지스터 PT1의 소스가 되는 핀(202)은 로컬 배선(212)과 전기적으로 결합된다. 로컬 배선(212)은 비아(224)를 통해 전원 전압 VDD의 공급을 받는 배선(216)과 전기적으로 결합된다.
도 10은 실시 형태 1에 기초하여 핀 FET를 사용한 경우의 메모리 어레이 MA의 메모리 셀 MC#의 레이아웃 구성(그 2)을 설명하는 도면이다.
도 10의 (A)에는 배선(제2 층), 비아를 포함한 메모리 셀 MC#의 레이아웃 구성이 도시되어 있다.
Y 방향을 따라서 접지 전압을 공급하는 배선(240, 244)이 형성된다.
배선(240)은 비아(241)를 통해 배선(214)과 전기적으로 결합된다.
배선(244)은 비아(245)를 통해 배선(232)과 전기적으로 결합된다.
Y 방향을 따라서, 워드선 WL을 형성하는 배선(246)이 형성된다.
배선(246)은 비아(242)를 통해 배선(231)과 전기적으로 결합된다. 또한, 배선(246)은 비아(243)를 통해 배선(218)과 전기적으로 결합된다.
당해 구성에 의해, 도 7의 메모리 셀 MC#을 사용한 경우에는, 도 6의 메모리 셀 MC와 비교하여 1층 적은 금속 배선층의 레이아웃으로 형성하는 것이 가능하다.
도 10의 (B)에는 배선(제3 층), 비아를 포함한 메모리 셀 MC의 레이아웃 구성이 도시되어 있다.
Y 방향을 따라서 접지 전압을 공급하는 배선(250, 256)이 형성된다.
배선(250)은 비아(251, 252)를 통해 배선(240)과 전기적으로 결합된다.
배선(256)은 비아(255, 257)를 통해 배선(244)과 전기적으로 결합된다.
또한, Y 방향을 따라서 더미 워드선 DWL을 형성하는 배선(254)이 형성된다.
배선(254)은 배선(246)의 상층에 배치된다.
당해 구성에 의해 배선(246)과 배선(254) 사이의 배선간에 배선간 용량이 발생하게 된다.
도 11은 실시 형태 1에 기초하는 메모리 셀 MC 및 MC#의 단면 구조(X 방향)를 설명하는 도면이다.
도 11의 (A) 및 도 11의 (B)는 핀 FET를 사용한 경우의 메모리 셀 MC#의 단면 구조(X 방향)를 설명하는 도면이다.
도 11의 (C) 및 도 11의 (D)는 플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC의 단면 구조(X 방향)를 설명하는 도면이다.
도 11의 (A)는 도 9의 (A)의 레이아웃 구조와 마찬가지이므로 그 상세한 설명은 반복하지 않는다.
도 11의 (B)를 참조하여, 도 11의 (A)의 P-P#선의 X 방향에 있어서의 단면 구조가 도시되어 있다.
핀 FET를 사용한 경우의 메모리 셀 MC#의 경우에는, 배선(제1 층)을 사용하여 비트선 BL이 형성되고, 배선(제2 층)을 사용하여 워드선 WL 및 접지선 VSS가 형성된다. 또한, 배선(제3 층)을 사용하여 더미 워드선 DWL이 형성된다.
도 11의 (C)는 도 6의 (A)의 레이아웃 구조와 마찬가지이므로 그 상세한 설명은 반복하지 않는다.
도 11의 (D)를 참조하여, 도 11의 (C)의 Q-Q#선의 X 방향에 있어서의 단면 구조가 도시되어 있다.
플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC의 경우에는, 배선(제2 층)을 사용하여 비트선 BL이 형성되고, 배선(제3 층)을 사용하여 워드선(WL) 및 접지선 VSS가 형성된다. 또한, 배선(제4 층)을 사용하여 더미 워드선 DWL이 형성된다.
도 12는 실시 형태 1에 기초하는 메모리 셀 MC 및 MC#의 단면 구조(Y 방향)를 설명하는 도면이다.
도 12의 (A) 및 도 12의 (B)는 핀 FET를 사용한 경우의 메모리 셀 MC#의 단면 구조(Y 방향)를 설명하는 도면이다.
도 12의 (C) 및 도 12의 (D)는 플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC의 단면 구조(Y 방향)를 설명하는 도면이다.
도 12의 (A)는 도 9의 (A)의 레이아웃 구조와 마찬가지이므로 그 상세한 설명은 반복하지 않는다.
도 12의 (B)를 참조하여, 도 12의 (A)의 R-R#선의 Y 방향에 있어서의 단면 구조가 도시되어 있다.
핀 FET를 사용한 경우의 메모리 셀 MC#의 경우에는, 배선(제1 층)을 사용하여 비트선 BL 및 전원선 VDD가 형성되고, 배선(제2 층)을 사용하여 워드선(WL)이 형성된다. 또한, 배선(제3 층)을 사용하여 더미 워드선 DWL이 형성된다.
도 12의 (C)는 도 6의 (A)의 레이아웃 구조와 마찬가지이므로 그 상세한 설명은 반복하지 않는다.
도 12의 (D)를 참조하여, 도 12의 (C)의 S-S#선의 Y 방향에 있어서의 단면 구조가 도시되어 있다.
플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC의 경우에는, 배선(제2 층)을 사용하여 비트선 BL 및 전원선 VDD가 형성되고, 배선(제3 층)을 사용하여 워드선(WL) 및 접지선 VSS가 형성된다. 또한, 배선(제4 층)을 사용하여 더미 워드선 DWL이 형성된다.
플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC에서는, 배선(111, 117, 114) 등은 제1 층이 사용되는 것에 비해, 핀 FET를 사용한 경우의 메모리 셀 MC#에서는, 대응하는 배선(206, 209, 211) 등은, 제1 층의 하방에 게이트의 측면에 배치되는 로컬 배선이 사용된다.
이에 의해 메모리 셀 MC#에서는 제1 층의 배선을 사용하여 비트선 BL 및 전원선 VDD를 형성하는 것이 가능해진다.
따라서, 핀 FET를 사용한 경우의 메모리 셀 MC#의 구성의 경우에는, 플레이너 트랜지스터를 사용한 경우의 메모리 셀 MC와 비교하여 배선층의 수를 감소시키는 것이 가능하다.
도 13은 실시 형태 1에 기초하는 금속 배선층의 관계를 설명하는 개략도이다.
도 13에 도시된 바와 같이, 도 1의 반도체 기억 장치를 예로 들어 설명한다.
드라이버&디코더(17), 제어부(19), I/O 회로군(2)은 제3 층(M3)까지의 금속 배선층의 레이아웃을 사용하여 형성한다.
메모리 셀 MC#을 이용한 경우에는, 메모리 어레이 MA는, 제3 층(M3)까지 금속 배선층의 레이아웃을 사용하여 형성하는 것이 가능하다.
실시 형태 1에 있어서는, 일례로서 제3 층(M3)의 금속 배선층을 사용하여 더미 워드선 DWL을 형성한다.
당해 구성에 의해, 본 실시 형태 1에 따른 더미 워드선 DWL을 형성하는 경우에도, 메모리 셀 MC#을 사용하여 작성하는 경우에는, 배선층의 수를 증가시키지 않고 형성하는 것이 가능하다.
(변형예 1)
도 14는 실시 형태 1의 변형예에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 14에 도시된 바와 같이, Y 방향을 따라서 워드선 WL을 형성하는 배선(제2 층)(246)의 상공에 금속 배선층(제3 층)에 더미 워드선 DWL을 형성하는 배선(제3 층)(346)을 형성한다. Y 방향을 따라서 더미 워드선 DWL을 형성하는 배선(346)은 워드선 WL을 형성하는 배선과 병행하게 배치된다.
더미 워드선 DWL과 워드선을 병행하게 인접하여 배치함으로써 선간 용량을 증대시키는 것이 가능하다.
당해 구성에 의해 반도체 기억 장치 전체에서 금속 배선층을 더 추가하지 않고 더미 워드선 DWL을 배치하는 것이 가능하다.
배선(346)과 교대로 Y 방향을 따라서 접지 전압 VSS를 공급하는 배선(제3 층)(340, 344)이 형성된다. 이들 배선은 접지 전압 VSS를 공급하는 배선(제2 층)(240, 244)의 상공에 형성된다. 당해 배선(340, 344)은 배선 비아 VIA를 통해 제2 층의 배선(240, 244)과 전기적으로 결합된다. 또한, 금속 배선층(제4 층)에 X 방향을 따라서 접지 전압 VSS를 공급하는 배선(400, 402)이 형성된다. 당해 배선(400, 402)은, 배선 비아 VIA를 통해 제3 층의 배선(340, 344) 등과 전기적으로 결합된다.
워드선 WL 및 더미 워드선 DWL과 교대로 접지 전압 VSS를 공급하는 배선을 형성함으로써, 워드선 WL 및 더미 워드선 DWL은, Y 방향을 따라서 배치되는 접지 전압 VSS를 공급하는 배선에 의해 둘러싸인 구조로 된다.
이에 의해, 워드선 WL 및 더미 워드선 DWL을 외란(노이즈)으로부터 실드하는 것이 가능해져, 안정적으로 동작시키는 것이 가능해진다.
(변형예 2)
도 15는 실시 형태 1의 변형예 2에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 15에 도시된 바와 같이, 도 14의 구성과 비교하여, 더미 워드선 DWL의 배선 길이를 변경한 경우가 도시되어 있다.
구체적으로는, 배선(346)에 대하여, 배선(346A)과, 배선(346B)으로 분할한 경우가 도시되어 있다.
더미 워드선 DWL의 배선 길이를 조정함으로써 워드선 WL과의 사이의 선간 용량을 조정하는 것이 가능하다.
(변형예 3)
도 16은 실시 형태 1의 변형예 3에 기초하는 배선(제2 층∼제4 층)의 메모리 셀 MC#의 레이아웃 구성에 대하여 설명하는 도면이다.
도 16에 도시된 바와 같이, 도 14의 구성과 비교하여, 더미 워드선 DWL의 배선 폭을 변경한 경우가 도시되어 있다.
구체적으로는, 배선(346)에 대하여, 배선(346C)으로 변경한 경우가 도시되어 있다.
구체적으로는, 배선(346C)은, 배선 폭이 굵은 영역과, 가는 영역을 갖는다. 레이아웃을 연구함으로써 배선 폭을 일정하게 하는 것이 아니라, 가능한 한 배선 폭을 굵게 함으로써, 워드선 WL과의 사이의 선간 용량을 조정하는 것이 가능하다.
(변형예 4)
도 17은 실시 형태 1의 변형예 4에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 17에 도시된 바와 같이, 여기에서는, 워드선 드라이버 WD#과, 더미 워드선 드라이버 DWD#과, 어드레스 디코더(20#)가 도시되어 있다.
어드레스 디코더(20#)는 NAND 회로(21)를 포함한다.
NAND 회로(21)는 로우 어드레스 신호 XU, XL, XG의 입력을 받고, 그 NANDN 논리 연산 결과를 디코드 신호 WLN으로서 출력한다.
어드레스 디코더(20#)는 디코드 신호 WLN의 반전 신호를 더미 워드선 드라이버 DWD# 및 워드선 드라이버 WD#에 출력한다.
워드선 드라이버 WD#은, P채널 MOS 트랜지스터(37, 39)와, N채널 MOS 트랜지스터(38)를 포함한다.
P채널 MOS 트랜지스터(39 및 37)와, N채널 MOS 트랜지스터(38)는 전원 전압 VDD와 접지 전압 VSS 사이에 직렬로 형성되고, P채널 MOS 트랜지스터(37)와 N채널 MOS 트랜지스터(38) 사이의 접속 노드는 워드선 WL과 접속된다.
P채널 MOS 트랜지스터(37) 및 N채널 MOS 트랜지스터(38)의 게이트는, 디코드 신호 WLN의 입력을 받는다.
P채널 MOS 트랜지스터(39)의 게이트는, NOR 회로(41)의 출력 신호의 입력을 받는다.
더미 워드선 드라이버 DWD#은, NOR 회로(41)와, 인버터(40)와, P채널 MOS 트랜지스터(33)와, N채널 MOS 트랜지스터(34)와, 용량 소자(6)를 포함한다.
초기 상태에 있어서, 디코드 신호 WLN은 「H」 레벨로 설정된다.
따라서, N채널 MOS 트랜지스터(38)의 게이트는 「H」 레벨로 설정된다. N채널 MOS 트랜지스터(38)는 온 상태로 되고, 워드선 WL은 접지 전압 VSS와 접속된다.
또한, 제어 신호 BSTN은 「H」 레벨로 설정되어 있다. 따라서, NOR 회로(41)는 그 반전 신호인 「L」 레벨의 신호를 출력한다. 이것에 수반하여 P채널 MOS 트랜지스터(39)는 온 상태로 된다. 한편, 인버터(40)는 「H」 레벨의 신호를 출력한다. 따라서, 더미 워드선 DWL은 접지 전압 VSS와 접속된다.
한편, 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(21)는 디코드 신호 WLN을 「L」 레벨로 설정한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 온 상태로 된다. 이것에 수반하여, 워드선 WL은 전원 전압 VDD와 접속된다. 즉, 워드선 WL은 활성화된다.
다음에, 제어 신호 BSTN이 「L」 레벨로 설정되는 것에 수반하여, NOR 회로(41)는 「H」 레벨을 출력한다. 이것에 수반하여, 인버터(40)는 「L」 레벨을 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(33)는 온 상태로 된다. 이것에 수반하여 전원 전압 VDD는 더미 워드선 DWL과 접속된다. 즉, 더미 워드선 DWL은 활성화된다. 또한, P채널 MOS 트랜지스터(39)는 오프 상태로 되고, 워드선 WL은 하이 임피던스 상태(Hi-z)로 된다.
더미 워드선 DWL과 워드선 WL 사이에는, 용량 소자(6)가 형성되어 있다. 또한, 상술한 바와 같이 더미 워드선 DWL과 워드선 WL는 병행하게 배치되어 있고 배선간 용량을 갖는다. 따라서, 용량 소자(6) 및 배선간 용량에 기초하여 더미 워드선 DWL이 활성화된 경우에 워드선 WL이 승압(부스트)된다.
워드선 WL을 승압함으로써, 기입 마진 및 판독 마진을 향상시키는 것이 가능해진다.
도 4의 구성과 비교하면, NAND 회로 및 인버터 등을 삭감하는 것이 가능해진다. 따라서, 부품 개수를 적게 하여 레이아웃 면적을 축소하는 것이 가능하다.
(실시 형태 2)
상기의 실시 형태 1에 있어서는, 워드선 WL에 대하여 더미 워드선 DWL을 사용하여 정의 승압(부스트)을 실행하는 경우에 대하여 설명하였지만, 실시 형태 2에 있어서는 강압하는 경우에 대하여 설명한다.
도 18은 실시 형태 2에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 18에 도시된 바와 같이, 실시 형태 2에 기초하는 주변 회로는, 도 4의 구성과 비교하여 더미 워드선 드라이버 DWD를 더미 워드선 드라이버 DWDP로 치환한 점이 상이하다.
더미 워드선 드라이버 DWDP는, 더미 워드선 드라이버 DWD와 비교하여, 인버터(60)를 더 추가한 점이 상이하다. 그 밖의 구성에 대해서는 마찬가지이므로 그 상세한 설명에 대해서는 반복하지 않는다.
구체적으로는, 인버터(60)는 NAND 회로(32)의 출력을 받고, 그 반전 신호를 P채널 MOS 트랜지스터(33) 및 N채널 MOS 트랜지스터(34)의 게이트에 출력한다.
초기 상태에 있어서, 디코드 신호 WLN은 「H」 레벨로 설정된다.
따라서, N채널 MOS 트랜지스터(38)의 게이트는 「H」 레벨로 설정된다. N채널 MOS 트랜지스터(38)는 온 상태로 되고, 워드선 WL은 접지 전압 VSS와 접속된다.
또한, 제어 신호 BST는 「L」 레벨로 설정되어 있다. 따라서, NAND 회로(35)에는, 그 반전 신호인 「H」 레벨의 신호가 출력된다. 또한, NAND 회로(32)는 「H」 레벨의 신호를 출력한다. 인버터(60)는 「L」 레벨의 신호를 출력한다. 이것에 수반하여 P채널 MOS 트랜지스터(33)가 온 상태로 되고, 더미 워드선 DWL은 전원 전압 VDD와 접속된다.
한편, 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(21)는 디코드 신호 WLN을 「L」 레벨로 설정한다. 이것에 수반하여, N채널 MOS 트랜지스터(38)의 게이트는 「L」 레벨로 설정된다. 따라서, N채널 MOS 트랜지스터(38)는 오프 상태로 된다. NAND 회로(35)는 인버터(22)를 통한 디코드 신호 WLN의 반전 신호 및 인버터(30)를 통한 제어 신호 BST의 반전 신호에 기초하여, 「L」 레벨의 신호를 P채널 MOS 트랜지스터(37)에 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 온 상태로 되고, 워드선 WL은 전원 전압 VDD와 접속된다. 즉, 워드선 WL은 활성화된다.
다음에, 제어 신호 BST가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(35)는 「H」 레벨을 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 오프 상태로 되고, 워드선 WL은 하이 임피던스 상태(Hi-z)로 된다.
또한, NAND 회로(32)는 「L」 레벨을 출력한다. 인버터(60)는 「H」 레벨의 신호를 출력한다. 이것에 수반하여, N채널 MOS 트랜지스터(34)는 온 상태로 된다. 이것에 수반하여 접지 전압 VSS는 더미 워드선 DWL과 접속된다.
더미 워드선 DWL과 워드선 WL 사이에는, 용량 소자(6)가 형성되어 있다. 또한, 상술한 바와 같이 더미 워드선 DWL과 워드선 WL은 병행하게 배치되어 있고 배선간 용량을 갖는다. 따라서, 용량 소자(6) 및 배선간 용량에 기초하여 더미 워드선 DWL이 활성화된 경우에 워드선 WL이 전원 전압 VDD보다 강압된다.
도 19는 실시 형태 2에 기초하는 워드선 WL을 활성화하는 타이밍 차트를 설명하는 도면이다.
도 19에 도시된 바와 같이, 시각 T1에 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, 워드선 WL이 활성화된다.
또한, 더미 워드선 DWL은 「H」 레벨로 설정되어 있다.
다음에 시각 T4에 제어 신호 BST가 「H」 레벨로 설정되는 것에 수반하여, 워드선 WL이 강압된다.
시각 T5에 로우 어드레스 신호 XU, XL, XG가 「L」 레벨로 설정되는 것에 수반하여, 워드선 WL이 비활성화된다.
당해 방식에 의해, 워드선 WL을 강압함으로써 메모리 셀의 데이터 유지 마진을 개선하는 것이 가능하다.
(실시 형태 3)
도 20은 실시 형태 3에 기초하는 주변 회로의 회로 구성을 설명하는 도면이다.
도 20에 도시된 바와 같이, 여기에서는, 메모리 셀행마다 워드 드라이버 유닛 WDU가 형성되어 있는 경우가 도시되어 있다. 워드 드라이버 유닛 WDU는, 워드선 WL을 구동하는 워드선 드라이버 WDQ와, 더미 워드선 DWL을 구동하는 더미 워드선 드라이버 DWDQ와, 어드레스 디코더(20)를 포함하고 있다.
어드레스 디코더(20)는 NAND 회로(21)와, 인버터(22)를 포함한다.
NAND 회로(21)는 로우 어드레스 신호 XU, XL, XG의 입력을 받고, 그 NANDN 논리 연산 결과를 디코드 신호 WLN으로서 출력한다. 인버터(22)는 디코드 신호 WLN의 반전 신호를 워드선 드라이버 WDQ 및 더미 워드선 드라이버 DWDQ에 출력한다.
워드선 드라이버 WDQ는, 인버터(36)와, P채널 MOS 트랜지스터(37)와, N채널 MOS 트랜지스터(38)를 포함한다.
P채널 MOS 트랜지스터(37) 및 N채널 MOS 트랜지스터(38)는 전원 전압 VDD와 접지 전압 VSS 사이에 직렬로 형성되고, P채널 MOS 트랜지스터(37)와 N채널 MOS 트랜지스터(38) 사이의 접속 노드는 워드선 WL과 접속된다. P채널 MOS 트랜지스터(37) 및 N채널 MOS 트랜지스터(38)의 게이트는, 인버터(22 및 36)를 통한 디코드 신호 WLN의 입력을 받는다.
P채널 MOS 트랜지스터(37)의 소스는 전원선 LCVDD와 접속된다.
더미 워드선 드라이버 DWDQ는, NAND 회로(32)와, P채널 MOS 트랜지스터(33)와, N채널 MOS 트랜지스터(34)와, 용량 소자(6)를 포함한다.
NAND 회로(32)는 제어 신호 BST의 입력과, 인버터(22)를 통한 디코드 신호 WLN의 반전 신호의 입력을 받고 그 NAND 논리 연산 결과를 출력한다.
P채널 MOS 트랜지스터(33) 및 N채널 MOS 트랜지스터(34)는 전원 전압 VDD와 접지 전압 VSS 사이에 형성되고, 그 접속 노드는 더미 워드선 DWL과 접속된다. P채널 MOS 트랜지스터(33) 및 N채널 MOS 트랜지스터(34)의 게이트는, NAND 회로(32)의 출력 신호의 입력을 받는다.
용량 소자(6)는 N채널 MOS 트랜지스터를 포함한다. N채널 MOS 트랜지스터의 소스 및 드레인은 워드선 WL과 접속된다. 게이트는 더미 워드선 DWL과 접속되어 있다. 또한, P채널 MOS 트랜지스터를 포함해도 된다.
전원선 LCVDD는 전원 회로(50)와 접속된다.
전원 회로(50)는 P채널 MOS 트랜지스터(43)와, 캐패시터(44)를 포함한다.
P채널 MOS 트랜지스터(43)는 전원 전압 VDD와, 전원선 LCVDD 사이에 형성되고, 그 게이트는 제어 신호 BST의 입력을 받는다. 캐패시터(44)는 P채널 MOS 트랜지스터(43)의 게이트 및 드레인 사이에 접속된다. 캐패시터(44)는 전원선 LCVDD의 전위를 안정시키는 안정화 용량으로서 형성된다.
전원선 LCVDD는, 각 메모리 셀행마다 형성된 워드 드라이버 유닛 WDU에 대하여 공통으로 형성된다.
초기 상태에 있어서, 디코드 신호 WLN은 「H」 레벨로 설정된다.
따라서, N채널 MOS 트랜지스터(38)의 게이트는 「H」 레벨로 설정된다. N채널 MOS 트랜지스터(38)는 온 상태로 되고, 워드선 WL은 접지 전압 VSS와 접속된다.
또한, 제어 신호 BST는 「L」 레벨로 설정되어 있다. P채널 MOS 트랜지스터(43)는 온 상태이며, 전원선 LCVDD는 전원 전압 VDD와 접속되어 있다.
한편, 로우 어드레스 신호 XU, XL, XG가 「H」 레벨로 설정되는 것에 수반하여, NAND 회로(21)는 디코드 신호 WLN을 「L」 레벨로 설정한다. 이것에 수반하여, P채널 MOS 트랜지스터(37)는 온 상태로 된다. 이것에 수반하여, 워드선 WL은 전원 전압 VDD와 접속된다. 즉, 워드선 WL은 활성화된다.
다음에, 제어 신호 BST가 「H」 레벨로 설정되는 것에 수반하여, P채널 MOS 트랜지스터(43)가 오프한다. 이에 의해 전원선 LCVDD는 전원 전압 VDD로부터 분리되고, 워드선 WL은 하이 임피던스 상태(Hi-z)로 된다.
또한, NAND 회로(32)는 「L」 레벨을 출력한다. 이것에 수반하여, P채널 MOS 트랜지스터(33)가 온 상태로 된다. 이것에 수반하여 더미 워드선 DWL은 전원 전압 VDD와 접속된다. 즉, 더미 워드선 DWL은 활성화된다.
더미 워드선 DWL과 워드선 WL 사이에는, 용량 소자(6)가 형성되어 있다. 또한, 상술한 바와 같이 더미 워드선 DWL과 워드선 WL은 병행하게 배치되어 있고 배선간 용량을 갖는다. 따라서, 용량 소자(6) 및 배선간 용량에 기초하여 더미 워드선 DWL이 활성화된 경우에 워드선 WL이 승압(부스트)된다.
워드선 WL을 승압함으로써, 기입 마진 및 판독 마진을 향상시키는 것이 가능해진다.
도 4의 구성과 비교하면, NAND 회로 및 인버터 등을 삭감하는 것이 가능해진다. 따라서, 부품 개수를 적게 하여 레이아웃 면적을 축소하는 것이 가능하다.
도 21은 실시 형태 4에 기초하는 반도체 장치 CHIP의 외관 구성도이다.
도 21을 참조하여, 반도체 장치 CHIP는 메모리 어레이 MA1, MA2를 포함하여 구성된다. 메모리 어레이의 주변 회로는 생략되어 있다.
메모리 어레이 MA1은, K행 L열로 배치된 메모리 셀, 메모리 셀행에 각각 대응하여 형성된 복수의 워드선 WL1 및 더미 워드선 DWL1을 포함한다.
메모리 어레이 MA2는, M행 N열로 배치된 메모리 셀, 메모리 셀행에 각각 대응하여 형성된 복수의 워드선 WL2 및 더미 워드선 DWL2를 포함한다.
일반적으로 SoC나 마이크로컴퓨터 등에 탑재되는 임베디드 메모리는 필요한 메모리 사이즈에 따라서 메모리 컴파일러에 의해 생성된다.
메모리 어레이 MA1에서는 L열의 메모리 셀에 따른 길이의 워드선 WL1이, 메모리 어레이 MA2에서는 N열의 메모리 셀에 따른 길이의 워드선 WL2가 각각 생성된다.
더미 워드선을 워드선과 병행하게 배치된 배선으로서 정의함으로써, 더미 워드선을 메모리 컴파일러에 의해 생성하는 것이 가능해진다.
더미 워드선 DWL1은 L열의 메모리 셀에 따른 길이로서 생성된다. N이 L보다 작은 경우, 더미 워드선 DWL2는 N열의 메모리 셀에 따라, DWL1보다 짧은 길이로서 생성된다.
이에 의해, 메모리 컴파일러를 사용하여, 워드선의 길이에 따른, 배선간 용량의 생성이 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
2 : I/O 회로군
6 : 용량 소자
17 : 드라이버&디코더
19 : 제어부
20 : 어드레스 디코더
50 : 전원 회로
MA : 메모리 어레이

Claims (15)

  1. 반도체 기억 장치로서,
    반도체 기판 상에 형성된 메모리 셀;
    상기 메모리 셀에 접속되고, 상기 반도체 기판 위에 위치된 제1 금속 배선층에 형성된 워드선;
    상기 반도체 기판 위에 위치되고 상기 제1 금속 배선층에 인접한 제2 금속 배선층에 형성된 더미 워드선;
    제1 전원 전압과 상기 제1 전원 전압보다 낮은 제1 접지 전압 사이에 직렬로 접속된 제1 PMOS(P-type Metal-Oxide-Semiconductor) 트랜지스터 및 제1 NMOS(N-type Metal-Oxide-Semiconductor) 트랜지스터를 포함하고, 어드레스 신호에 대응하는 상기 워드선에 상기 제1 전원 전압을 공급하는 워드 드라이버 회로;
    제2 전원 전압과 상기 제2 전원 전압보다 낮은 제2 접지 전압 사이에 직렬로 접속된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고, 상기 제2 전원 전압을 상기 더미 워드선에 공급하는 더미 워드 드라이버 회로;
    제어 신호를 수신하고, 상기 제어 신호의 반전 신호를 제1 신호로서 출력하는 제1 인버터;
    상기 제1 신호를 수신하고, 상기 제1 신호의 반전 신호를 제2 신호로서 출력하는 제2 인버터;
    상기 어드레스 신호를 수신하고 디코드 신호를 출력하는 어드레스 디코더;
    상기 디코드 신호를 수신하고 상기 디코드 신호의 반전 신호를 제3 신호로서 출력하는 제3 인버터;
    상기 제1 신호 및 상기 디코드 신호를 수신하는 제1 NAND 회로; 및
    상기 제2 신호 및 상기 디코드 신호를 수신하는 제2 NAND 회로를 포함하며,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 NAND 회로의 출력에 접속되고,
    상기 제1 NMOS 트랜지스터의 게이트는 상기 제3 인버터의 출력에 접속되고,
    상기 제2 PMOS 트랜지스터의 게이트 및 상기 제2 NMOS 트랜지스터의 게이트는 상기 제2 NAND 회로의 출력에 접속되는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 더미 워드 드라이버 회로는, 상기 워드선과 상기 더미 워드선 사이에 형성된 용량 소자를 더 포함하고,
    상기 용량 소자는 상기 더미 워드선에 접속된 게이트, 및 둘 다 상기 워드선에 접속된 소스 및 드레인을 갖는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 더미 워드선은, 상기 워드선과 병렬로 배치되는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 더미 워드선과 상기 워드선의 길이는 상이한 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 더미 워드선의 적어도 일부의 폭은, 상기 워드선의 폭보다도 굵게 형성되는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 더미 워드선은, 상기 워드선을 구동하지 않는 경우에는 고정 전압으로 설정되는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 메모리 셀은 SRAM(Static Random Access Memory) 셀인 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 SRAM 셀은 핀 트랜지스터를 포함하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 워드 드라이버 회로는, 상기 워드선을 승압하는 경우에는, 상기 워드선을 하이 임피던스 상태로 설정하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제1 전원 전압과 상기 제2 전원 전압은 동일한 전압 값을 갖고,
    상기 제1 접지 전압과 상기 제2 접지 전압은 동일한 전압 값을 갖는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 워드선으로의 상기 제1 전원 전압의 공급은 상기 제어 신호에 의해 차단되고, 상기 더미 워드선으로의 상기 제2 전원 전압의 공급은 상기 제어 신호에 대응하여 개시되는 반도체 기억 장치.
  12. 반도체 기억 장치로서,
    반도체 기판 상에 형성된 메모리 셀;
    상기 메모리 셀에 접속되고, 상기 반도체 기판 위에 위치된 제1 금속 배선층에 형성된 워드선;
    상기 반도체 기판 위에 위치되고 상기 제1 금속 배선층에 인접한 제2 금속 배선층에 형성된 더미 워드선;
    제1 전원 전압과 상기 제1 전원 전압보다 낮은 제1 접지 전압 사이에 직렬로 접속된 제1 도전 유형의 제1 MOS(Metal-Oxide Semiconductor) 트랜지스터 및 제2 도전 유형의 제2 MOS 트랜지스터를 포함하고, 어드레스 신호에 대응하는 상기 워드선에 상기 제1 전원 전압을 공급하는 워드 드라이버 회로;
    제2 전원 전압과 상기 제2 전원 전압보다 낮은 제2 접지 전압 사이에 직렬로 접속된 제1 도전 유형의 제3 MOS 트랜지스터 및 제2 도전 유형의 제4 MOS 트랜지스터를 포함하고, 상기 제2 전원 전압을 상기 더미 워드선에 공급하는 더미 워드 드라이버 회로;
    제어 신호를 수신하고, 상기 제어 신호의 반전 신호를 제1 신호로서 출력하는 제1 인버터;
    상기 제1 신호를 수신하고, 상기 제1 신호의 반전 신호를 제2 신호로서 출력하는 제2 인버터;
    상기 어드레스 신호를 수신하고 디코드 신호를 출력하는 어드레스 디코더;
    상기 디코드 신호를 수신하고 상기 디코드 신호의 반전 신호를 제3 신호로서 출력하는 제3 인버터;
    상기 제1 신호 및 상기 디코드 신호를 수신하는 제1 NAND 게이트 회로; 및
    상기 제2 신호 및 상기 디코드 신호를 수신하는 제2 NAND 게이트 회로를 포함하며,
    상기 제1 도전 유형의 상기 제1 MOS 트랜지스터의 게이트는 상기 제1 NAND 게이트 회로의 출력에 접속되고,
    상기 제2 도전 유형의 상기 제2 MOS 트랜지스터의 게이트는 상기 제3 인버터의 출력에 접속되고,
    상기 제1 도전 유형의 상기 제3 MOS 트랜지스터의 게이트 및 상기 제2 도전 유형의 상기 제4 MOS 트랜지스터의 게이트는 상기 제2 NAND 게이트 회로의 출력에 접속되는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 더미 워드 드라이버 회로는, 상기 워드선과 상기 더미 워드선 사이에 형성된 용량 소자를 더 포함하고,
    상기 용량 소자는 상기 더미 워드선에 접속된 게이트 및 상기 워드선에 둘 다 접속된 소스 및 드레인을 포함하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제1 전원 전압과 상기 제2 전원 전압은 동일한 전압 값을 가지며,
    상기 제1 접지 전압과 상기 제2 접지 전압은 동일한 전압 값을 갖는 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 워드선으로의 상기 제1 전원 전압의 공급은 상기 제어 신호에 의해 차단되고, 상기 더미 워드선으로의 상기 제2 전원 전압의 공급은 상기 제어 신호에 대응하여 개시되는 반도체 기억 장치.
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