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WO2014050719A1 - 液晶表示装置 - Google Patents

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WO2014050719A1
WO2014050719A1 PCT/JP2013/075420 JP2013075420W WO2014050719A1 WO 2014050719 A1 WO2014050719 A1 WO 2014050719A1 JP 2013075420 W JP2013075420 W JP 2013075420W WO 2014050719 A1 WO2014050719 A1 WO 2014050719A1
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WO
WIPO (PCT)
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voltage
liquid crystal
display device
crystal display
gradation reference
Prior art date
Application number
PCT/JP2013/075420
Other languages
English (en)
French (fr)
Inventor
宮田　英利
裕一 居山
孝兼 吉岡
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/420,745 priority Critical patent/US9536491B2/en
Priority to JP2014538451A priority patent/JPWO2014050719A1/ja
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    • G09G2330/027—Arrangements or methods related to powering off a display

Definitions

  • the present invention relates to a display device, and more particularly to an active matrix liquid crystal display device.
  • the active matrix type liquid crystal display device has a structure in which pixel circuits including a liquid crystal capacitor and a write control TFT (Thin Film Transistor) are two-dimensionally arranged.
  • the TFT is formed using, for example, amorphous silicon.
  • IGZO Indium Gallium Zinc Oxide
  • a TFT formed using an oxide semiconductor has a feature that leakage current at the time of off is smaller than that of a conventional TFT. Therefore, according to the liquid crystal display device in which the TFT is formed using the oxide semiconductor, the display quality can be improved as compared with the conventional liquid crystal display device.
  • the liquid crystal display device has a problem that an afterimage, burn-in, and flicker occur on the display screen.
  • a DC voltage is applied to the liquid crystal layer, charge movement due to ion conduction is induced in the liquid crystal layer, and the moved charge is accumulated in the alignment film applied to the electrode.
  • a voltage due to charges accumulated in the alignment film applied to the electrodes is applied between the electrodes (liquid crystal layer), afterimages and image sticking occur.
  • the liquid crystal display device performs AC driving (polarity inversion driving) for switching the polarity of the voltage written to the pixel electrode at a predetermined cycle.
  • the liquid crystal display device In AC driving, a voltage having the same magnitude (voltage having the same absolute value) is applied between positive polarity and negative polarity.
  • the potential difference (absolute value) between the electrodes is slightly different due to the influence of the load such as TFT characteristics and panel wiring. For this reason, a difference corresponding to the polarity inversion period appears in the display luminance, and a display quality deterioration called flicker occurs.
  • the liquid crystal display device has a function of adjusting the level of the voltage written to the pixel electrode for each polarity.
  • Patent Document 1 describes a method for controlling the voltages of all the gate lines to a level at which the write control TFT is temporarily turned on when the power is turned off as a method for preventing an afterimage in the liquid crystal display device. Specifically, a transistor Tr1 is provided corresponding to the gate line 91 as shown in FIG. 10, and the power supply voltage and the voltages of the control lines VH1 and VH2 are changed as shown in FIG.
  • the transistor Tr1 is controlled to be turned on when the power is turned off, the voltage of the gate line 91 is set to the high level, the writing control TFT 92 in the pixel circuit is turned on, and the charge remaining in the pixel electrode 93 is transferred to the source line 94. Can be discharged through.
  • the liquid crystal display device described in Patent Document 1 cannot sufficiently prevent afterimages, image sticking, and flicker.
  • the leakage current when the write control TFT is turned off is small, so that the charge remaining on the pixel electrode when the power is turned off is for a long time (for example, several days). Also) continue to remain. For this reason, the problem that an afterimage or the like cannot be sufficiently prevented becomes remarkable in a liquid crystal display device in which a TFT is formed using an oxide semiconductor.
  • an object of the present invention is to provide a liquid crystal display device capable of effectively preventing afterimages, image sticking, and flicker due to residual charges when the power is turned off.
  • a first aspect of the present invention is an active matrix liquid crystal display device,
  • a liquid crystal panel including a plurality of scanning lines, a plurality of data lines, and a plurality of pixel circuits;
  • a scanning line driving circuit for driving the scanning lines;
  • a gradation reference voltage generation circuit for generating a plurality of gradation reference voltages;
  • a data line driving circuit for generating a plurality of gradation voltages based on the plurality of gradation reference voltages and driving the data lines using the generated gradation voltages;
  • a standby period is set before the data line driving circuit is turned off, and the gradation reference voltages are all set to the same first voltage in the standby period.
  • a control unit that controls the adjustment reference voltage generation circuit.
  • the control unit may set the waiting period before turning off the power of the data line driving circuit and before turning off the power of the scanning line driving circuit.
  • the first voltage is a voltage obtained by adding a pull-in voltage generated during writing to the pixel circuit to a voltage applied to the counter electrode of the liquid crystal panel.
  • the first voltage may be an average voltage of a positive minimum gradation reference voltage and a negative minimum gradation reference voltage.
  • the length of the waiting period is 1 second or longer.
  • the gradation reference voltage generation circuit includes a plurality of D / A converters each converting a given digital value into one gradation reference voltage,
  • the control unit supplies a digital value corresponding to the first voltage to all D / A converters included in the gradation reference voltage generation circuit in the standby period.
  • the gradation reference voltage generation circuit includes a plurality of operational amplifiers each outputting one gradation reference voltage, and a plurality of gradation reference voltages output from the operational amplifier and a plurality of the first voltages.
  • the control unit controls all the switching circuits so as to output the first voltage in the standby period.
  • a plurality of transistors corresponding to the scanning lines One conduction terminal of the transistors is connected to the corresponding scanning line, the other conduction terminal of all the transistors is connected in common to the first control line, and the control terminals of all the transistors are connected to the second control line.
  • the control unit sets the waiting period before turning off the power of the data line driving circuit and after turning off the power of the scanning line driving circuit. In the waiting period, the control unit sets the waiting time to the first control line. It is characterized in that a voltage for selecting a scanning line is applied and a voltage for conducting the transistor is applied to the second control line.
  • the same gray scale reference voltage as the reference of the gray scale voltage is set to the same voltage before turning off the power supply of the data line driving circuit.
  • a voltage can be written and electric charge remaining in the pixel circuit can be discharged. Further, even if a slight amount of charge remains in the pixel circuits, the amount of remaining charge can be made equal between the pixel circuits. Accordingly, it is possible to effectively prevent afterimages, image sticking, and flicker due to residual charges when the power is turned off.
  • the scanning line driving circuit and the data line driving circuit operate in a state where all the gradation reference voltages are set to the same voltage. Therefore, in the standby period, the same voltage is sequentially written to the pixel circuit, and the electric charge remaining in the pixel circuit is discharged, so that afterimages, image sticking, and flicker caused by the residual electric charge when the power is turned off can be effectively prevented. it can.
  • a voltage of approximately 0 V is applied to the liquid crystal layer of the liquid crystal panel to reduce the charge remaining in the pixel circuit, resulting from the residual charge when the power is turned off. Image sticking, image sticking, and flicker can be effectively prevented.
  • the same voltage is written to the pixel circuit a plurality of times by setting all of the gradation reference voltages to the same voltage for 1 second or more before the power of the data line driving circuit is turned off.
  • the electric charge remaining in the circuit can be reliably discharged. Accordingly, it is possible to effectively prevent afterimages, image sticking, and flicker due to residual charges when the power is turned off.
  • a liquid crystal display device that generates a gradation reference voltage using a D / A converter, afterimages, image sticking, and flicker caused by residual charges at the time of power-off are effective. Can be prevented.
  • the seventh aspect of the present invention in a liquid crystal display device that generates a gradation reference voltage using an operational amplifier, it is possible to effectively prevent afterimages, image sticking, and flicker due to residual charges when the power is turned off. Can do.
  • the eighth aspect of the present invention in the standby period, all the scanning lines are selected with all the gradation reference voltages set to the same voltage. Therefore, in the standby period, the same voltage is simultaneously written in the pixel circuit, and the electric charge remaining in the pixel circuit is discharged, so that afterimages, image sticking, and flicker due to the residual electric charge when the power is turned off can be effectively prevented. it can.
  • FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of a gradation voltage generation circuit included in the liquid crystal display device illustrated in FIG. 1. It is a figure which shows the power supply sequence at the time of power-off of the liquid crystal display device shown in FIG. It is sectional drawing of a liquid crystal panel. It is a figure which shows the power supply sequence at the time of power-off of the liquid crystal display device which concerns on a comparative example. It is a block diagram which shows the structure of the liquid crystal display device which concerns on the 2nd Embodiment of this invention.
  • FIG. 11 is a signal waveform diagram when the liquid crystal display device illustrated in FIG. 10 is powered off.
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device 10 illustrated in FIG. 1 includes a liquid crystal panel 11, a gate driver 12, a source driver 13, a gradation reference voltage generation circuit 14, and a control unit 15.
  • m and n are integers of 2 or more
  • i is an integer of 1 to m
  • j is an integer of 1 to n.
  • the liquid crystal panel 11 includes m gate lines G1 to Gm, n source lines S1 to Sn, and (m ⁇ n) pixel circuits 1.
  • the (m ⁇ n) pixel circuits 1 are arranged side by side in the row direction (horizontal direction in FIG. 1) and m in the column direction (vertical direction in FIG. 1).
  • Gate lines G1 to Gm extend in the row direction and are arranged in parallel to each other.
  • the source lines S1 to Sn extend in the column direction and are arranged in parallel to each other so as to be orthogonal to the gate lines G1 to Gm.
  • the gate line Gi is connected in common to the n pixel circuits 1 arranged in the i-th row, and the source line Sj is connected in common to the m pixel circuits 1 arranged in the j-th column.
  • the pixel circuit 1 includes a TFT 2, a liquid crystal capacitor 3, and an auxiliary capacitor 4.
  • the TFT 2 is an N-channel TFT and functions as a write control TFT.
  • the gate terminal of the TFT 2 is connected to the gate line Gi
  • the source terminal of the TFT 2 is connected to the source line Sj.
  • the drain terminal of the TFT 2 is connected to one electrode of the liquid crystal capacitor 3 (hereinafter referred to as the pixel electrode 5) and one electrode of the auxiliary capacitor 4.
  • the other electrode of the liquid crystal capacitor 3 is a counter electrode (not shown) common to all the pixel circuits 1.
  • the other electrode of the auxiliary capacitor 4 is connected to the auxiliary capacitor line.
  • a counter electrode voltage Vcom is applied to the counter electrode
  • a storage capacitor counter voltage CS is applied to the storage capacitor line.
  • the gate driver 12 drives the gate lines G1 to Gm. More specifically, the gate driver 12 is supplied with a logic power supply voltage VCC, a gate high voltage VGH, and a gate low voltage VGL from a power supply circuit (not shown). The gate driver 12 is supplied with a logic signal including a gate start pulse and a gate clock from a timing control circuit (not shown). The gate driver 12 selects one gate line from the gate lines G1 to Gm in ascending order (or descending order) based on the supplied logic signal, applies the gate high voltage VGH to the selected gate line, A gate low voltage VGL is applied to the gate line.
  • the gradation reference voltage generation circuit 14 generates a plurality of gradation reference voltages that serve as a reference for the gradation voltage output from the source driver 13.
  • the plurality of gradation reference voltages generated by the gradation reference voltage generation circuit 14 includes a plurality of positive gradation reference voltages and a plurality of negative gradation reference voltages.
  • the plurality of gradation reference voltages generated by the gradation reference voltage generation circuit 14 are supplied to the source driver 13.
  • the gradation reference voltage generation circuit 14 generates a plurality of gradation reference voltages VH255 to VL255.
  • the source driver 13 includes a gradation voltage generation circuit 16.
  • the gradation voltage generation circuit 16 generates a plurality of gradation voltages based on the gradation reference voltages VH255 to VL255 generated by the gradation reference voltage generation circuit 14.
  • the source driver 13 is supplied with the logic power supply voltage VCC and the source output power supply voltage VLS from the power supply circuit. Further, a logic signal including a source start pulse and a source clock and a data signal corresponding to display data are supplied to the source driver 13 from the timing control circuit.
  • the source driver 13 selects one gradation voltage for each source line from among the plurality of gradation voltages generated by the gradation voltage generation circuit 16 based on the supplied logic signal and data signal.
  • a total of n gradation voltages are applied to S1 to Sn.
  • the source driver 13 generates a plurality of gradation voltages based on the gradation reference voltages VH255 to VL255 generated by the gradation reference voltage generation circuit 14, and the data line S1 is generated using the generated plurality of gradation voltages. Drives Sn.
  • the TFT 2 included in the n pixel circuits 1 arranged in the i-th row is turned on.
  • the source driver 13 applies n gradation voltages to be written to the pixel electrodes 5 included in the n pixel circuits 1 arranged in the i-th row to the source lines S1 to Sn.
  • each gradation voltage is written in the n pixel electrodes 5 arranged in the i-th row.
  • respective gradation voltages are written to the pixel electrodes 5 included in the (m ⁇ n) pixel circuits 1 and a desired image is displayed on the liquid crystal panel 11. Can do.
  • the source driver 13 performs AC driving to prevent afterimages and burn-in. More specifically, when driving the source lines S1 to Sn, the source driver 13 inverts the polarity of the gradation voltage written to the pixel electrode 5 every predetermined time (for example, every one frame period) (positive polarity). And switch to negative polarity).
  • the source driver 13 may perform frame inversion driving, line inversion driving, or dot inversion driving as AC driving.
  • the control unit 15 controls the operation of the liquid crystal display device 10.
  • the control unit 15 supplies a power supply voltage, a logic signal, and a data signal to the gate driver 12 and the source driver 13. Further, when receiving a power-off instruction, the control unit 15 sets a standby period before turning off the power of the gate driver 12 and the source driver 13, and the gradation reference voltages VH255 to VL255 are all the same voltage in the standby period.
  • the gradation reference voltage generation circuit 14 is controlled so as to become (details will be described later).
  • the gate driver 12 and the source driver 13 are provided outside the liquid crystal panel 11, but all or part of the gate driver 12 and the source driver 13 may be formed integrally with the liquid crystal panel 11. .
  • the gate line, the source line, the gate driver, and the source driver are also referred to as a scanning line, a data line, a scanning line driver circuit, and a data line driver circuit, respectively.
  • FIG. 2 is a diagram illustrating an example of the gradation voltage generation circuit 16 included in the source driver 13.
  • the width of the data signal is 8 bits, and 10 positive gradation reference voltages and 10 negative gradation reference voltages are supplied to the gradation voltage generation circuit 16.
  • the gradation voltage generation circuit 16 shown in FIG. 2 is supplied with VH0, VH16, VH32, VH64, VH128, VH160, VH192, VH232, VH248, and VH255 as positive gradation reference voltages, and as negative gradation reference voltages.
  • VL0, VL16, VL32, VL64, VL128, VL160, VL192, VL232, VL248, and VL255 are supplied.
  • the gradation voltage generation circuit 16 includes 18 resistance division circuits R1 to R18.
  • the resistance dividing circuit R1 generates eight gradation voltages based on the two voltages VH255 and VH248.
  • the resistance dividing circuit R2 generates 16 gradation voltages based on the two voltages VH248 and VH232.
  • the resistance dividing circuits R3 to R18 generate a plurality of gradation voltages based on the two voltages.
  • the grayscale voltage generation circuit 16 shown in FIG. 2 generates 256 positive grayscale voltages and 256 negative grayscale voltages using the resistance dividing circuits R1 to R18.
  • FIG. 3 is a diagram showing a power supply sequence when the liquid crystal display device 10 is turned off.
  • FIG. 3 shows logic power supply voltage VCC (power supply voltage supplied to gate driver 12 and source driver 13), gate high voltage VGH, gate low voltage VGL, source output power supply voltage VLS, gradation reference voltages VH255 to VL255, counter electrode voltage.
  • VCC power supply voltage supplied to gate driver 12 and source driver 13
  • VGH gate high voltage
  • VGL gate low voltage
  • source output power supply voltage VLS source output power supply voltage
  • gradation reference voltages VH255 to VL255 counter electrode voltage.
  • Vcom the auxiliary capacitor counter voltage CS
  • the voltages of the logic signals changes at the time of power-off are described.
  • the common electrode voltage Vcom and the auxiliary capacitor common voltage CS are the same voltage.
  • the period from time t1 to time t2 set by the control unit 15 is referred to as a standby period Tw.
  • the length of the waiting period Tw is set to, for example, 1 second or longer (the reason will be described later).
  • the control unit 15 sets the standby period Tw before turning off the power supply of the source driver 13 and before turning off the power supply of the gate driver 12. Since the power supply voltage is continuously supplied to the gate driver 12 and the source driver 13 in the standby period Tw, the gate driver 12 and the source driver 13 perform the same operation as before in the standby period Tw. Specifically, in the standby period Tw, the gate driver 12 drives the gate lines G1 to Gm, and the source driver 13 drives the source lines S1 to Sn.
  • the source driver 13 always applies the same voltage VQ to all the source lines S1 to Sn regardless of the data signal. Since the length of the standby period Tw is 1 second or longer, the voltage VQ is written to the pixel electrodes 5 included in the (m ⁇ n) pixel circuits 1 multiple times during the standby period Tw. At this time, the charge remaining on the pixel electrode 5 is discharged through the source lines S1 to Sn.
  • FIG. 4 is a cross-sectional view of the liquid crystal panel.
  • the liquid crystal panel 50 has a structure in which a liquid crystal layer 51 is sandwiched between two glass substrates 52 and 53.
  • One glass substrate 52 is provided with a pixel electrode 54 and an alignment film 56
  • the other glass substrate 53 is provided with a counter electrode 55 and an alignment film 57.
  • the voltage of the source line is applied to the pixel electrode 54 when the voltage of the gate line connected to the gate terminal of the write control TFT becomes high level.
  • the liquid crystal layer 51 is not a perfect insulator. For this reason, when a DC voltage is applied to the liquid crystal layer 51, ion conduction occurs, and charges accumulate at the interface between the liquid crystal layer 51 and the alignment films 56 and 57 (hereinafter referred to as the alignment film interface). Therefore, the voltage applied to the liquid crystal layer 51 does not completely match the voltage applied from the outside of the pixel circuit using the source driver. Since the transmittance of the liquid crystal layer 51 changes according to the voltage applied to the liquid crystal layer 51, afterimage or image sticking occurs when the voltage applied to the liquid crystal layer 51 changes from the correct level.
  • a positive polarity gradation voltage and a negative polarity gradation voltage having the same absolute value are provided between the pixel electrode 54 and the counter electrode 55 every predetermined time (for example, every one frame period). It is written by switching. However, when charges accumulate at the alignment film interface, there is a difference in the absolute value of the voltage applied to the liquid crystal layer 51 between when the positive gradation voltage is written and when the negative gradation voltage is written. For this reason, the luminance of the pixel changes every frame, and the change in the luminance of the pixel is recognized as flicker.
  • the control unit 15 waits before turning off the power of the source driver 13 and before turning off the power of the gate driver 12 when receiving a power-off instruction.
  • Tw is set, and the gradation reference voltage generation circuit 14 is controlled so that the gradation reference voltages VH255 to VL255 are all the same voltage VQ in the standby period Tw.
  • the gate driver 12 and the source driver 13 operate for one second or more with the gradation reference voltages VH255 to VL255 being controlled to the same voltage VQ before the power supply of the gate driver 12 and the source driver 13 is turned off. To do.
  • the voltage VQ is written to all the pixel circuits 1 included in the liquid crystal panel 11 (to all the pixel electrodes 5) a plurality of times, and the electric charge remaining in the pixel electrodes 5 is surely discharged through the source lines S1 to Sn. Can do. Further, even when a slight amount of charge remains in the pixel electrode 5, the amount of remaining charge can be made equal between the pixel circuits 1. Therefore, according to the liquid crystal display device 10 according to the present embodiment, it is possible to effectively prevent afterimages, image sticking, and flicker due to residual charges when the power is turned off.
  • the voltage VQ is determined by the following method. Considering the pull-in voltage generated during writing to the pixel circuit 1 (the amount of voltage pull-in due to capacitive coupling between the gate line Gi and the pixel electrode 5), the voltage of the pixel electrode 5 is higher than the counter electrode voltage Vcom in the standby period Tw. It is preferable that the pull-in voltage generated when writing to the pixel circuit 1 is high. Specifically, the voltage of the pixel electrode 5 is preferably higher than the counter electrode voltage Vcom by ⁇ Vgh shown in the following formula (1). Therefore, it is preferable to use a voltage (Vcom + ⁇ Vgh) higher than the counter electrode voltage Vcom by ⁇ Vgh as the voltage VQ.
  • Equation (1) Cgd / ⁇ C ⁇ (VGH ⁇ VGL) (1)
  • Cgd represents the coupling capacitance between the pixel electrode 5 and the gate line Gi
  • ⁇ C represents all capacitance coupled to the pixel electrode 5
  • VGH represents the gate high voltage
  • VGL represents the gate low voltage.
  • the preferred level of the voltage VQ is slightly different from the above calculated value. For this reason, it is preferable to determine the voltage VQ based on a voltage obtained by adjusting the amount of pull-in in an actual liquid crystal panel. From the above, it is preferable to use the average voltage (VH0 + VL0) / 2 of the positive minimum gradation reference voltage VH0 and the negative minimum gradation reference voltage VL0 adjusted for each liquid crystal panel as the voltage VQ.
  • the liquid crystal display device 10 it may take about one frame period (16 milliseconds) until the dielectric constant of the liquid crystal layer changes after the voltage applied to the liquid crystal layer of the liquid crystal panel 11 changes.
  • the voltage of the pixel electrode 5 does not reach the written voltage only by writing the voltage to the pixel electrode 5 once.
  • the length of the waiting period Tw needs to be 3 frame periods or more (50 milliseconds or more).
  • charges may remain at the alignment film interface in the specific pixel circuit 1 of the liquid crystal panel 11. Considering such a case, it is preferable that the length of the waiting period Tw is 1 second or longer.
  • the liquid crystal display device 10 includes a liquid crystal including a plurality of scanning lines (gate lines G1 to Gm), a plurality of data lines (source lines S1 to Sn), and a plurality of pixel circuits 1.
  • the panel 11 a scanning line driving circuit (gate driver 12) for driving scanning lines, a gradation reference voltage generating circuit 14 for generating a plurality of gradation reference voltages VH255 to VL255, and a plurality of gradation reference voltages VH255 to VL255.
  • a plurality of gradation voltages a data line driving circuit (source driver 13) for driving the data line using the generated gradation voltages, and a power supply for the data line driving circuit when receiving a power-off instruction
  • the standby period Tw is set before the power of the scanning line driving circuit is turned off, and the plurality of gradation reference voltages VH255 to VL255 are all the same voltage in the standby period Tw.
  • a control unit 15 for controlling the gradation reference voltage generator circuit 14 so that the Q.
  • the scanning line driving circuit and the data line driving are performed in a state where the gradation reference voltages VH255 to VL255 serving as the gradation voltage reference are all set to the same voltage VQ.
  • the circuit operates. Therefore, in the standby period Tw, the same voltage VQ can be sequentially written in the pixel circuit 1 of the liquid crystal panel 11 and the charge remaining in the pixel circuit 1 can be discharged. Further, even if a slight amount of charge remains in the pixel circuits 1, the amount of remaining charge can be made equal between the pixel circuits 1. Therefore, it is possible to effectively prevent afterimages, image sticking, and flicker due to residual charges when the power is turned off.
  • a voltage (Vcom + ⁇ Vgh) obtained by adding a pull-in voltage generated at the time of writing to the pixel circuit 1 to the counter electrode voltage, or an average voltage of the positive minimum gradation reference voltage and the negative minimum gradation reference voltage By using (VH0 + VL0) / 2, a voltage of approximately 0 V can be applied to the liquid crystal layer of the liquid crystal panel 11 in the standby period, and the charge remaining in the pixel circuit 1 can be reduced. Further, by setting the length of the standby period Tw to 1 second or longer, the same voltage can be written to the pixel circuit 1 a plurality of times, and the charge remaining in the pixel circuit 1 can be reliably discharged.
  • FIG. 6 is a block diagram showing a configuration of a liquid crystal display device according to the second embodiment of the present invention.
  • a liquid crystal display device 20 shown in FIG. 6 includes a liquid crystal panel 11, a gate driver 12, a source driver 13, and a control board 21.
  • the same constituent elements as those of the above-described embodiments are denoted by the same reference numerals and description thereof is omitted.
  • a microcomputer 22 On the control board 21, a microcomputer 22, a power supply circuit 23, a timing control IC 24, and a DAC IC 25 are mounted.
  • the microcomputer 22 and the timing control IC 24 function as the control unit 15 shown in FIG. 1, and the DAC IC 25 functions as the gradation reference voltage generation circuit 14 shown in FIG.
  • Display data is input to the timing control IC 24 from outside the liquid crystal display device 20.
  • the timing control IC 24 outputs a logic signal (synchronization signal and control signal) to the gate driver 12, and outputs a logic signal and a data signal corresponding to display data to the source driver 13.
  • the timing control IC 24 outputs a control signal C1 indicating a digital value to the DAC IC 25.
  • the DAC IC 25 includes a plurality of D / A converters (not shown). For example, when generating 20 gradation reference voltages, the DAC IC 25 includes at least 20 D / A converters.
  • the timing control IC 24 outputs 20 control values corresponding to 20 gradation reference voltages to the 20 D / A converters included in the DAC IC 25 by outputting the control signal C1.
  • Each D / A converter converts the digital value given from the timing control IC 24 into one gradation reference voltage. In this way, the grayscale reference voltages VH255 to VL255 can be generated using the DAC IC 25 including a plurality of D / A converters.
  • the microcomputer 22 controls the power supply circuit 23 and the timing control IC 24.
  • the power supply circuit 23 generates a power supply voltage supplied to the gate driver 12 and the source driver 13 in accordance with control from the microcomputer 22.
  • the microcomputer 22 When the microcomputer 22 receives a control signal P1 for instructing power-off from the outside of the liquid crystal display device 30, the microcomputer 22 outputs a control signal P2 for instructing power-off to the timing control IC 24.
  • the timing control IC 24 gives a digital value corresponding to the voltage VQ to all the D / A converters included in the DAC IC 25. All D / A converters included in the DAC IC 25 convert a digital value corresponding to the voltage VQ into the voltage VQ. Therefore, in the standby period Tw, all of the gradation reference voltages VH255 to VL255 output from the DAC IC 25 become the voltage VQ.
  • the timing control IC 24 gives a digital value corresponding to the voltage VQ to all D / A converters included in the DAC IC 25, and then outputs a control signal P3 indicating completion of power-off preparation to the microcomputer 22.
  • the microcomputer 22 turns off the power supply of the gate driver 12 and the source driver 13 according to the power supply sequence shown in FIG.
  • the gradation reference voltage generation circuit includes a plurality of D / A converters each converting a given digital value into one gradation reference voltage. Is included.
  • the control unit (the microcomputer 22 and the timing control IC 24) supplies a digital value corresponding to the voltage VQ to all the D / A converters included in the gradation reference voltage generation circuit in the standby period Tw. Therefore, according to the liquid crystal display device 20 according to the present embodiment, for the liquid crystal display device that generates the gradation reference voltage using the D / A converter, an afterimage, burn-in, and Flicker can be effectively prevented.
  • FIG. 7 is a block diagram showing a configuration of a liquid crystal display device according to the third embodiment of the present invention.
  • a liquid crystal display device 30 shown in FIG. 7 includes a liquid crystal panel 11, a gate driver 12, a source driver 13, and a control board 31.
  • a microcomputer 22 On the control board 31, a microcomputer 22, a power supply circuit 23, a timing control IC 24, a plurality of operational amplifiers 32, and a plurality of switching circuits 33 are mounted.
  • the microcomputer 22 and the timing control IC 24 function as the control unit 15 shown in FIG. 1, and the plurality of operational amplifiers 32 and the plurality of switching circuits 33 function as the gradation reference voltage generation circuit 14 shown in FIG.
  • the operational amplifier 32 outputs one gradation reference voltage.
  • the switching circuit 33 outputs either the gradation reference voltage or the voltage VQ output from the operational amplifier 32 in accordance with the control signal C2 output from the timing control IC 24. During the operation of the liquid crystal display device 30, the switching circuit 33 is controlled so as to output the gradation reference voltage output from the operational amplifier 32.
  • the microcomputer 22 When the microcomputer 22 receives the control signal P1 for instructing power off, the microcomputer 22 outputs a control signal P2 for instructing power off to the timing control IC 24.
  • the timing control IC 24 switches the value of the control signal C2 so that the switching circuit 33 outputs the voltage VQ. Therefore, the gradation reference voltages VH255 to VL255 from the plurality of switching circuits 33 all become the voltage VQ.
  • the timing control IC 24 switches the value of the control signal C2, and then outputs a control signal P3 indicating completion of power-off preparation to the microcomputer 22.
  • the microcomputer 22 turns off the power supply of the gate driver 12 and the source driver 13 according to the power supply sequence shown in FIG.
  • the gradation reference voltage generation circuit includes a plurality of operational amplifiers 32 each outputting one gradation reference voltage, and each output from the operational amplifier 32. And a plurality of switching circuits 33 for outputting either the gradation reference voltage or the voltage VQ.
  • the control unit controls all the switching circuits 33 so as to output the voltage VQ during the standby period Tw. Therefore, according to the liquid crystal display device 30 according to the present embodiment, the afterimage, image sticking, and flicker caused by the residual charge when the power is turned off are effectively reduced in the liquid crystal display device that uses the operational amplifier to generate the gradation reference voltage. Can be prevented.
  • FIG. 8 is a block diagram showing a configuration of a liquid crystal display device according to the fourth embodiment of the present invention.
  • the liquid crystal display device 40 shown in FIG. 8 adds a Vf line, a VGH2 line, and m TFTs 41 to the liquid crystal display device 10 (FIG. 1) according to the first embodiment, and gates the gate driver 12.
  • the driver 42 is changed.
  • m TFTs 41 are provided corresponding to the gate lines G1 to Gm.
  • the source terminal of the TFT 41 is connected to the corresponding gate line
  • the drain terminal of the TFT 41 is connected in common to the VGH2 line
  • the gate terminal of the TFT 41 is connected in common to the Vf line.
  • the gate driver 42 is the gate driver 12 according to the first embodiment added with a function of setting the output to a high impedance state when the voltage of the Vf line is at a high level.
  • the gate driver 42 operates in the same manner as the gate driver 12.
  • the output of the gate driver 42 is in a high impedance state.
  • FIG. 9 is a diagram showing a power supply sequence when the liquid crystal display device 40 is turned off.
  • FIG. 9 shows changes at the time of power-off for the voltage shown in FIG. 3, the voltage of the Vf line, and the voltage of the VGH2 line.
  • the common electrode voltage Vcom and the auxiliary capacitor common voltage CS are the same voltage.
  • the gate high voltage VGH changes to 0V
  • the Vf line voltage and the VGH2 line voltage change to high level
  • the gate low voltage VGL changes to 0V.
  • all the gradation reference voltages VH255 to VL255 change to the voltage VQ.
  • the voltage on the VGH2 line starts to change toward 0V
  • the voltage on the Vf line starts to change toward 0V.
  • the counter electrode voltage Vcom, the auxiliary capacitor counter voltage CS, and all the gradation reference voltages VH255 to VL255 are changed to 0V.
  • the control unit 15 sets the standby period Tw before turning off the power supply of the source driver 13 and after turning off the power supply of the gate driver 42.
  • the gate driver 42 stops operating, but the source driver 13 operates in the same manner as before.
  • all the TFTs 41 are turned on, all the gate lines G1 to Gm are selected, all the TFTs 2 included in the (m ⁇ n) pixel circuits 1 are turned on, and (m Xn) The same voltage VQ is simultaneously written to the pixel electrodes 5 included in the pixel circuits 1.
  • the liquid crystal display device 40 includes a plurality of transistors (TFTs 41) corresponding to the scanning lines (gate lines G1 to Gm).
  • One conduction terminal (source terminal) of the transistor is connected to the corresponding scanning line, and the other conduction terminal (drain terminal) of all the transistors is commonly connected to the first control line (VGH2 line).
  • the control terminal (gate terminal) is commonly connected to the second control line (Vf line).
  • the controller 15 sets a waiting period Tw before turning off the power of the data line driving circuit (source driver 13) and after turning off the power of the scanning line driving circuit (gate driver 42). Control for applying a voltage (high level voltage) for selecting the scanning lines (gate lines G1 to Gm) to the first control line and applying a voltage (high level voltage) for making the transistor conductive to the second control line is performed. Do.
  • the gradation reference voltage generation circuit 14 and the control unit 15 can be configured by the methods described in the second and third embodiments.
  • the gradation reference voltage serving as the reference for the gradation voltage is all set to the same voltage before the data line driving circuit is turned off, thereby the liquid crystal panel.
  • the liquid crystal display device of the present invention has a feature that it can effectively prevent afterimages, burn-in, and flicker due to residual charges when the power is turned off, it can be used for display portions of various electronic devices. .

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Abstract

　ソースドライバは、階調基準電圧生成回路で生成された階調基準電圧ＶＨ２５５～ＶＬ２５５に基づき複数の階調電圧を生成し、生成した階調電圧を用いてデータ線を駆動する。制御部は、ソースドライバの電源を切断する前に待機期間Ｔｗを設定し、待機期間Ｔｗにおいて階調基準電圧ＶＨ２５５～ＶＬ２５５がすべて同じ電圧ＶＱになるように階調基準電圧生成回路を制御する。これにより、画素回路に同じ電圧を書き込み、画素回路に残留する電荷を放電して、電源切断時の残留電荷に起因する残像、焼き付きおよびフリッカを防止する。

Description

液晶表示装置
　本発明は、表示装置に関し、特に、アクティブマトリクス型の液晶表示装置に関する。
　アクティブマトリクス型の液晶表示装置は、液晶容量と書き込み制御ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を含む画素回路を２次元状に配置した構造を有する。従来の液晶表示装置では、ＴＦＴは、例えばアモルファスシリコンを用いて形成される。近年、ＩＧＺＯ（Indium Gallium Zinc Oxide ：インジウムガリウム亜鉛酸化物）などの酸化物半導体を用いてＴＦＴを形成する技術が開発されている。酸化物半導体を用いて形成されたＴＦＴは、従来のＴＦＴよりもオフ時のリーク電流が小さいという特徴を有する。したがって、酸化物半導体を用いてＴＦＴを形成した液晶表示装置によれば、従来の液晶表示装置よりも表示品位を高くすることができる。
　液晶表示装置には、表示画面に残像、焼き付き、および、フリッカが発生するという問題がある。液晶層に直流電圧が印加されると、液晶層内でイオン電導による電荷の移動が誘導され、移動した電荷は電極に塗布されている配向膜に蓄積される。電極に塗布されている配向膜に蓄積された電荷による電圧が電極間（液晶層）に加わると、残像や焼付きが発生する。従来、この残像と焼き付きを防止するために、液晶表示装置は、画素電極に書き込む電圧の極性を所定の周期で切り替える交流駆動（極性反転駆動）を行う。交流駆動では、正極性のときと負極性のときとで同じ大きさの電圧（絶対値が同じ電圧）を印加する。ところが、正極性のときと負極性のときとで同じ大きさの電圧を印加しても、ＴＦＴ特性やパネル配線などの負荷などの影響により、電極間の電位差（絶対値）は若干異なる。このため、極性反転の周期に対応した差が表示輝度に現れ、フリッカと呼ばれる表示品位の低下が発生する。従来、このフリッカを防止するために、液晶表示装置は、画素電極に書き込む電圧のレベルを極性別に調整する機能を有する。
　また、液晶表示装置には、電源切断時に画素電極に不要な電荷が残留し、残像や焼き付きが発生するという問題もある。特許文献１には、液晶表示装置における残像を防止する方法として、電源切断時にすべてのゲート線の電圧を一時的に書き込み制御ＴＦＴがオン状態になるレベルに制御する方法が記載されている。具体的には、図１０に示すようにゲート線９１に対応してトランジスタＴｒ１を設け、電源電圧と制御線ＶＨ１、ＶＨ２の電圧を図１１に示すように変化させる。これにより、電源切断時にトランジスタＴｒ１をオン状態に制御し、ゲート線９１の電圧をハイレベルにし、画素回路内の書き込み制御ＴＦＴ９２をオン状態にして、画素電極９３に残留した電荷をソース線９４を介して放電することができる。
日本国特開２００２－２０７４５５号公報
　しかしながら、特許文献１に記載された液晶表示装置では、電源切断後に画素電極に電荷がわずかに残留し、画素電極に残留する電荷の量は画素回路ごとに異なる。このため、特許文献１に記載された液晶表示装置では、残像、焼き付き、および、フリッカを十分に防止することができない。特に、酸化物半導体を用いてＴＦＴを形成した液晶表示装置では、書き込み制御ＴＦＴのオフ時のリーク電流が小さいので、電源切断時に画素電極に残留した電荷は長時間に亘って（例えば、数日間も）残留し続ける。このため、残像などを十分に防止できないという問題は、酸化物半導体を用いてＴＦＴを形成した液晶表示装置では顕著になる。
　それ故に、本発明は、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止できる液晶表示装置を提供することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の液晶表示装置であって、
　複数の走査線と複数のデータ線と複数の画素回路とを含む液晶パネルと、
　前記走査線を駆動する走査線駆動回路と、
　複数の階調基準電圧を生成する階調基準電圧生成回路と、
　前記複数の階調基準電圧に基づき複数の階調電圧を生成し、生成した階調電圧を用いて前記データ線を駆動するデータ線駆動回路と、
　電源切断指示を受けたときに、前記データ線駆動回路の電源を切断する前に待機期間を設定し、前記待機期間において前記複数の階調基準電圧がすべて同じ第１電圧になるように前記階調基準電圧生成回路を制御する制御部とを備える。
　本発明の第２の局面は、本発明の第１の局面において、
　前記制御部は、前記データ線駆動回路の電源を切断する前で、かつ、前記走査線駆動回路の電源を切断する前に前記待機期間を設定することを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１電圧は、前記液晶パネルの対向電極に印加される電圧に、前記画素回路に対する書き込み時に発生する引き込み電圧を加算した電圧であることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記第１電圧は、正極性の最低階調基準電圧と負極性の最低階調基準電圧の平均電圧であることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記待機期間の長さは１秒以上であることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記階調基準電圧生成回路は、それぞれが与えられたデジタル値を１個の階調基準電圧に変換する複数のＤ／Ａ変換器を含み、
　前記制御部は、前記待機期間において、前記第１電圧に対応したデジタル値を前記階調基準電圧生成回路に含まれるすべてのＤ／Ａ変換器に与えることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記階調基準電圧生成回路は、それぞれが１個の階調基準電圧を出力する複数のオペアンプと、それぞれが前記オペアンプから出力された階調基準電圧および前記第１電圧のいずれかを出力する複数の切替回路とを含み、
　前記制御部は、前記待機期間において、前記第１電圧を出力するようにすべての前記切替回路を制御することを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記走査線に対応した複数のトランジスタをさらに備え、
　前記トランジスタの一方の導通端子は対応する走査線に接続され、すべての前記トランジスタの他方の導通端子は第１制御線に共通して接続され、すべての前記トランジスタの制御端子は第２制御線に共通して接続され、
　前記制御部は、前記データ線駆動回路の電源を切断する前で、かつ、前記走査線駆動回路の電源を切断した後に前記待機期間を設定し、前記待機期間において、前記第１制御線に前記走査線を選択するための電圧を印加し、前記第２制御線に前記トランジスタを導通させる電圧を印加する制御を行うことを特徴とする。
　本発明の第１の局面によれば、データ線駆動回路の電源を切断する前に、階調電圧の基準となる階調基準電圧をすべて同じ電圧にすることにより、液晶パネルの画素回路に同じ電圧を書き込み、画素回路に残留する電荷を放電することができる。また、画素回路に電荷がわずかに残留する場合でも、残留する電荷の量を画素回路間で等しくすることができる。したがって、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第２の局面によれば、待機期間では、階調基準電圧をすべて同じ電圧にした状態で、走査線駆動回路とデータ線駆動回路が動作する。したがって、待機期間において、画素回路に同じ電圧を順に書き込み、画素回路に残留する電荷を放電して、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第３または第４の局面によれば、待機期間において、液晶パネルの液晶層にほぼ０Ｖの電圧を印加し、画素回路に残留する電荷を減らして、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第５の局面によれば、データ線駆動回路の電源を切断する前に１秒以上、階調基準電圧をすべて同じ電圧にすることにより、画素回路に同じ電圧を複数回書き込み、画素回路に残留する電荷を確実に放電することができる。したがって、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第６の局面によれば、Ｄ／Ａ変換器を用いて階調基準電圧を生成する液晶表示装置について、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第７の局面によれば、オペアンプを用いて階調基準電圧を生成する液晶表示装置について、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　本発明の第８の局面によれば、待機期間では、階調基準電圧をすべて同じ電圧にした状態で、すべての走査線が選択される。したがって、待機期間において、画素回路に同じ電圧を同時に書き込み、画素回路に残留する電荷を放電して、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置に含まれる階調電圧生成回路の例を示す図である。 図１に示す液晶表示装置の電源切断時の電源シーケンスを示す図である。 液晶パネルの断面図である。 比較例に係る液晶表示装置の電源切断時の電源シーケンスを示す図である。 本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第４の実施形態に係る液晶表示装置の構成を示すブロック図である。 図８に示す液晶表示装置の電源切断時の電源シーケンスを示す図である。 従来の液晶表示装置の構成を示すブロック図である。 図１０に示す液晶表示装置の電源切断時の信号波形図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１０は、液晶パネル１１、ゲートドライバ１２、ソースドライバ１３、階調基準電圧生成回路１４、および、制御部１５を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
　液晶パネル１１は、ｍ本のゲート線Ｇ１～Ｇｍ、ｎ本のソース線Ｓ１～Ｓｎ、および、（ｍ×ｎ）個の画素回路１を含んでいる。（ｍ×ｎ）個の画素回路１は、行方向（図１では横方向）にｎ個ずつ、列方向（図１では縦方向）にｍ個ずつ並べて配置される。ゲート線Ｇ１～Ｇｍは、行方向に伸延し、互いに平行に配置される。ソース線Ｓ１～Ｓｎは、列方向に伸延し、ゲート線Ｇ１～Ｇｍと直交するように互いに平行に配置される。ゲート線Ｇｉはｉ行目に配置されたｎ個の画素回路１に共通して接続され、ソース線Ｓｊはｊ列目に配置されたｍ個の画素回路１に共通して接続される。
　画素回路１は、ＴＦＴ２、液晶容量３、および、補助容量４を含んでいる。ＴＦＴ２は、Ｎチャネル型ＴＦＴであり、書き込み制御ＴＦＴとして機能する。ｉ行目かつｊ列目に配置された画素回路１では、ＴＦＴ２のゲート端子はゲート線Ｇｉに接続され、ＴＦＴ２のソース端子はソース線Ｓｊに接続される。ＴＦＴ２のドレイン端子は、液晶容量３の一方の電極（以下、画素電極５という）と補助容量４の一方の電極に接続される。液晶容量３の他方の電極は、すべての画素回路１に共通した対向電極（図示せず）である。補助容量４の他方の電極は、補助容量線に接続される。対向電極には対向電極電圧Ｖｃｏｍが印加され、補助容量線には補助容量対向電圧ＣＳが印加される。
　ゲートドライバ１２は、ゲート線Ｇ１～Ｇｍを駆動する。より詳細には、ゲートドライバ１２には電源回路（図示せず）から、ロジック電源電圧ＶＣＣ、ゲートハイ電圧ＶＧＨ、および、ゲートロー電圧ＶＧＬが供給される。また、ゲートドライバ１２にはタイミング制御回路（図示せず）から、ゲートスタートパルスやゲートクロックなどを含むロジック信号が供給される。ゲートドライバ１２は、供給されたロジック信号に基づきゲート線Ｇ１～Ｇｍの中から１本のゲート線を昇順に（または降順に）選択し、選択したゲート線にゲートハイ電圧ＶＧＨを印加し、残りのゲート線にゲートロー電圧ＶＧＬを印加する。
　階調基準電圧生成回路１４は、ソースドライバ１３から出力される階調電圧の基準となる複数の階調基準電圧を生成する。階調基準電圧生成回路１４で生成される複数の階調基準電圧には、複数の正極性階調基準電圧と複数の負極性階調基準電圧とが含まれる。階調基準電圧生成回路１４で生成された複数の階調基準電圧は、ソースドライバ１３に供給される。以下、階調基準電圧生成回路１４は、複数の階調基準電圧ＶＨ２５５～ＶＬ２５５を生成するものとする。
　ソースドライバ１３は、階調電圧生成回路１６を含んでいる。階調電圧生成回路１６は、階調基準電圧生成回路１４で生成された階調基準電圧ＶＨ２５５～ＶＬ２５５に基づき複数の階調電圧を生成する。また、ソースドライバ１３には電源回路から、ロジック電源電圧ＶＣＣとソース出力電源電圧ＶＬＳが供給される。さらに、ソースドライバ１３にはタイミング制御回路から、ソーススタートパルスやソースクロックなどを含むロジック信号、および、表示データに対応したデータ信号が供給される。ソースドライバ１３は、供給されたロジック信号およびデータ信号に基づき、階調電圧生成回路１６で生成された複数の階調電圧の中からソース線ごとに１個の階調電圧を選択し、ソース線Ｓ１～Ｓｎに対して全部でｎ個の階調電圧を印加する。このようにソースドライバ１３は、階調基準電圧生成回路１４で生成された階調基準電圧ＶＨ２５５～ＶＬ２５５に基づき複数の階調電圧を生成し、生成した複数の階調電圧を用いてデータ線Ｓ１～Ｓｎを駆動する。
　ゲート線Ｇｉの選択期間（ゲート線Ｇｉにゲートハイ電圧ＶＧＨが印加されている期間）では、ｉ行目に配置されたｎ個の画素回路１に含まれるＴＦＴ２はオン状態になる。この期間では、ソースドライバ１３は、ソース線Ｓ１～Ｓｎに対して、ｉ行目に配置されたｎ個の画素回路１に含まれる画素電極５に書き込むべきｎ個の階調電圧を印加する。これにより、ｉ行目に配置されたｎ個の画素電極５にそれぞれの階調電圧が書き込まれる。この処理を１フレーム期間内にｍ回行うことにより、（ｍ×ｎ）個の画素回路１に含まれる画素電極５にそれぞれの階調電圧を書き込み、液晶パネル１１に所望の画像を表示することができる。
　ソースドライバ１３は、残像と焼き付きを防止するために交流駆動を行う。より詳細には、ソースドライバ１３は、ソース線Ｓ１～Ｓｎを駆動するときに、画素電極５に書き込む階調電圧の極性を所定時間ごとに（例えば、１フレーム期間ごとに）反転させる（正極性と負極性に切り替える）。ソースドライバ１３は、交流駆動として、フレーム反転駆動を行ってもよく、ライン反転駆動を行ってもよく、ドット反転駆動を行ってもよい。
　制御部１５は、液晶表示装置１０の動作を制御する。制御部１５は、ゲートドライバ１２とソースドライバ１３に対して、電源電圧、ロジック信号、および、データ信号を供給する。また、制御部１５は、電源切断指示を受けたときに、ゲートドライバ１２とソースドライバ１３の電源を切断する前に待機期間を設定し、待機期間において階調基準電圧ＶＨ２５５～ＶＬ２５５がすべて同じ電圧になるように階調基準電圧生成回路１４を制御する（詳細は後述）。
　なお、図１では、ゲートドライバ１２とソースドライバ１３は液晶パネル１１の外部に設けられているが、ゲートドライバ１２とソースドライバ１３の全部または一部を液晶パネル１１と一体に形成してもよい。また、ゲート線、ソース線、ゲートドライバ、および、ソースドライバは、それぞれ、走査線、データ線、走査線駆動回路、および、データ線駆動回路とも呼ばれる。
　図２は、ソースドライバ１３に含まれる階調電圧生成回路１６の例を示す図である。ここでは、データ信号の幅が８ビットで、階調電圧生成回路１６には１０個の正極性階調基準電圧と１０個の負極性階調基準電圧とが供給されるものとする。図２に示す階調電圧生成回路１６には、正極性階調基準電圧としてＶＨ０、ＶＨ１６、ＶＨ３２、ＶＨ６４、ＶＨ１２８、ＶＨ１６０、ＶＨ１９２、ＶＨ２３２、ＶＨ２４８、ＶＨ２５５が供給され、負極性階調基準電圧としてＶＬ０、ＶＬ１６、ＶＬ３２、ＶＬ６４、ＶＬ１２８、ＶＬ１６０、ＶＬ１９２、ＶＬ２３２、ＶＬ２４８、ＶＬ２５５が供給される。階調電圧生成回路１６は、１８個の抵抗分割回路Ｒ１～Ｒ１８を含んでいる。抵抗分割回路Ｒ１は、２個の電圧ＶＨ２５５、ＶＨ２４８に基づき８個の階調電圧を生成する。抵抗分割回路Ｒ２は、２個の電圧ＶＨ２４８、ＶＨ２３２に基づき１６個の階調電圧を生成する。同様に、抵抗分割回路Ｒ３～Ｒ１８は、２個の電圧に基づき複数の階調電圧を生成する。このように図２に示す階調電圧生成回路１６は、抵抗分割回路Ｒ１～Ｒ１８を用いて、２５６個の正極性階調電圧と２５６個の負極性階調電圧を生成する。
　以下、本実施形態に係る液晶表示装置１０の特徴である、電源切断時の動作について説明する。図３は、液晶表示装置１０の電源切断時の電源シーケンスを示す図である。図３には、ロジック電源電圧ＶＣＣ（ゲートドライバ１２とソースドライバ１３に供給される電源電圧）、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、ソース出力電源電圧ＶＬＳ、階調基準電圧ＶＨ２５５～ＶＬ２５５、対向電極電圧Ｖｃｏｍ、補助容量対向電圧ＣＳ、および、ロジック信号（ゲートドライバ１２とソースドライバ１３に供給されるロジック信号）の電圧について、電源切断時の変化が記載されている。なお、図３において、対向電極電圧Ｖｃｏｍと補助容量対向電圧ＣＳは同じ電圧である。
　図３に示す電源シーケンスでは、時刻ｔ１において、すべての階調基準電圧ＶＨ２５５～ＶＬ２５５が電圧ＶＱに変化する。次に時刻ｔ２において、ゲートハイ電圧ＶＧＨが０Ｖ（グランドレベル）に向けて変化し始める。次に、対向電極電圧Ｖｃｏｍ、補助容量対向電圧ＣＳ、および、すべての階調基準電圧ＶＨ２５５～ＶＬ２５５が０Ｖに変化する。その後、ソース出力電源電圧ＶＬＳ、ゲートロー電圧ＶＧＬ、ロジック信号の電圧、および、ロジック電源電圧ＶＣＣが、順に０Ｖに変化する。図３に示す電源シーケンスは、制御部１５によって実現される。
　制御部１５によって設定された時刻ｔ１から時刻ｔ２までの期間を待機期間Ｔｗという。待機期間Ｔｗの長さは、例えば１秒以上に設定される（理由は後述）。本実施形態では、制御部１５は、ソースドライバ１３の電源を切断する前で、かつ、ゲートドライバ１２の電源を切断する前に、待機期間Ｔｗを設定する。待機期間Ｔｗではゲートドライバ１２とソースドライバ１３には引き続き電源電圧が供給されるので、ゲートドライバ１２とソースドライバ１３は待機期間Ｔｗにおいて従前と同じ動作を行う。具体的には、待機期間Ｔｗにおいて、ゲートドライバ１２はゲート線Ｇ１～Ｇｍを駆動し、ソースドライバ１３はソース線Ｓ１～Ｓｎを駆動する。
　待機期間Ｔｗでは、階調基準電圧生成回路１４で生成される階調基準電圧ＶＨ２５５～ＶＬ２５５は、すべて電圧ＶＱに等しい。このため、待機期間Ｔｗにおいて階調電圧生成回路１６で生成される階調電圧も、すべて電圧ＶＱに等しくなる。したがって、待機期間Ｔｗでは、ソースドライバ１３は、データ信号にかかわらず、すべてのソース線Ｓ１～Ｓｎに常に同じ電圧ＶＱを印加する。待機期間Ｔｗの長さは１秒以上であるので、待機期間Ｔｗにおいて（ｍ×ｎ）個の画素回路１に含まれる画素電極５に電圧ＶＱが複数回ずつ書き込まれる。このとき、画素電極５に残留する電荷は、ソース線Ｓ１～Ｓｎを介して放電される。
　ここで、液晶表示装置で発生する残像、焼き付き、および、フリッカについて説明する。図４は、液晶パネルの断面図である。図４に示すように、液晶パネル５０は、２枚のガラス基板５２、５３の間に液晶層５１を挟み込んだ構造を有する。一方のガラス基板５２には画素電極５４と配向膜５６が設けられ、他方のガラス基板５３には対向電極５５と配向膜５７が設けられる。
　液晶表示装置の画素回路では、書き込み制御ＴＦＴのゲート端子に接続されたゲート線の電圧がハイレベルになったときに、ソース線の電圧が画素電極５４に印加される。ところが、液晶層５１は完全な絶縁体ではない。このため、液晶層５１に直流電圧を印加すると、イオン電導が発生し、液晶層５１と配向膜５６、５７との界面（以下、配向膜界面という）に電荷が溜まる。したがって、液晶層５１に印加される電圧は、ソースドライバを用いて画素回路の外部から印加しようとした電圧には完全には一致しない。液晶層５１の透過率は液晶層５１に印加される電圧に応じて変化するので、液晶層５１に印加される電圧が正しいレベルから変化すると、残像や焼き付きが発生する。
　また、交流駆動を行うことにより、画素電極５４と対向電極５５の間に、絶対値が等しい正極性階調電圧と負極性階調電圧が所定の時間ごとに（例えば、１フレーム期間ごとに）切り替えて書き込まれる。しかしながら、配向膜界面に電荷が溜まると、正極性階調電圧を書き込んだときと負極性階調電圧を書き込んだときとで、液晶層５１に印加される電圧の絶対値に差が生じる。このため、画素の輝度が１フレームごとに変化し、画素の輝度の変化がフリッカとして認識される。
　なお、以上の説明では、画素電極と対向電極が異なるガラス基板に設けられた液晶パネルについて説明したが、画素電極と対向電極が同じガラス基板に設けられた液晶パネルでも、同様の理由により残像、焼き付き、および、フリッカが発生する。
　以下、本実施形態に係る液晶表示装置１０の効果を説明する。一般に、液晶表示装置の動作中に発生する焼き付きは、交流駆動によって防止することができる。ところが、電源切断時に特段の工夫を行わない従来の液晶表示装置（例えば、電源切断時に図５に示す電源シーケンスを用いる液晶表示装置）では、電源切断時に画素電極に電荷が残留し、電源切断後に液晶層に直流電圧が印加され、配向膜界面に電荷が溜まる。このため、従来の液晶表示装置では、電源切断後に残像や焼き付きが発生し、次に電源を入れたときにフリッカが発生することが問題となる。
　特許文献１に記載された液晶表示装置では、電源切断後に画素電極に電荷がわずかに残留し、画素電極に残留する電荷の量は画素回路ごとに異なる。このため、特許文献１に記載された液晶表示装置では、残像、焼き付き、および、フリッカを十分に防止することができない。この問題は、ＩＧＺＯなどの酸化物半導体を用いてＴＦＴを形成した液晶表示装置では顕著になる。
　本実施形態に係る液晶表示装置１０では、制御部１５は、電源切断指示を受けたときに、ソースドライバ１３の電源を切断する前で、かつ、ゲートドライバ１２の電源を切断する前に待機期間Ｔｗを設定し、待機期間Ｔｗにおいて階調基準電圧ＶＨ２５５～ＶＬ２５５がすべて同じ電圧ＶＱになるように階調基準電圧生成回路１４を制御する。液晶表示装置１０では、ゲートドライバ１２とソースドライバ１３の電源を切断する前に、階調基準電圧ＶＨ２５５～ＶＬ２５５を同じ電圧ＶＱに制御した状態で、ゲートドライバ１２とソースドライバ１３が１秒以上動作する。したがって、液晶パネル１１に含まれるすべての画素回路１に（すべての画素電極５に）電圧ＶＱを複数回書き込み、画素電極５に残留する電荷をソース線Ｓ１～Ｓｎを介して確実に放電することができる。また、画素電極５に電荷がわずかに残留する場合でも、残留する電荷の量を画素回路１間で等しくすることができる。したがって、本実施形態に係る液晶表示装置１０によれば、電源切断時の残留電荷に起因する残像、焼付き、および、フリッカを効果的に防止することができる。
　電圧ＶＱは、以下の方法で決定される。画素回路１への書き込み時に発生する引き込み電圧（ゲート線Ｇｉと画素電極５との容量結合による電圧の引き込み分）を考慮すると、待機期間Ｔｗでは、画素電極５の電圧が対向電極電圧Ｖｃｏｍよりも、画素回路１への書き込み時に発生する引き込み電圧だけ高いことが好ましい。具体的には、画素電極５の電圧は、対向電極電圧Ｖｃｏｍよりも次式（１）に示すΔＶｇｈだけ高いことが好ましい。そこで、電圧ＶＱとして、対向電極電圧ＶｃｏｍよりもΔＶｇｈだけ高い電圧（Ｖｃｏｍ＋ΔＶｇｈ）を使用することが好ましい。
　　ΔＶｇｈ＝Ｃｇｄ／ΣＣ×（ＶＧＨ－ＶＧＬ）　…（１）
　ただし、式（１）において、Ｃｇｄは画素電極５とゲート線Ｇｉとの結合容量を表し、ΣＣは画素電極５に結合するすべての容量を表し、ＶＧＨはゲートハイ電圧を表し、ＶＧＬはゲートロー電圧を表す。
　実際の液晶パネルでは、ゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬはパネルの配線負荷によって変化するので、電圧ＶＱの好ましいレベルは上記の計算値とは少し異なる。このため、電圧ＶＱは、実際の液晶パネルにおいて引き込み分を調整した電圧に基づき決定することが好ましい。以上のことから、電圧ＶＱとして、液晶パネルごとに調整された正極性の最低階調基準電圧ＶＨ０と負極性の最低階調基準電圧ＶＬ０の平均電圧（ＶＨ０＋ＶＬ０）／２を使用することが好ましい。
　また、液晶表示装置１０では、液晶パネル１１の液晶層に印加される電圧が変化してから液晶層の誘電率が変化するまでに１フレーム期間（１６ミリ秒）程度かかることがある。この場合、画素電極５に電圧を１回書き込んだだけでは、画素電極５の電圧は書き込んだ電圧に到達しない。このため、待機期間Ｔｗの長さは、３フレーム期間以上（５０ミリ秒以上）にする必要がある。また、表示画像によっては、液晶パネル１１の特定の画素回路１で配向膜界面に電荷が残留する場合がある。このような場合を考慮すると、待機期間Ｔｗの長さは１秒以上にすることが好ましい。
　以上に示すように、本実施形態に係る液晶表示装置１０は、複数の走査線（ゲート線Ｇ１～Ｇｍ）と複数のデータ線（ソース線Ｓ１～Ｓｎ）と複数の画素回路１とを含む液晶パネル１１と、走査線を駆動する走査線駆動回路（ゲートドライバ１２）と、複数の階調基準電圧ＶＨ２５５～ＶＬ２５５を生成する階調基準電圧生成回路１４と、複数の階調基準電圧ＶＨ２５５～ＶＬ２５５に基づき複数の階調電圧を生成し、生成した階調電圧を用いてデータ線を駆動するデータ線駆動回路（ソースドライバ１３）と、電源切断指示を受けたときに、データ線駆動回路の電源を切断する前で、かつ、走査線駆動回路の電源を切断する前に待機期間Ｔｗを設定し、待機期間Ｔｗにおいて複数の階調基準電圧ＶＨ２５５～ＶＬ２５５がすべて同じ電圧ＶＱになるように階調基準電圧生成回路１４を制御する制御部１５とを備えている。
　本実施形態に係る液晶表示装置１０によれば、待機期間Ｔｗでは、階調電圧の基準となる階調基準電圧ＶＨ２５５～ＶＬ２５５をすべて同じ電圧ＶＱにした状態で、走査線駆動回路とデータ線駆動回路が動作する。したがって、待機期間Ｔｗにおいて、液晶パネル１１の画素回路１に同じ電圧ＶＱを順に書き込み、画素回路１に残留する電荷を放電することができる。また、画素回路１に電荷がわずかに残留する場合でも、残留する電荷の量を画素回路１間で等しくすることができる。よって、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　また、電圧ＶＱとして、対向電極電圧に画素回路１に対する書き込み時に発生する引き込み電圧を加算した電圧（Ｖｃｏｍ＋ΔＶｇｈ）、あるいは、正極性の最低階調基準電圧と負極性の最低階調基準電圧の平均電圧（ＶＨ０＋ＶＬ０）／２を用いることにより、待機期間において、液晶パネル１１の液晶層にほぼ０Ｖの電圧を印加し、画素回路１に残留する電荷を減らすことができる。また、待機期間Ｔｗの長さを１秒以上にすることにより、画素回路１に同じ電圧を複数回書き込み、画素回路１に残留する電荷を確実に放電することができる。
　（第２の実施形態）
　第２および第３の実施形態では、第１の実施形態に係る液晶表示装置の具体例を説明する。図６は、本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。図６に示す液晶表示装置２０は、液晶パネル１１、ゲートドライバ１２、ソースドライバ１３、および、制御基板２１を備えている。以下に示す実施形態では、各実施形態の構成要素のうち、先に述べた実施形態の構成要素と同一のものについては、同一の参照符号を付して説明を省略する。
　制御基板２１には、マイクロコンピュータ２２、電源回路２３、タイミング制御ＩＣ２４、および、ＤＡＣ　ＩＣ２５が搭載されている。マイクロコンピュータ２２とタイミング制御ＩＣ２４は図１に示す制御部１５として機能し、ＤＡＣ　ＩＣ２５は図１に示す階調基準電圧生成回路１４として機能する。
　タイミング制御ＩＣ２４には、液晶表示装置２０の外部から表示データが入力される。タイミング制御ＩＣ２４は、ゲートドライバ１２に対してロジック信号（同期信号と制御信号）を出力し、ソースドライバ１３に対してロジック信号と表示データに応じたデータ信号とを出力する。また、タイミング制御ＩＣ２４は、ＤＡＣ　ＩＣ２５に対して、デジタル値を示す制御信号Ｃ１を出力する。
　ＤＡＣ　ＩＣ２５は、複数のＤ／Ａ変換器（図示せず）を含んでいる。例えば２０個の階調基準電圧を生成する場合、ＤＡＣ　ＩＣ２５は少なくとも２０個のＤ／Ａ変換器を含んでいる。タイミング制御ＩＣ２４は、制御信号Ｃ１を出力することにより、ＤＡＣ　ＩＣ２５に含まれる２０個のＤ／Ａ変換器に対して、２０個の階調基準電圧に対応した２０個のデジタル値をそれぞれ与える。各Ｄ／Ａ変換器は、タイミング制御ＩＣ２４から与えられたデジタル値を１個の階調基準電圧に変換する。このように複数のＤ／Ａ変換器を含むＤＡＣ　ＩＣ２５を用いて、階調基準電圧ＶＨ２５５～ＶＬ２５５を生成することができる。
　マイクロコンピュータ２２は、電源回路２３とタイミング制御ＩＣ２４を制御する。電源回路２３は、マイクロコンピュータ２２からの制御に従い、ゲートドライバ１２とソースドライバ１３に供給される電源電圧を生成する。
　マイクロコンピュータ２２は、液晶表示装置３０の外部から電源切断を指示する制御信号Ｐ１を受け取ると、タイミング制御ＩＣ２４に対して電源切断を指示する制御信号Ｐ２を出力する。タイミング制御ＩＣ２４は、制御信号Ｐ２を受け取ると、電圧ＶＱに対応したデジタル値をＤＡＣ　ＩＣ２５に含まれるすべてのＤ／Ａ変換器に与える。ＤＡＣ　ＩＣ２５に含まれるすべてのＤ／Ａ変換器は、電圧ＶＱに対応したデジタル値を電圧ＶＱに変換する。したがって、待機期間Ｔｗでは、ＤＡＣ　ＩＣ２５から出力される階調基準電圧ＶＨ２５５～ＶＬ２５５は、すべて電圧ＶＱになる。
　タイミング制御ＩＣ２４は、電圧ＶＱに対応したデジタル値をＤＡＣ　ＩＣ２５に含まれるすべてのＤ／Ａ変換器に与えた後に、マイクロコンピュータ２２に対して電源切断準備完了を示す制御信号Ｐ３を出力する。マイクロコンピュータ２２は、制御信号Ｐ３を受け取ると、図３に示す電源シーケンスに従い、ゲートドライバ１２とソースドライバ１３の電源を切断する。
　以上に示すように、本実施形態に係る液晶表示装置２０では、階調基準電圧生成回路は、それぞれが与えられたデジタル値を１個の階調基準電圧に変換する複数のＤ／Ａ変換器を含んでいる。制御部（マイクロコンピュータ２２とタイミング制御ＩＣ２４）は、待機期間Ｔｗにおいて、電圧ＶＱに対応したデジタル値を階調基準電圧生成回路に含まれるすべてのＤ／Ａ変換器に与える。したがって、本実施形態に係る液晶表示装置２０によれば、Ｄ／Ａ変換器を用いて階調基準電圧を生成する液晶表示装置について、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　（第３の実施形態）
　図７は、本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。図７に示す液晶表示装置３０は、液晶パネル１１、ゲートドライバ１２、ソースドライバ１３、および、制御基板３１を備えている。
　制御基板３１には、マイクロコンピュータ２２、電源回路２３、タイミング制御ＩＣ２４、複数のオペアンプ３２、および、複数の切替回路３３が搭載されている。マイクロコンピュータ２２とタイミング制御ＩＣ２４は図１に示す制御部１５として機能し、複数のオペアンプ３２と複数の切替回路３３は図１に示す階調基準電圧生成回路１４として機能する。
　オペアンプ３２は、１個の階調基準電圧を出力する。切替回路３３は、タイミング制御ＩＣ２４から出力された制御信号Ｃ２に従い、オペアンプ３２から出力された階調基準電圧および電圧ＶＱのいずれかを出力する。液晶表示装置３０の動作中、切替回路３３は、オペアンプ３２から出力された階調基準電圧を出力するように制御される。
　マイクロコンピュータ２２は、電源切断を指示する制御信号Ｐ１を受け取ると、タイミング制御ＩＣ２４に対して電源切断を指示する制御信号Ｐ２を出力する。タイミング制御ＩＣ２４は、制御信号Ｐ２を受け取ると、切替回路３３が電圧ＶＱを出力するように制御信号Ｃ２の値を切り替える。したがって、複数の切替回路３３から階調基準電圧ＶＨ２５５～ＶＬ２５５は、すべて電圧ＶＱになる。
　タイミング制御ＩＣ２４は、制御信号Ｃ２の値を切り替えた後に、マイクロコンピュータ２２に対して電源切断準備完了を示す制御信号Ｐ３を出力する。マイクロコンピュータ２２は、制御信号Ｐ３を受け取ると、図３に示す電源シーケンスに従い、ゲートドライバ１２とソースドライバ１３の電源を切断する。
　以上に示すように、本実施形態に係る液晶表示装置３０では、階調基準電圧生成回路は、それぞれが１個の階調基準電圧を出力する複数のオペアンプ３２と、それぞれがオペアンプ３２から出力された階調基準電圧および電圧ＶＱのいずれかを出力する複数の切替回路３３とを含んでいる。制御部（マイクロコンピュータ２２とタイミング制御ＩＣ２４）は、待機期間Ｔｗにおいて、電圧ＶＱを出力するようにすべての切替回路３３を制御する。したがって、本実施形態に係る液晶表示装置３０によれば、オペアンプを用いて階調基準電圧を生成する液晶表示装置について、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。
　（第４の実施形態）
　図８は、本発明の第４の実施形態に係る液晶表示装置の構成を示すブロック図である。図８に示す液晶表示装置４０は、第１の実施形態に係る液晶表示装置１０（図１）に対して、Ｖｆ線、ＶＧＨ２線、および、ｍ個のＴＦＴ４１を追加し、ゲートドライバ１２をゲートドライバ４２に置換する変更を施したものである。
　図８に示すように、ｍ個のＴＦＴ４１は、ゲート線Ｇ１～Ｇｍに対応して設けられる。ＴＦＴ４１のソース端子は対応するゲート線に接続され、ＴＦＴ４１のドレイン端子はＶＧＨ２線に共通して接続され、ＴＦＴ４１のゲート端子はＶｆ線に共通して接続される。
　ゲートドライバ４２は、第１の実施形態に係るゲートドライバ１２に、Ｖｆ線の電圧がハイレベルのときには出力をハイインピーダンス状態にする機能を追加したものである。Ｖｆ線の電圧がローレベルのときには、ゲートドライバ４２はゲートドライバ１２と同様に動作する。Ｖｆ線の電圧がハイレベルのときには、ゲートドライバ４２の出力はハイインピーダンス状態になる。
　図９は、液晶表示装置４０の電源切断時の電源シーケンスを示す図である。図９には、図３に示した電圧、Ｖｆ線の電圧、および、ＶＧＨ２線の電圧について、電源切断時の変化が記載されている。なお、図９でも、対向電極電圧Ｖｃｏｍと補助容量対向電圧ＣＳは同じ電圧である。
　図９に示す電源シーケンスでは、待機期間Ｔｗより前に、ゲートハイ電圧ＶＧＨが０Ｖに変化し、Ｖｆ線の電圧とＶＧＨ２線の電圧がハイレベルに変化し、ゲートロー電圧ＶＧＬが０Ｖに変化する。次に時刻ｔ１において、すべての階調基準電圧ＶＨ２５５～ＶＬ２５５が電圧ＶＱに変化する。次に時刻ｔ２においてＶＧＨ２線の電圧が０Ｖに向けて変化し始め、時刻ｔ２の後にＶｆ線の電圧が０Ｖが向けて変化し始める。次に、対向電極電圧Ｖｃｏｍ、補助容量対向電圧ＣＳ、および、すべての階調基準電圧ＶＨ２５５～ＶＬ２５５が０Ｖに変化する。その後、ソース出力電源電圧ＶＬＳ、ロジック信号の電圧、および、ロジック電源電圧ＶＣＣが、順に０Ｖに変化する。このように本実施形態では、制御部１５は、ソースドライバ１３の電源を切断する前で、かつ、ゲートドライバ４２の電源を切断した後に、待機期間Ｔｗを設定する。
　待機期間Ｔｗでは、ゲートドライバ４２は動作を停止しているが、ソースドライバ１３は従前と同様に動作する。また、待機期間Ｔｗでは、すべてのＴＦＴ４１がオン状態になり、すべてのゲート線Ｇ１～Ｇｍが選択され、（ｍ×ｎ）個の画素回路１に含まれるＴＦＴ２がすべてオン状態になり、（ｍ×ｎ）個の画素回路１に含まれる画素電極５には同じ電圧ＶＱが同時に書き込まれる。
　以上に示すように、本実施形態に係る液晶表示装置４０は、走査線（ゲート線Ｇ１～Ｇｍ）に対応した複数のトランジスタ（ＴＦＴ４１）を備えている。トランジスタの一方の導通端子（ソース端子）は対応する走査線に接続され、すべてのトランジスタの他方の導通端子（ドレイン端子）は第１制御線（ＶＧＨ２線）に共通して接続され、すべてのトランジスタの制御端子（ゲート端子）は第２制御線（Ｖｆ線）に共通して接続される。制御部１５は、データ線駆動回路（ソースドライバ１３）の電源を切断する前で、かつ、走査線駆動回路（ゲートドライバ４２）の電源を切断した後に待機期間Ｔｗを設定し、待機期間Ｔｗにおいて、第１制御線に走査線（ゲート線Ｇ１～Ｇｍ）を選択するための電圧（ハイレベル電圧）を印加し、第２制御線にトランジスタを導通させる電圧（ハイレベル電圧）を印加する制御を行う。
　本実施形態に係る液晶表示装置４０によれば、待機期間Ｔｗでは、階調電圧の基準となる階調基準電圧ＶＨ２５５～ＶＬ２５５をすべて同じ電圧ＶＱにした状態で、すべての走査線が選択される。したがって、待機期間Ｔｗにおいて、液晶パネル１１の画素回路１に同じ電圧ＶＱを同時に書き込み、画素回路１に残留する電荷を放電して、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。なお、本実施形態に係る液晶表示装置４０についても、階調基準電圧生成回路１４と制御部１５は、第２および第３の実施形態で述べた方法で構成することができる。
　以上に示すように、本発明の液晶表示装置によれば、データ線駆動回路の電源を切断する前に、階調電圧の基準となる階調基準電圧をすべて同じ電圧にすることにより、液晶パネルの画素回路に同じ電圧を書き込み、画素回路に残留する電荷を放電して、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止することができる。この効果は、ＩＧＺＯなどの酸化物半導体を用いてＴＦＴを形成した液晶表示装置において顕著になる。
　本発明の液晶表示装置は、電源切断時の残留電荷に起因する残像、焼き付き、および、フリッカを効果的に防止できるという特徴を有するので、各種の電子機器の表示部などに利用することができる。
　１…画素回路
　２、４１…ＴＦＴ
　３…液晶容量
　４…補助容量
　５…画素電極
　１０、２０、３０、４０…液晶表示装置
　１１…液晶パネル
　１２、４２…ゲートドライバ（走査線駆動回路）
　１３…ソースドライバ（データ線駆動回路）
　１４…階調基準電圧生成回路
　１５…制御部
　１６…階調電圧生成回路
　２１、３１…制御基板
　２２…マイクロコンピュータ
　２３…電源回路
　２４…タイミング制御ＩＣ
　２５…ＤＡＣ　ＩＣ
　３２…オペアンプ
　３３…切替回路

Claims (8)

  1. 　アクティブマトリクス型の液晶表示装置であって、
    　複数の走査線と複数のデータ線と複数の画素回路とを含む液晶パネルと、
    　前記走査線を駆動する走査線駆動回路と、
    　複数の階調基準電圧を生成する階調基準電圧生成回路と、
    　前記複数の階調基準電圧に基づき複数の階調電圧を生成し、生成した階調電圧を用いて前記データ線を駆動するデータ線駆動回路と、
    　電源切断指示を受けたときに、前記データ線駆動回路の電源を切断する前に待機期間を設定し、前記待機期間において前記複数の階調基準電圧がすべて同じ第１電圧になるように前記階調基準電圧生成回路を制御する制御部とを備えた、液晶表示装置。
  2. 　前記制御部は、前記データ線駆動回路の電源を切断する前で、かつ、前記走査線駆動回路の電源を切断する前に前記待機期間を設定することを特徴とする、請求項１に記載の液晶表示装置。
  3. 　前記第１電圧は、前記液晶パネルの対向電極に印加される電圧に、前記画素回路に対する書き込み時に発生する引き込み電圧を加算した電圧であることを特徴とする、請求項１に記載の液晶表示装置。
  4. 　前記第１電圧は、正極性の最低階調基準電圧と負極性の最低階調基準電圧の平均電圧であることを特徴とする、請求項１に記載の液晶表示装置。
  5. 　前記待機期間の長さは１秒以上であることを特徴とする、請求項１に記載の液晶表示装置。
  6. 　前記階調基準電圧生成回路は、それぞれが与えられたデジタル値を１個の階調基準電圧に変換する複数のＤ／Ａ変換器を含み、
    　前記制御部は、前記待機期間において、前記第１電圧に対応したデジタル値を前記階調基準電圧生成回路に含まれるすべてのＤ／Ａ変換器に与えることを特徴とする、請求項１に記載の液晶表示装置。
  7. 　前記階調基準電圧生成回路は、それぞれが１個の階調基準電圧を出力する複数のオペアンプと、それぞれが前記オペアンプから出力された階調基準電圧および前記第１電圧のいずれかを出力する複数の切替回路とを含み、
    　前記制御部は、前記待機期間において、前記第１電圧を出力するようにすべての前記切替回路を制御することを特徴とする、請求項１に記載の液晶表示装置。
  8. 　前記走査線に対応した複数のトランジスタをさらに備え、
    　前記トランジスタの一方の導通端子は対応する走査線に接続され、すべての前記トランジスタの他方の導通端子は第１制御線に共通して接続され、すべての前記トランジスタの制御端子は第２制御線に共通して接続され、
    　前記制御部は、前記データ線駆動回路の電源を切断する前で、かつ、前記走査線駆動回路の電源を切断した後に前記待機期間を設定し、前記待機期間において、前記第１制御線に前記走査線を選択するための電圧を印加し、前記第２制御線に前記トランジスタを導通させる電圧を印加する制御を行うことを特徴とする、請求項１に記載の液晶表示装置。
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