JP2002207455A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
(57)【要約】
【課題】 従来の液晶表示装置では、入力電源をオフす
る時、ＴＦＴはオフし、液晶容量及び蓄積容量に蓄積さ
れた電荷が放電しにくくなり、完全に放電するまでかな
りの時間を要してしまい、表示上残像として現れるとい
う課題があった。 【解決手段】 入力電源ＶＤＤＤがオフ状態のときに高
電位になる電源ＶＨ２により制御されるＮＭＯＳトラン
ジスタ７を設け、このＮＭＯＳトランジスタ７がオン状
態のとき、入力電源ＶＤＤＤより所定時間遅れて低電位
になる電源ＶＨ１をＴＦＴ３に供給するようＮＭＯＳト
ランジスタ７を配置し、電源ＶＨ１の供給によりＴＦＴ
３をオンさせて、液晶容量４及び蓄積容量５の電荷を放
電させるようにして残像を低減する。
る時、ＴＦＴはオフし、液晶容量及び蓄積容量に蓄積さ
れた電荷が放電しにくくなり、完全に放電するまでかな
りの時間を要してしまい、表示上残像として現れるとい
う課題があった。 【解決手段】 入力電源ＶＤＤＤがオフ状態のときに高
電位になる電源ＶＨ２により制御されるＮＭＯＳトラン
ジスタ７を設け、このＮＭＯＳトランジスタ７がオン状
態のとき、入力電源ＶＤＤＤより所定時間遅れて低電位
になる電源ＶＨ１をＴＦＴ３に供給するようＮＭＯＳト
ランジスタ７を配置し、電源ＶＨ１の供給によりＴＦＴ
３をオンさせて、液晶容量４及び蓄積容量５の電荷を放
電させるようにして残像を低減する。
Description
【０００１】
【発明の属する技術分野】この発明は、電源をオフした
時の液晶表示画面の残像を速やかに消去する液晶表示装
置に関する。
時の液晶表示画面の残像を速やかに消去する液晶表示装
置に関する。
【０００２】
【従来の技術】図９は、従来の液晶表示装置を示すブロ
ック図である。図９において、１０１はＤＣ／ＤＣコン
バータ回路で、入力電源ＶＤＤＤより、ゲート電圧ＶＤ
ＤＧ、ＶＥＥＧ、ソース電圧ＶＤＤＡ、階調電圧、対向
電圧ＶＣＯＭを生成する。１０２はタイミングコントロ
ーラで、表示データ及びゲートドライバＩＣ、ソースド
ライバＩＣを制御するコントロール信号を出力する。１
０３はゲートドライバＩＣで、ゲートＨｉｇｈ電圧ＶＤ
ＤＧ、ゲートＬｏｗ電圧ＶＥＥＧのレベルを液晶パネル
のＴＦＴのゲートへ出力する。１０４はソースドライバ
ＩＣで、ソース電圧ＶＤＤＡ、階調電圧、及びタイミン
グコントローラ１０２より出力される表示データに基づ
いて、所望の電圧を液晶パネルのＴＦＴのソース端子に
出力する。１０５は液晶パネルであり、ゲートドライバ
ＩＣ１０３及びソースドライバＩＣ１０４の出力電圧
が、液晶パネル１０５内のＴＦＴへ印加される。
ック図である。図９において、１０１はＤＣ／ＤＣコン
バータ回路で、入力電源ＶＤＤＤより、ゲート電圧ＶＤ
ＤＧ、ＶＥＥＧ、ソース電圧ＶＤＤＡ、階調電圧、対向
電圧ＶＣＯＭを生成する。１０２はタイミングコントロ
ーラで、表示データ及びゲートドライバＩＣ、ソースド
ライバＩＣを制御するコントロール信号を出力する。１
０３はゲートドライバＩＣで、ゲートＨｉｇｈ電圧ＶＤ
ＤＧ、ゲートＬｏｗ電圧ＶＥＥＧのレベルを液晶パネル
のＴＦＴのゲートへ出力する。１０４はソースドライバ
ＩＣで、ソース電圧ＶＤＤＡ、階調電圧、及びタイミン
グコントローラ１０２より出力される表示データに基づ
いて、所望の電圧を液晶パネルのＴＦＴのソース端子に
出力する。１０５は液晶パネルであり、ゲートドライバ
ＩＣ１０３及びソースドライバＩＣ１０４の出力電圧
が、液晶パネル１０５内のＴＦＴへ印加される。
【０００３】図１０は、従来の液晶パネルを示す構成図
である。図１０において、１０６はゲートドライバＩＣ
１０３の出力に接続されるゲートライン、１０７はソー
スドライバＩＣ１０４の出力に接続されるソースライン
を示す。またゲートライン１０３及びソースライン１０
４が直交する画素にＴＦＴ（薄膜トランジスタ）が配設
される。ＣLCはＴＦＴのドレイン端子と対向電極間の液
晶容量、Ｃｓは液晶容量ＣLCと並列に接続された蓄積容
量Ｃｓである。
である。図１０において、１０６はゲートドライバＩＣ
１０３の出力に接続されるゲートライン、１０７はソー
スドライバＩＣ１０４の出力に接続されるソースライン
を示す。またゲートライン１０３及びソースライン１０
４が直交する画素にＴＦＴ（薄膜トランジスタ）が配設
される。ＣLCはＴＦＴのドレイン端子と対向電極間の液
晶容量、Ｃｓは液晶容量ＣLCと並列に接続された蓄積容
量Ｃｓである。
【０００４】
【発明が解決しようとする課題】この液晶パネル１０５
において、入力電源ＶＤＤＤをオフする時、ＴＦＴはオ
フし、液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷
が放電しにくくなり、完全に放電するまでかなりの時間
を要してしまい、表示上残像として現れるという課題が
あった。
において、入力電源ＶＤＤＤをオフする時、ＴＦＴはオ
フし、液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷
が放電しにくくなり、完全に放電するまでかなりの時間
を要してしまい、表示上残像として現れるという課題が
あった。
【０００５】この発明は、上記のような課題を解決する
ためになされたものであり、液晶パネルの電源がオフす
る際に液晶容量ＣLC及び蓄積容量Ｃｓに残った電荷を短
時間で放電する液晶表示装置を得ることを目的とする。
ためになされたものであり、液晶パネルの電源がオフす
る際に液晶容量ＣLC及び蓄積容量Ｃｓに残った電荷を短
時間で放電する液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わる液晶表
示装置においては、ゲートラインとソースラインの交点
にスイッチング素子が形成された液晶パネルを有する液
晶表示装置において、第一の電源によって動作し、ゲー
トラインに走査信号を出力するゲートドライバＩＣと、
第一の電源が低電位のときにオン状態になるよう制御さ
れる第一のトランジスタを備え、第一のトランジスタ
は、オン状態に制御されたとき、第一の電源が高電位か
ら低電位に変わってから所定時間遅れて高電位から低電
位になる第二の電源をゲートラインに接続するように配
置されているものである。
示装置においては、ゲートラインとソースラインの交点
にスイッチング素子が形成された液晶パネルを有する液
晶表示装置において、第一の電源によって動作し、ゲー
トラインに走査信号を出力するゲートドライバＩＣと、
第一の電源が低電位のときにオン状態になるよう制御さ
れる第一のトランジスタを備え、第一のトランジスタ
は、オン状態に制御されたとき、第一の電源が高電位か
ら低電位に変わってから所定時間遅れて高電位から低電
位になる第二の電源をゲートラインに接続するように配
置されているものである。
【０００７】また、第一のトランジスタは、液晶パネル
の周辺部に配置されているものである。また、第一の電
源が低電位のとき、高電位になる第三の電源を有すると
共に、第一のトランジスタは、第三の電源によって制御
されるＮチャンネルＭＯＳトランジスタであるものであ
る。
の周辺部に配置されているものである。また、第一の電
源が低電位のとき、高電位になる第三の電源を有すると
共に、第一のトランジスタは、第三の電源によって制御
されるＮチャンネルＭＯＳトランジスタであるものであ
る。
【０００８】さらに、第一のトランジスタは、第一の電
源によって制御されるＰチャンネルＭＯＳトランジスタ
であるものである。また、第一のトランジスタは、液晶
パネルの外部に配置されているものである。
源によって制御されるＰチャンネルＭＯＳトランジスタ
であるものである。また、第一のトランジスタは、液晶
パネルの外部に配置されているものである。
【０００９】また、第二の電源は、第一のトランジスタ
を介してゲートドライバＩＣに入力され、ゲートドライ
バＩＣには、第二の電源を出力する配線が設けられると
共に、配線はゲートドライバＩＣ及びゲートライン間を
接続するよう配置されているものである。さらにまた、
ゲートドライバＩＣは、第一の電源の出力する電位に応
じて、ゲートライン及び配線を切換えて出力を行うよう
構成されているものである。
を介してゲートドライバＩＣに入力され、ゲートドライ
バＩＣには、第二の電源を出力する配線が設けられると
共に、配線はゲートドライバＩＣ及びゲートライン間を
接続するよう配置されているものである。さらにまた、
ゲートドライバＩＣは、第一の電源の出力する電位に応
じて、ゲートライン及び配線を切換えて出力を行うよう
構成されているものである。
【００１０】また、第一の電源の出力する電位によって
制御され、第一の電源が高電位のとき、第一のトランジ
スタをオフ状態に制御するよう配置された第二のトラン
ジスタを備えたものである。また、第二のトランジスタ
は、全ゲートラインに共通に設けられているものであ
る。加えて、第二のトランジスタは、第一の電源の出力
する電位によって制御されるＮチャンネルＭＯＳトラン
ジスタであるものである。
制御され、第一の電源が高電位のとき、第一のトランジ
スタをオフ状態に制御するよう配置された第二のトラン
ジスタを備えたものである。また、第二のトランジスタ
は、全ゲートラインに共通に設けられているものであ
る。加えて、第二のトランジスタは、第一の電源の出力
する電位によって制御されるＮチャンネルＭＯＳトラン
ジスタであるものである。
【００１１】また、ゲートドライバＩＣは、ゲートライ
ンに走査信号を出力する双方向性の出力バッファを有し
ているものである。また、ゲートドライバＩＣ及び第一
のトランジスタ間のゲートライン上に配置され、第一の
電源の出力する電位によって制御される第三のトランジ
スタを備えたものである。
ンに走査信号を出力する双方向性の出力バッファを有し
ているものである。また、ゲートドライバＩＣ及び第一
のトランジスタ間のゲートライン上に配置され、第一の
電源の出力する電位によって制御される第三のトランジ
スタを備えたものである。
【００１２】さらに、第三のトランジスタは、Ｎチャン
ネルＭＯＳトランジスタであるものである。また、第一
のトランジスタ、第二のトランジスタ及び第三のトラン
ジスタの少なくとも一つは、スイッチング素子と同一の
プロセスにより形成されているものである。
ネルＭＯＳトランジスタであるものである。また、第一
のトランジスタ、第二のトランジスタ及び第三のトラン
ジスタの少なくとも一つは、スイッチング素子と同一の
プロセスにより形成されているものである。
【００１３】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１による液晶表示装置を示す構成図であ
る。図１において、１はＴＦＴ（薄膜トランジスタ）を
オン／オフさせるためのパルスを出力するゲートドライ
バＩＣに接続されるゲートライン、２は表示データ及び
階調電圧に基づいて電圧を出力するソースドライバＩＣ
に接続されるソースライン、３は各々のゲートライン１
とソースライン２に接続されたＴＦＴ（薄膜トランジス
タ）、４はＴＦＴ３のドレインと対向電極間に配置され
た液晶容量（ＣLC）、５は液晶容量ＣLCと並列に接続さ
れた蓄積容量（Ｃｓ）、６は対向電極、７はＮＭＯＳの
トランジスタＴｒ１（第一のトランジスタ）で、ＴＦＴ
３と同一プロセスにて形成される。８はトランジスタ７
をスイッチングさせる電源ＶＨ２（第三の電源）、９は
ＴＦＴ３をスイッチングさせる電源ＶＨ１（第二の電
源）である。１０はゲートライン１に接続されたゲート
ドライバＩＣ、１１はソースライン２に接続されたソー
スドライバＩＣである。図２は、この発明の実施の形態
１による液晶表示装置の電源シーケンスを示す図であ
る。図２において、ＶＤＤＤは、ゲートドライバＩＣの
ロジック部を動作させる入力電源（第一の電源）であ
る。
の実施の形態１による液晶表示装置を示す構成図であ
る。図１において、１はＴＦＴ（薄膜トランジスタ）を
オン／オフさせるためのパルスを出力するゲートドライ
バＩＣに接続されるゲートライン、２は表示データ及び
階調電圧に基づいて電圧を出力するソースドライバＩＣ
に接続されるソースライン、３は各々のゲートライン１
とソースライン２に接続されたＴＦＴ（薄膜トランジス
タ）、４はＴＦＴ３のドレインと対向電極間に配置され
た液晶容量（ＣLC）、５は液晶容量ＣLCと並列に接続さ
れた蓄積容量（Ｃｓ）、６は対向電極、７はＮＭＯＳの
トランジスタＴｒ１（第一のトランジスタ）で、ＴＦＴ
３と同一プロセスにて形成される。８はトランジスタ７
をスイッチングさせる電源ＶＨ２（第三の電源）、９は
ＴＦＴ３をスイッチングさせる電源ＶＨ１（第二の電
源）である。１０はゲートライン１に接続されたゲート
ドライバＩＣ、１１はソースライン２に接続されたソー
スドライバＩＣである。図２は、この発明の実施の形態
１による液晶表示装置の電源シーケンスを示す図であ
る。図２において、ＶＤＤＤは、ゲートドライバＩＣの
ロジック部を動作させる入力電源（第一の電源）であ
る。
【００１４】次に、図２を用いて動作について説明す
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に低電位から
高電位に立ち上がり、電源ＶＨ２はＧＮＤレベル（低電
位）である時、トランジスタ７はオフ状態である。その
時、ゲートドライバＩＣ１０の出力パルスがゲートライ
ン１に出力され、ＴＦＴ３のゲート端子に印加される。
また、ＴＦＴ３が１水平周期間オンし、ソースドライバ
ＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへ
と導通し、対向電極６とドレイン間の電圧差で、液晶容
量ＣLCと蓄積容量Ｃｓに電荷が蓄積される。その後ＴＦ
Ｔ３がオフし、液晶容量ＣLCと蓄積容量Ｃｓに蓄積され
た電荷が保持される。この動作を、各ゲートライン１に
接続されているＴＦＴ３が、１フレーム周期毎に繰り返
す。
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に低電位から
高電位に立ち上がり、電源ＶＨ２はＧＮＤレベル（低電
位）である時、トランジスタ７はオフ状態である。その
時、ゲートドライバＩＣ１０の出力パルスがゲートライ
ン１に出力され、ＴＦＴ３のゲート端子に印加される。
また、ＴＦＴ３が１水平周期間オンし、ソースドライバ
ＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへ
と導通し、対向電極６とドレイン間の電圧差で、液晶容
量ＣLCと蓄積容量Ｃｓに電荷が蓄積される。その後ＴＦ
Ｔ３がオフし、液晶容量ＣLCと蓄積容量Ｃｓに蓄積され
た電荷が保持される。この動作を、各ゲートライン１に
接続されているＴＦＴ３が、１フレーム周期毎に繰り返
す。
【００１５】次に、入力電源ＶＤＤＤが高電位から低電
位に立ち下がる時、電源ＶＨ２はＧＮＤレベルからトラ
ンジスタ７をオンするレベル（高電位）まで立ち上が
り、電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅
延されて立ち下がる。この時、ゲートライン１は、電源
ＶＨ１の電圧が印加され、ゲートドライバＩＣ１０の全
出力バッファは、双方向性に構成されており、このと
き、入力端子として扱われる。双方向性バッファとは、
入出力機能を持ったバッファであり、入力電源がオンの
時出力として機能し、入力電源がオフの時入力として機
能する。その結果、表示エリアの全ＴＦＴ３がオンし、
液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷がソー
スライン２を経由して放電される。ここに示す入力電源
ＶＤＤＤの立ち下がりからの遅延時間は、電荷を充分放
電できる時間である。
位に立ち下がる時、電源ＶＨ２はＧＮＤレベルからトラ
ンジスタ７をオンするレベル（高電位）まで立ち上が
り、電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅
延されて立ち下がる。この時、ゲートライン１は、電源
ＶＨ１の電圧が印加され、ゲートドライバＩＣ１０の全
出力バッファは、双方向性に構成されており、このと
き、入力端子として扱われる。双方向性バッファとは、
入出力機能を持ったバッファであり、入力電源がオンの
時出力として機能し、入力電源がオフの時入力として機
能する。その結果、表示エリアの全ＴＦＴ３がオンし、
液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷がソー
スライン２を経由して放電される。ここに示す入力電源
ＶＤＤＤの立ち下がりからの遅延時間は、電荷を充分放
電できる時間である。
【００１６】実施の形態１によれば、入力電源がオフす
る時、液晶パネルの液晶容量及び蓄積容量に蓄積された
電荷を速やかに放電させ、表示における残像をなくすこ
とができる。
る時、液晶パネルの液晶容量及び蓄積容量に蓄積された
電荷を速やかに放電させ、表示における残像をなくすこ
とができる。
【００１７】実施の形態２．図３は、この発明の実施の
形態２による液晶表示装置を示す構成図である。図３に
おいて、１〜７、９〜１１は図１におけるものと同一の
ものである。１２は入力電源ＶＤＤＤが高電位のときオ
ン状態になり、接地電位をトランジスタ７のゲートに印
加するＮＭＯＳトランジスタＴｒ２（第二のトランジス
タ）、１３はゲートドライバＩＣ１０とトランジスタ７
間のゲートライン１上に配置されたＮＭＯＳトランジス
タＴｒ３（第三のトランジスタ）で、トランジスタ１
２、１３はＴＦＴ３と同一のプロセスで形成される。１
４はトランジスタ１２、１３をスイッチングさせる入力
電源ＶＤＤＤである。なお、ゲートドライバＩＣ１０の
出力バッファが双方向性であれば、トランジスタ１３は
必要ではない。図４は、この発明の実施の形態２による
液晶表示装置の電源シーケンスを示す図である。
形態２による液晶表示装置を示す構成図である。図３に
おいて、１〜７、９〜１１は図１におけるものと同一の
ものである。１２は入力電源ＶＤＤＤが高電位のときオ
ン状態になり、接地電位をトランジスタ７のゲートに印
加するＮＭＯＳトランジスタＴｒ２（第二のトランジス
タ）、１３はゲートドライバＩＣ１０とトランジスタ７
間のゲートライン１上に配置されたＮＭＯＳトランジス
タＴｒ３（第三のトランジスタ）で、トランジスタ１
２、１３はＴＦＴ３と同一のプロセスで形成される。１
４はトランジスタ１２、１３をスイッチングさせる入力
電源ＶＤＤＤである。なお、ゲートドライバＩＣ１０の
出力バッファが双方向性であれば、トランジスタ１３は
必要ではない。図４は、この発明の実施の形態２による
液晶表示装置の電源シーケンスを示す図である。
【００１８】次に、図４を用いて動作について説明す
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上が
り、トランジスタ１２、１３はオン状態で、トランジス
タ７はオフ状態になる。その時、ゲートドライバＩＣ１
０の出力パルスがゲートライン１に出力され、ＴＦＴ３
のゲート端子に印加される。また、ＴＦＴ３が１水平周
期間オンし、ソースドライバＩＣ１１から出力された電
圧が、ＴＦＴ３のドレインへと導通し、対向電極とドレ
イン間の電圧差で液晶容量ＣLCと蓄積容量Ｃｓに電荷が
蓄積される。その後ＴＦＴ３がオフし、液晶容量ＣLCと
蓄積容量Ｃｓに蓄積された電荷が保持される。この動作
を、各ゲートライン１に接続されているＴＦＴ３が１フ
レーム周期毎に繰り返す。
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上が
り、トランジスタ１２、１３はオン状態で、トランジス
タ７はオフ状態になる。その時、ゲートドライバＩＣ１
０の出力パルスがゲートライン１に出力され、ＴＦＴ３
のゲート端子に印加される。また、ＴＦＴ３が１水平周
期間オンし、ソースドライバＩＣ１１から出力された電
圧が、ＴＦＴ３のドレインへと導通し、対向電極とドレ
イン間の電圧差で液晶容量ＣLCと蓄積容量Ｃｓに電荷が
蓄積される。その後ＴＦＴ３がオフし、液晶容量ＣLCと
蓄積容量Ｃｓに蓄積された電荷が保持される。この動作
を、各ゲートライン１に接続されているＴＦＴ３が１フ
レーム周期毎に繰り返す。
【００１９】次に、入力電源ＶＤＤＤが立ち下がる時、
電源ＶＨ１は、入力電源ＶＤＤＤの立ち下がりから遅延
されて立ち下がる。この時、トランジスタ１２、１３は
オフ状態、トランジスタ７はオン状態になり、ＴＦＴ３
のゲート端子に電源ＶＨ１の電圧が印加される。その結
果、表示エリアの全ＴＦＴ３がオンし、液晶容量ＣLC及
び蓄積容量Ｃｓに蓄積された電荷が、ソースライン２を
経由して放電される。ここに示す入力電源ＶＤＤＤの立
ち下がりからの遅延時間は、電荷を充分放電できる時間
である。
電源ＶＨ１は、入力電源ＶＤＤＤの立ち下がりから遅延
されて立ち下がる。この時、トランジスタ１２、１３は
オフ状態、トランジスタ７はオン状態になり、ＴＦＴ３
のゲート端子に電源ＶＨ１の電圧が印加される。その結
果、表示エリアの全ＴＦＴ３がオンし、液晶容量ＣLC及
び蓄積容量Ｃｓに蓄積された電荷が、ソースライン２を
経由して放電される。ここに示す入力電源ＶＤＤＤの立
ち下がりからの遅延時間は、電荷を充分放電できる時間
である。
【００２０】実施の形態２によっても、入力電源がオフ
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
【００２１】実施の形態３．図５は、この発明の実施の
形態３による液晶表示装置を示す構成図である。図５に
おいて、１〜７、９〜１１、１３は、図３におけるもの
と同一のものである。１４はトランジスタ１３（第三の
トランジスタ）をスイッチングさせる入力電源ＶＤＤＤ
である。１５は各ゲートライン１に接続されたトランジ
スタ７を制御するスイッチングトランジスタＴｒ５（第
二のトランジスタ）であり、入力電源ＶＤＤＤによって
スイッチングされると共に、ＴＦＴ３と同一のプロセス
で形成される。図６は、この発明の実施の形態３による
液晶表示装置の電源シーケンスを示す図である。
形態３による液晶表示装置を示す構成図である。図５に
おいて、１〜７、９〜１１、１３は、図３におけるもの
と同一のものである。１４はトランジスタ１３（第三の
トランジスタ）をスイッチングさせる入力電源ＶＤＤＤ
である。１５は各ゲートライン１に接続されたトランジ
スタ７を制御するスイッチングトランジスタＴｒ５（第
二のトランジスタ）であり、入力電源ＶＤＤＤによって
スイッチングされると共に、ＴＦＴ３と同一のプロセス
で形成される。図６は、この発明の実施の形態３による
液晶表示装置の電源シーケンスを示す図である。
【００２２】次に、図６を用いて動作について説明す
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上が
り、トランジスタ１５、１３はオン状態で、トランジス
タ７はオフ状態になる。その時、ゲートドライバＩＣ１
０の出力パルスが、ゲートライン１に出力され、ＴＦＴ
３のゲート端子に印加される。また、ＴＦＴ３が１水平
周期期間オンし、ソースドライバＩＣ１１から出力され
た電圧が、ＴＦＴ３のドレインへと導通し、対向電極と
ドレイン間の電圧差で液晶容量ＣLCに電荷が蓄積され
る。さらにドレイン電圧とゲート端子間の電圧差で蓄積
容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオフ
し、液晶容量ＣLCと蓄積容量Ｃｓに蓄積された電荷が保
持される。この動作を、各ゲートライン１に接続されて
いるＴＦＴ３が１フレーム周期毎に繰り返す。
る。入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上が
り、トランジスタ１５、１３はオン状態で、トランジス
タ７はオフ状態になる。その時、ゲートドライバＩＣ１
０の出力パルスが、ゲートライン１に出力され、ＴＦＴ
３のゲート端子に印加される。また、ＴＦＴ３が１水平
周期期間オンし、ソースドライバＩＣ１１から出力され
た電圧が、ＴＦＴ３のドレインへと導通し、対向電極と
ドレイン間の電圧差で液晶容量ＣLCに電荷が蓄積され
る。さらにドレイン電圧とゲート端子間の電圧差で蓄積
容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオフ
し、液晶容量ＣLCと蓄積容量Ｃｓに蓄積された電荷が保
持される。この動作を、各ゲートライン１に接続されて
いるＴＦＴ３が１フレーム周期毎に繰り返す。
【００２３】次に、入力電源ＶＤＤＤが立ち下がる時、
電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅延さ
れて立ち下がる。この時、トランジスタ１３、１５はオ
フ状態、トランジスタ７はオン状態になり、ＴＦＴ３の
ゲート端子に電源ＶＨ１の電圧が印加される。その結
果、表示エリアの全ＴＦＴ３がオンし、液晶容量ＣLC及
び蓄積容量Ｃｓに蓄積された電荷がソースライン２を経
由して放電される。ここに示すＶＤＤＤ電源の立ち下が
りからの遅延時間は、電荷を充分放電できる時間であ
る。
電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅延さ
れて立ち下がる。この時、トランジスタ１３、１５はオ
フ状態、トランジスタ７はオン状態になり、ＴＦＴ３の
ゲート端子に電源ＶＨ１の電圧が印加される。その結
果、表示エリアの全ＴＦＴ３がオンし、液晶容量ＣLC及
び蓄積容量Ｃｓに蓄積された電荷がソースライン２を経
由して放電される。ここに示すＶＤＤＤ電源の立ち下が
りからの遅延時間は、電荷を充分放電できる時間であ
る。
【００２４】実施の形態３によっても、入力電源がオフ
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
【００２５】実施の形態４．図７は、この発明の実施の
形態４による液晶表示装置を示す構成図であり、この構
成は、実施の形態１の回路構成を表示パネル外に形成し
たものである。図７において、１〜６、９〜１１は図１
におけるものと同一のものである。１６はＰＭＯＳのト
ランジスタＴｒ６、１７はトランジスタ１６をスイッチ
ングさせる電源ＶＨ３で、入力電源ＶＤＤＤと同じであ
る。１８はゲートドライバＩＣ１０とゲートライン１間
に設けられた配線である。トランジスタ１６のソース端
子は、ゲートドライバＩＣ１０内部に入力され、ゲート
ドライバＩＣ１０内で、入力電源ＶＤＤＤのオンオフに
応じて、ゲートライン１または配線１８を切換えて、ゲ
ートドライバＩＣ１０の出力を行うように構成されてい
る。なお、トランジスタ１６をＰＭＯＳで形成するの
は、例えば、入力電源ＶＤＤＤを電源ＶＨ３として用い
ることで、回路構成が簡単になる。図８は、この発明の
実施の形態４による液晶表示装置の電源シーケンスを示
す図である。
形態４による液晶表示装置を示す構成図であり、この構
成は、実施の形態１の回路構成を表示パネル外に形成し
たものである。図７において、１〜６、９〜１１は図１
におけるものと同一のものである。１６はＰＭＯＳのト
ランジスタＴｒ６、１７はトランジスタ１６をスイッチ
ングさせる電源ＶＨ３で、入力電源ＶＤＤＤと同じであ
る。１８はゲートドライバＩＣ１０とゲートライン１間
に設けられた配線である。トランジスタ１６のソース端
子は、ゲートドライバＩＣ１０内部に入力され、ゲート
ドライバＩＣ１０内で、入力電源ＶＤＤＤのオンオフに
応じて、ゲートライン１または配線１８を切換えて、ゲ
ートドライバＩＣ１０の出力を行うように構成されてい
る。なお、トランジスタ１６をＰＭＯＳで形成するの
は、例えば、入力電源ＶＤＤＤを電源ＶＨ３として用い
ることで、回路構成が簡単になる。図８は、この発明の
実施の形態４による液晶表示装置の電源シーケンスを示
す図である。
【００２６】次に、図８を用いて動作について説明す
る。入力電源ＶＤＤＤと電源ＶＨ１、ＶＨ３が同時に立
ち上がり、電源ＶＨ３は“Ｈ”レベルである時、トラン
ジスタ１６はオフ状態になる。その時、ゲートドライバ
ＩＣ１０の出力パルスが、ゲートライン１に出力され、
ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が
１水平周期間オンし、ソースドライバＩＣ１１から出力
された電圧が、ＴＦＴ３のドレインへと導通し、対向電
極とドレイン間の電圧差で液晶容量ＣLCに電荷が蓄積さ
れる。さらにドレイン電圧とゲート端子間の電圧差で蓄
積容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオ
フし、液晶容量ＣLCと蓄積容量Ｃｓに蓄積された電荷が
保持される。この動作を各ゲートライン１に接続されて
いるＴＦＴ３が１フレーム周期毎に繰り返す。
る。入力電源ＶＤＤＤと電源ＶＨ１、ＶＨ３が同時に立
ち上がり、電源ＶＨ３は“Ｈ”レベルである時、トラン
ジスタ１６はオフ状態になる。その時、ゲートドライバ
ＩＣ１０の出力パルスが、ゲートライン１に出力され、
ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が
１水平周期間オンし、ソースドライバＩＣ１１から出力
された電圧が、ＴＦＴ３のドレインへと導通し、対向電
極とドレイン間の電圧差で液晶容量ＣLCに電荷が蓄積さ
れる。さらにドレイン電圧とゲート端子間の電圧差で蓄
積容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオ
フし、液晶容量ＣLCと蓄積容量Ｃｓに蓄積された電荷が
保持される。この動作を各ゲートライン１に接続されて
いるＴＦＴ３が１フレーム周期毎に繰り返す。
【００２７】次に、入力電源ＶＤＤＤが立ち下がる時、
電源ＶＨ３は“Ｈ”レベルからトランジスタ１６をオン
するレベルまで立ち下がり、電源ＶＨ１は入力電源ＶＤ
ＤＤの立ち下がりから遅延されて立ち下がる。この時、
ゲートライン１は、配線１８を通じて電源ＶＨ１の電圧
が印加される。また、ゲートドライバＩＣ１０の全出力
バッファは、双方向性のものであり、ハイインピーダン
ス状態である。その結果、表示エリアの全ＴＦＴ３がオ
ンし、液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷
がソースライン２を経由して放電される。ここに示す入
力電源ＶＤＤＤの立ち下がりからの遅延時間は、電荷を
充分放電できる時間である。
電源ＶＨ３は“Ｈ”レベルからトランジスタ１６をオン
するレベルまで立ち下がり、電源ＶＨ１は入力電源ＶＤ
ＤＤの立ち下がりから遅延されて立ち下がる。この時、
ゲートライン１は、配線１８を通じて電源ＶＨ１の電圧
が印加される。また、ゲートドライバＩＣ１０の全出力
バッファは、双方向性のものであり、ハイインピーダン
ス状態である。その結果、表示エリアの全ＴＦＴ３がオ
ンし、液晶容量ＣLC及び蓄積容量Ｃｓに蓄積された電荷
がソースライン２を経由して放電される。ここに示す入
力電源ＶＤＤＤの立ち下がりからの遅延時間は、電荷を
充分放電できる時間である。
【００２８】実施の形態４によっても、入力電源がオフ
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
する時、液晶パネルの液晶容量及び蓄積容量に蓄積され
た電荷を速やかに放電させ、表示における残像をなくす
ことができる。
【００２９】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。第一の
電源によって動作し、ゲートラインに走査信号を出力す
るゲートドライバＩＣと、第一の電源が低電位のときに
オン状態になるよう制御される第一のトランジスタを備
え、第一のトランジスタは、オン状態に制御されたと
き、第一の電源が高電位から低電位に変わってから所定
時間遅れて高電位から低電位になる第二の電源をゲート
ラインに接続するように配置されているので、第二の電
源によりスイッチング素子をオンさせて、液晶容量及び
蓄積容量の電荷を放電することができる。
れているので、以下に示すような効果を奏する。第一の
電源によって動作し、ゲートラインに走査信号を出力す
るゲートドライバＩＣと、第一の電源が低電位のときに
オン状態になるよう制御される第一のトランジスタを備
え、第一のトランジスタは、オン状態に制御されたと
き、第一の電源が高電位から低電位に変わってから所定
時間遅れて高電位から低電位になる第二の電源をゲート
ラインに接続するように配置されているので、第二の電
源によりスイッチング素子をオンさせて、液晶容量及び
蓄積容量の電荷を放電することができる。
【００３０】また、第一のトランジスタは、液晶パネル
の周辺部に配置されているので、液晶表示に関係ない位
置に形成することができる。また、第一の電源が低電位
のとき、高電位になる第三の電源を有すると共に、第一
のトランジスタは、第三の電源によって制御されるＮチ
ャンネルＭＯＳトランジスタであるので、第一のトラン
ジスタを液晶パネルのスイッチング素子と同じプロセス
により形成することができる。
の周辺部に配置されているので、液晶表示に関係ない位
置に形成することができる。また、第一の電源が低電位
のとき、高電位になる第三の電源を有すると共に、第一
のトランジスタは、第三の電源によって制御されるＮチ
ャンネルＭＯＳトランジスタであるので、第一のトラン
ジスタを液晶パネルのスイッチング素子と同じプロセス
により形成することができる。
【００３１】さらに、第一のトランジスタは、第一の電
源によって制御されるＰチャンネルＭＯＳトランジスタ
であるので、第一の電源で第一のトランジスタをオンさ
せることができ、回路構成が簡単になる。また、第一の
トランジスタは、液晶パネルの外部に配置されているの
で、液晶パネルと別に形成することができる。
源によって制御されるＰチャンネルＭＯＳトランジスタ
であるので、第一の電源で第一のトランジスタをオンさ
せることができ、回路構成が簡単になる。また、第一の
トランジスタは、液晶パネルの外部に配置されているの
で、液晶パネルと別に形成することができる。
【００３２】また、第二の電源は、第一のトランジスタ
を介してゲートドライバＩＣに入力され、ゲートドライ
バＩＣには、第二の電源を出力する配線が設けられると
共に、配線はゲートドライバＩＣ及びゲートライン間を
接続するよう配置されているので、ゲートドライバＩＣ
を介して第二の電源をゲートラインに接続することがで
きる。さらにまた、ゲートドライバＩＣは、第一の電源
の出力する電位に応じて、ゲートライン及び配線を切換
えて出力を行うよう構成されているので、ゲートドライ
バＩＣは、第一の電源の出力する電位に応じて切換え出
力することができる。
を介してゲートドライバＩＣに入力され、ゲートドライ
バＩＣには、第二の電源を出力する配線が設けられると
共に、配線はゲートドライバＩＣ及びゲートライン間を
接続するよう配置されているので、ゲートドライバＩＣ
を介して第二の電源をゲートラインに接続することがで
きる。さらにまた、ゲートドライバＩＣは、第一の電源
の出力する電位に応じて、ゲートライン及び配線を切換
えて出力を行うよう構成されているので、ゲートドライ
バＩＣは、第一の電源の出力する電位に応じて切換え出
力することができる。
【００３３】また、第一の電源の出力する電位によって
制御され、第一の電源が高電位のとき、第一のトランジ
スタをオフ状態に制御するよう配置された第二のトラン
ジスタを備えたので、第一の電源が高電位のとき、第二
のトランジスタにより、第一のトランジスタをオフ状態
にすることができる。
制御され、第一の電源が高電位のとき、第一のトランジ
スタをオフ状態に制御するよう配置された第二のトラン
ジスタを備えたので、第一の電源が高電位のとき、第二
のトランジスタにより、第一のトランジスタをオフ状態
にすることができる。
【００３４】また、第二のトランジスタは、全ゲートラ
インに共通に設けられているので、第二のトランジスタ
は、一つ設けるだけでよい。加えて、第二のトランジス
タは、第一の電源の出力する電位によって制御されるＮ
チャンネルＭＯＳトランジスタであるので、液晶パネル
のスイッチング素子と同じプロセスにより形成すること
ができる。
インに共通に設けられているので、第二のトランジスタ
は、一つ設けるだけでよい。加えて、第二のトランジス
タは、第一の電源の出力する電位によって制御されるＮ
チャンネルＭＯＳトランジスタであるので、液晶パネル
のスイッチング素子と同じプロセスにより形成すること
ができる。
【００３５】また、ゲートドライバＩＣは、ゲートライ
ンに走査信号を出力する双方向性の出力バッファを有し
ているので、ゲートラインに第二の電源を接続すること
ができる。
ンに走査信号を出力する双方向性の出力バッファを有し
ているので、ゲートラインに第二の電源を接続すること
ができる。
【００３６】また、ゲートドライバＩＣ及び第一のトラ
ンジスタ間のゲートライン上に配置され、第一の電源の
出力する電位によって制御される第三のトランジスタを
備えたので、出力バッファが双方向性でなくても、第二
の電源をゲートラインに接続することができる。さら
に、第三のトランジスタは、ＮチャンネルＭＯＳトラン
ジスタであるので、液晶パネルのスイッチング素子と同
じプロセスにより形成することができる。
ンジスタ間のゲートライン上に配置され、第一の電源の
出力する電位によって制御される第三のトランジスタを
備えたので、出力バッファが双方向性でなくても、第二
の電源をゲートラインに接続することができる。さら
に、第三のトランジスタは、ＮチャンネルＭＯＳトラン
ジスタであるので、液晶パネルのスイッチング素子と同
じプロセスにより形成することができる。
【００３７】また、第一のトランジスタ、第二のトラン
ジスタ及び第三のトランジスタの少なくとも一つは、ス
イッチング素子と同一のプロセスにより形成されている
ので、特にプロセスを増加させる必要がない。
ジスタ及び第三のトランジスタの少なくとも一つは、ス
イッチング素子と同一のプロセスにより形成されている
ので、特にプロセスを増加させる必要がない。
【図１】 この発明の実施の形態１による液晶表示装置
を示す構成図である。
を示す構成図である。
【図２】 この発明の実施の形態１による液晶表示装置
の電源シーケンスを示す図である。
の電源シーケンスを示す図である。
【図３】 この発明の実施の形態２による液晶表示装置
を示す構成図である。
を示す構成図である。
【図４】 この発明の実施の形態２による液晶表示装置
の電源シーケンスを示す図である。
の電源シーケンスを示す図である。
【図５】 この発明の実施の形態３による液晶表示装置
を示す構成図である。
を示す構成図である。
【図６】 この発明の実施の形態３による液晶表示装置
の電源シーケンスを示す図である。
の電源シーケンスを示す図である。
【図７】 この発明の実施の形態４による液晶表示装置
を示す構成図である。
を示す構成図である。
【図８】 この発明の実施の形態４による液晶表示装置
の電源シーケンスを示す図である。
の電源シーケンスを示す図である。
【図９】 従来の液晶表示装置を示すブロック図であ
る。
る。
【図１０】 従来の液晶表示パネルを示す構成図であ
る。
る。
１ ゲートライン、２ ソースライン、３ ＴＦＴ、４
液晶容量（ＣLC）、５ 蓄積容量（Ｃｓ）、６ 対向
電極、７ トランジスタ、８ 電源ＶＨ２、９ 電源Ｖ
Ｈ１、１０ ゲートドライバＩＣ、１１ ソースドライ
バＩＣ、１２，１３ ＮＭＯＳトランジスタ、１４ 入
力電源ＶＤＤＤ、１５ スイッチングトランジスタ、１
６ ＰＭＯＳトランジスタ、１７ 電源ＶＨ３、１８
配線。
液晶容量（ＣLC）、５ 蓄積容量（Ｃｓ）、６ 対向
電極、７ トランジスタ、８ 電源ＶＨ２、９ 電源Ｖ
Ｈ１、１０ ゲートドライバＩＣ、１１ ソースドライ
バＩＣ、１２，１３ ＮＭＯＳトランジスタ、１４ 入
力電源ＶＤＤＤ、１５ スイッチングトランジスタ、１
６ ＰＭＯＳトランジスタ、１７ 電源ＶＨ３、１８
配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 GA60 JA24 NA30 PA06 2H093 NA16 NC09 ND60 NE10 5C006 AA11 AC11 AC22 AF42 BB16 BF34 FA12 FA34 5C080 AA10 BB05 DD30 EE29 FF11 JJ02 JJ03 JJ04
Claims (14)
- 【請求項１】 ゲートラインとソースラインの交点にス
イッチング素子が形成された液晶パネルを有する液晶表
示装置において、第一の電源によって動作し、上記ゲー
トラインに走査信号を出力するゲートドライバＩＣ、上
記第一の電源が低電位のときにオン状態になるよう制御
される第一のトランジスタを備え、上記第一のトランジ
スタは、オン状態に制御されたとき、上記第一の電源が
高電位から低電位に変わってから所定時間遅れて高電位
から低電位になる第二の電源を上記ゲートラインに接続
するように配置されていることを特徴とする液晶表示装
置。 - 【請求項２】 第一のトランジスタは、液晶パネルの周
辺部に配置されていることを特徴とする請求項１記載の
液晶表示装置。 - 【請求項３】 第一の電源が低電位のとき、高電位にな
る第三の電源を有すると共に、第一のトランジスタは、
上記第三の電源によって制御されるＮチャンネルＭＯＳ
トランジスタであることを特徴とする請求項１または請
求項２記載の液晶表示装置。 - 【請求項４】 第一のトランジスタは、第一の電源によ
って制御されるＰチャンネルＭＯＳトランジスタである
ことを特徴とする請求項１記載の液晶表示装置。 - 【請求項５】 第一のトランジスタは、液晶パネルの外
部に配置されていることを特徴とする請求項１または請
求項４記載の液晶表示装置。 - 【請求項６】 第二の電源は、第一のトランジスタを介
してゲートドライバＩＣに入力され、上記ゲートドライ
バＩＣには、上記第二の電源を出力する配線が設けられ
ると共に、上記配線は上記ゲートドライバＩＣ及びゲー
トライン間を接続するよう配置されていることを特徴と
する請求項５記載の液晶表示装置。 - 【請求項７】 ゲートドライバＩＣは、第一の電源の出
力する電位に応じて、ゲートライン及び配線を切換えて
出力を行うよう構成されていることを特徴とする請求項
６記載の液晶表示装置。 - 【請求項８】 第一の電源の出力する電位によって制御
され、上記第一の電源が高電位のとき、第一のトランジ
スタをオフ状態に制御するよう配置された第二のトラン
ジスタを備えたことを特徴とする請求項１または請求項
２記載の液晶表示装置。 - 【請求項９】 第二のトランジスタは、全ゲートライン
に共通に設けられていることを特徴とする請求項８記載
の液晶表示装置。 - 【請求項１０】 第二のトランジスタは、第一の電源の
出力する電位によって制御されるＮチャンネルＭＯＳト
ランジスタであることを特徴とする請求項８または請求
項９記載の液晶表示装置。 - 【請求項１１】 ゲートドライバＩＣは、ゲートライン
に走査信号を出力する双方向性の出力バッファを有して
いることを特徴とする請求項１〜請求項１０のいずれか
一項記載の液晶表示装置。 - 【請求項１２】 ゲートドライバＩＣ及び第一のトラン
ジスタ間のゲートライン上に配置され、第一の電源の出
力する電位によって制御される第三のトランジスタを備
えたことを特徴とする請求項８〜請求項１０のいずれか
一項記載の液晶表示装置。 - 【請求項１３】 第三のトランジスタは、Ｎチャンネル
ＭＯＳトランジスタであることを特徴とする請求項１２
記載の液晶表示装置。 - 【請求項１４】 第一のトランジスタ、第二のトランジ
スタ及び第三のトランジスタの少なくとも一つは、スイ
ッチング素子と同一のプロセスにより形成されているこ
とを特徴とする請求項１２または請求項１３記載の液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001084A JP4637373B2 (ja) | 2001-01-09 | 2001-01-09 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001084A JP4637373B2 (ja) | 2001-01-09 | 2001-01-09 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002207455A true JP2002207455A (ja) | 2002-07-26 |
| JP4637373B2 JP4637373B2 (ja) | 2011-02-23 |
Family
ID=18869761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001084A Expired - Fee Related JP4637373B2 (ja) | 2001-01-09 | 2001-01-09 | 液晶表示装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4637373B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101136360B1 (ko) * | 2004-12-30 | 2012-04-18 | 삼성전자주식회사 | 표시 장치 |
| WO2014050719A1 (ja) * | 2012-09-27 | 2014-04-03 | シャープ株式会社 | 液晶表示装置 |
| WO2018230452A1 (ja) * | 2017-06-16 | 2018-12-20 | シャープ株式会社 | 液晶表示装置およびその駆動方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304228A (ja) * | 1987-06-05 | 1988-12-12 | Hitachi Ltd | 液晶表示装置 |
| JPH07294882A (ja) * | 1994-04-22 | 1995-11-10 | Sony Corp | アクティブマトリクス表示装置 |
| JPH10214067A (ja) * | 1996-11-26 | 1998-08-11 | Sharp Corp | 液晶表示画像の消去装置及びそれを備えた液晶表示装置 |
| JP2000347627A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 液晶表示装置 |
-
2001
- 2001-01-09 JP JP2001001084A patent/JP4637373B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304228A (ja) * | 1987-06-05 | 1988-12-12 | Hitachi Ltd | 液晶表示装置 |
| JPH07294882A (ja) * | 1994-04-22 | 1995-11-10 | Sony Corp | アクティブマトリクス表示装置 |
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|---|---|---|---|---|
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| WO2014050719A1 (ja) * | 2012-09-27 | 2014-04-03 | シャープ株式会社 | 液晶表示装置 |
| JPWO2014050719A1 (ja) * | 2012-09-27 | 2016-08-22 | シャープ株式会社 | 液晶表示装置 |
| US9536491B2 (en) | 2012-09-27 | 2017-01-03 | Sharp Kabushiki Kaisha | Liquid-crystal display device |
| WO2018230452A1 (ja) * | 2017-06-16 | 2018-12-20 | シャープ株式会社 | 液晶表示装置およびその駆動方法 |
| US11112628B2 (en) | 2017-06-16 | 2021-09-07 | Sharp Kabushiki Kaisha | Liquid crystal display device including common electrode control circuit |
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| Publication number | Publication date |
|---|---|
| JP4637373B2 (ja) | 2011-02-23 |
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