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WO2008007508A1 - Method for reusing removed wafer - Google Patents

Method for reusing removed wafer Download PDF

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WO2008007508A1
WO2008007508A1 PCT/JP2007/061623 JP2007061623W WO2008007508A1 WO 2008007508 A1 WO2008007508 A1 WO 2008007508A1 JP 2007061623 W JP2007061623 W JP 2007061623W WO 2008007508 A1 WO2008007508 A1 WO 2008007508A1
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WO
WIPO (PCT)
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wafer
peeling
soi
bond
polishing
Prior art date
Application number
PCT/JP2007/061623
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English (en)
French (fr)
Inventor
Akihiko Tamura
Konomu Oki
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Priority to CN2007800267913A priority Critical patent/CN101490806B/zh
Priority to US12/308,990 priority patent/US20090209085A1/en
Priority to KR1020097000759A priority patent/KR101364008B1/ko
Priority to EP07744943.7A priority patent/EP2048697B1/en
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    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Definitions

  • the present invention is a so-called ion implantation delamination method (also called the Smart Cut (registered trademark) method), in which an ion-implanted wafer is debonded after bonding to produce SOI (Silicon On Insula tor) 18 In this case, it is related to a method of reusing the peeling wafer produced as a by-product.
  • ion implantation delamination method also called the Smart Cut (registered trademark) method
  • SOI Silicon On Insula tor
  • the SOI wafer manufacturing method using the shell-dividing method involves bonding two silicon single crystal wafers through an oxide film. It is a characteristic. However, the cost is very high because two SOI wafers are produced.
  • FIG. 2 shows the flow of the SOI wafer manufacturing process using the ion implantation delamination method.
  • the ion implantation delamination method will be described below with reference to Fig. 2.
  • step (a) After preparing two silicon wafers of bond wafer 1 and base wafer 4 (step (a)), after forming oxide film 2 on at least one of the silicon wafers (in this case, bond wafer 18 1) (step (b)) Then, hydrogen ions or rare gas ions are implanted from the upper surface of one silicon wafer to form a microbubble layer (ion implantation layer 3) inside the wafer (step (c)), and the surface on which the ion is implanted is formed.
  • step (b) After preparing two silicon wafers of bond wafer 1 and base wafer 4 (step (a)), after forming oxide film 2 on at least one of the silicon wafers (in this case, bond wafer 18 1) (step (b)) Then, hydrogen ions or rare gas ions are implanted from the upper surface of one silicon wafer to form a microbubble layer (ion implantation layer 3) inside the wafer (step (c)), and the surface on which the ion is implanted is formed.
  • the silicon wafer is in close contact with the other silicon wafer (in this case, the base wafer 4) through the oxide film 2 (step (d)), and then heat treatment is performed to separate the one wafer into a thin film using the ion implantation layer as the cleavage plane 6 ( In step (e)), a heat treatment is applied to form a strong bond (not shown) to manufacture SIO Woofer 8 (see Japanese Patent Laid-Open No. 5-21 1128).
  • the cleavage surface (peeling surface) 6 is a good mirror surface, the uniformity of the SOI layer thickness is high, and the SOI wafer can be obtained relatively easily.
  • Japanese Patent Application Laid-Open No. 11-307413 discloses a silicon wafer (hereinafter referred to as the CZ tower) or the floating zone method (hereinafter referred to as the floating zone method) manufactured by the Ezotaxarski method (CZ method) as a bond tower.
  • CZ method silicon wafer
  • FZ method silicon wafer
  • FZ method re-treating the peeling surface of the peeling wafer 8 produced as a by-product in each case, and reusing the peeling wafer A method is disclosed.
  • the present invention has been made in view of these problems.
  • a SOI wafer is produced by using a CZ wafer having a large diameter of 200 mm or more as a bond wafer, or an SOI wafer by an ion implantation delamination method.
  • the purpose is to provide a method for reusing the peeling wafer.
  • a thermal oxide film is formed on the surface of a CZ wafer, and the CZ wafer formed by ion implantation through the thermal oxide film to form an ion implantation layer is used as a bond wafer.
  • the bond wafer and the base wafer are separated from the SOI wafer and the release wafer by the ion implantation layer by covering the bond wafer and the base wafer through the thermal oxide film and covering the heat treatment.
  • the method of adding at least a reprocessing to polish the peeled wafer, and reusing the peeled wafer as a bond wafer again in the SOI wafer manufacturing process
  • the CZ wafer used is a low-defect wafer whose entire surface is made of an N region, and in the reprocessing, the peeling wafer is heated at a temperature higher than the temperature at which the thermal oxide film is formed on the bondue 18 in the SOI wafer manufacturing process.
  • a method for reusing a stripping wafer characterized by subjecting to rapid heating and rapid cooling heat treatment.
  • the peeled surface can be polished without worrying about the polishing cost. Therefore, the surface of the peeling wafer can be made flatter than when using an epitaxial wafer, and the bonding failure of the SO wafer due to the bonded wafer regenerated from the peeling wafer can be improved. In addition, from peeling uheha to bondueha Since the number of reproductions increases, the SOI wafer manufacturing cost can be substantially reduced.
  • the reprocessing of the peeling wafer is performed by rapid heating / rapid cooling heat treatment (RTA (Rapid Thermal Annealing) at a temperature higher than the temperature at which the thermal oxide film is formed on the bond wafer in the SOI wafer manufacturing process.
  • RTA Rapid Thermal Annealing
  • Treatment dissolves and extinguishes the oxygen precipitation nuclei inside the exfoliated wafer formed by heat treatment performed several times in the manufacturing process and reprocessing process, and the oxygen precipitates on which it grows. It is possible to initialize the oxygen precipitation nuclei and oxygen precipitates inside the peeling wafer to the state before they are formed, so that the bond wafer regenerated from the peeling wafer in the SOI wafer manufacturing process after the regeneration process can be used.
  • the bond woofer that has been reprocessed from the peel-off wafer has been initialized by the RTA process, so it has the same quality as the Bondueha prepared in the beginning, and is formed using this SOI layer. In addition to preventing deterioration in quality, it is also possible to improve poor bonding of SOI wafers.
  • the bond wafer is initialized, so that the bonding frequency of the SOI wafer can be maintained and the number of playback times can be increased to the limit of the thickness of the CZ wafer. This can reduce the cost of manufacturing SOI wafers.
  • the rapid heating / rapid cooling heat treatment is performed before the step of regenerating and polishing the surface of the release wafer. Also, the rapid heating / rapid cooling heat treatment is performed to regenerate the surface of the release wafer. It can also be performed after the polishing step.
  • RTA treatment is performed to eliminate oxygen precipitate nuclei formed on the delaminated wafer by heat treatment performed several times in the SOI wafer manufacturing process and reprocessing process. Therefore, the RTA process is performed to regenerate the delaminated wafer surface. It can be done either before or after the polishing process. However, preferably, when the surface of the release wafer is subjected to RTA treatment by performing RTA treatment on the release wafer 8 before the regeneration polishing step, even if the surface of the release wafer is contaminated by the RTA treatment, it can be removed. It is possible to adjust the surface roughness of the peeled surface that has changed.
  • the temperature of the rapid heating and rapid cooling heat treatment is preferably 1100 ° C. to 1300 ° C.
  • the RTA processing temperature is preferably 1100 ° C or higher.
  • the RTA processing temperature should be 1100 ° C or higher.
  • the present invention uses a low-defect CZ wafer having the entire N region as the bond wafer when manufacturing the SOI wafer.
  • the damaged layer can be re-polished to the required thickness, and in particular, the surface of the peeled wafer can be polished to 2 / m or more. If the removal allowance for the surface of the release wafer is 2 ⁇ m or more, the damaged layer on the release surface can be removed reliably and the polishing is sufficient for flattening. This can improve the bonding failure and prevent the deterioration of the quality of the SOI wafer when the peeling wafer is reused.
  • FIG. 1 is a diagram illustrating an example of a flow of a method for reusing a separation wafer according to the present invention.
  • FIG. 2 is a diagram showing a flow of a process for manufacturing an SOI wafer by an ion implantation separation method.
  • FIG. 3 is a diagram showing a flow of a method for reusing a conventional peeling wafer.
  • FIG. 4 is a diagram showing a flow of implementation steps of the present invention that can be considered other than the flow of FIG.
  • the flow ( ⁇ ) is the case where the RTA treatment of the step (F) is performed during the step (G), and the flow (/ 3) is the RTA treatment of the step (F) after the step (G) is completed. This is the case.
  • the present inventor has seen a tendency that the quality of the SOI layer of the SOI wafer manufactured using the wafer that has been reprocessed on the peeling wafer as a bond wafer tends to be deteriorated, the defects frequently occur, and the reproduction of the peeled wafer.
  • the CZ wafer was used as the wafer (bond wafer) for forming the SOI layer.
  • the bond wafer is subjected to high-temperature oxidation heat treatment for oxide film formation and low-temperature heat treatment (peeling heat treatment) for wafer separation. It has been found that repeated growth increases oxygen precipitates. This mechanism is explained below with reference to Fig. 3.
  • FIG. 3 is a diagram showing a flow of a process for reprocessing the peeling wafer by a conventional method.
  • the SOI wafer 8 is fabricated as shown in FIG. 2 (step (e))
  • oxygen precipitation nuclei 5 are generated inside the separation wafer 7, and oxide film removal and regenerative polishing are performed in step (f).
  • the thermal oxide film is formed (step (g))
  • the oxygen precipitation nuclei 5 generated in the SIO wafer manufacturing process grow into oxygen precipitates 9.
  • the present inventor can cope with the recent increase in wafer diameter by using a low-defect CZ wafer whose entire surface is an N region as a bond wafer, and at the same time, the peeling surface can be formed without worrying about the polishing cost.
  • the oxygen precipitation nuclei inside the peeling wafer are obtained.
  • the present invention was completed by conceiving to erase the oxygen precipitates and initialize the bond wafer.
  • FIG. 1 is a diagram showing a flow of a method for reusing a separation wafer according to the present invention.
  • CZ wafer 11 with a normal oxygen concentration (for example, about 10 to 25 ppma) and mirror-polished at least one surface is prepared as a bondue 18 (step (A)).
  • the thermal oxide film 12 is formed at a temperature of about 1200 ° C. (step (B)).
  • the entire surface is made up of N regions in CZ 18 Use low defect wafers.
  • Low-defect wafers consisting entirely of N regions have fewer cavity defects and higher crystal quality than normal CZ wafers, so they can be used favorably for SOI layers. Manufacturing conditions are strict, leading to increased costs.
  • the peeling surface can be polished without worrying about the polishing cost, the surface of the peeling wafer can be flattened more than when the epitaxial wafer is used, and the SOI wafer produced by Bondueha regenerated from the peeling wafer can be obtained. Bonding failure can be improved. In addition, since the number of times of regeneration from the peeling wafer to the bondue wafer can be increased, the cost of manufacturing the SOI wafer can be substantially reduced.
  • step (C) peeling hydrogen ions are implanted through the thermal oxide film 12 on the mirror-polished surface to form the ion-implanted layer 13 (step (C)).
  • step (D) the bond wafer having the ion-implanted layer 13 formed thereon is bonded to the base wafer 14 (here, a silicon single crystal wafer) at room temperature, and then bonded to the bonded wafer at 400 to 600 ° C.
  • Perform low-temperature heat treatment peeling heat treatment
  • peel off into the SIO wafer 18 and the peeling wafer 17 at the peeling surface 16 of the ion-implanted layer 13 (process) At this time, oxygen precipitation nuclei 15 (fine oxygen precipitates) are formed in the barta portion of the separation wafer 17.
  • the stripper wafer 17 is subjected to, for example, an RTA treatment in an argon atmosphere (step (F)).
  • step (F) the oxygen precipitation nuclei inside the exfoliated wafer formed by heat treatment performed several times in the SOI wafer manufacturing process and the second reprocessing process can be eliminated.
  • the oxygen precipitates inside the peeling wafer can be initialized, the oxygen precipitates can be suppressed inside the bond wafer regenerated from the peeling wafer in the manufacturing process of the SOI wafer after the regeneration process. .
  • the bond woofer regenerated from the RTA-treated release woofer is internally initialized like the bondoeha prepared at the beginning, so this is used to manufacture the S0I woofer. Even if it is performed, it can prevent the quality degradation of the SOI layer of the S0I-18, and it can also improve the bonding failure.
  • the Bondueha is initialized every time, so the bonding quality of SI
  • the number of playbacks can be increased to the limit, and the cost of manufacturing SOO woofer can be reduced.
  • the temperature of the RTA treatment is preferably higher than the oxidation temperature in the step (1), particularly 1100 ° C to 1300 ° C.
  • the temperature higher than the thermal oxide film formation temperature especially 1100 ° C or higher, the oxygen precipitation nuclei 15 formed during the heat treatment in the process (B) and the process (E) and during the temperature lowering process can be eliminated.
  • the inside of the peeling wafer 17 is initialized.
  • the melting point of silicon is about 1400 ° C, if it exceeds 1300 ° C, slip dislocation will occur in the peeling wafer and the shape will be deformed during RTA processing, and the flatness of the bond wafer will be lost. Since the problem of poor crystal quality may occur, the RTA heat treatment temperature is preferably 1300 ° C or lower.
  • the surface of the separation wafer 17 from which the oxygen precipitation nuclei 15 are eliminated is regenerated and polished.
  • it can be carried out by removing the oxide film on the surface with an HF aqueous solution and polishing the release surface 16 (step (G)).
  • the polishing allowance is 2 ⁇ m in order to remove the step formed on the periphery of the peeling surface. Even when m or more is required, oxygen precipitates are not exposed on the surface after polishing, and there is no problem of inducing poor bonding. Therefore, as the regeneration process, it is possible to cover surface grinding or chemical etching before the polishing process. [0036] Even if the peeling wafer is damaged by ion implantation, the entire surface is made of a low-defect CZ wafer consisting of the N region. Polishing with a machining allowance of a degree or more is possible.
  • Such reclaimed polishing can remove the damaged layer of the peeled wafer and sufficiently flatten the surface of the peeled wafer, thereby improving the bonding failure of the SOI wafer due to the reclaimed polished bond wafer, and the peeled wafer. It is possible to prevent the deterioration of the quality of S ⁇ UA8 when reused. Note that the number of times the peeling wafer can be regenerated can be increased if the polishing is performed with a small amount of polishing so that the damaged layer of the peeling wafer 8 can be removed.
  • the flow of the present invention includes the flow as shown in Figs.
  • the RTA treatment in step (F) in Fig. 1 can be performed after regenerative polishing as in the flow (i3), or before regenerative polishing after removing the oxide film as in the flow ( ⁇ ). You can also.
  • the RTA treatment is performed to eliminate oxygen precipitate nuclei and the like formed on the separation wafer by heat treatment performed several times in the SOI wafer manufacturing process and the reprocessing process. As shown in (), RTA treatment may be performed after the regeneration polishing process on the surface of the peeling wafer. However, more preferably, as shown in FIG. 1, when the surface of the peeling wafer is regenerated and polished by performing RTA treatment on the peeling wafer prior to the reclaiming polishing step, contamination and surface roughness due to the RTA treatment are reduced. Can be removed or adjusted as changes occur
  • Hydrogen ions are implanted through this oxide film.
  • the hydrogen ion implantation conditions were an energy of 70 KeV and an implantation amount of 6 ⁇ 10 16 Zcm 2, and an ion implantation layer was formed inside the bondeau.
  • the peeling wafer (second time) was subjected to RTA treatment at 1200 ° C for 60 seconds in an argon 100% atmosphere using a lamp heating RTA apparatus, and then the oxide film formed on the surface was removed. Then, the peeled surface was polished by 4 ⁇ m to produce a new Bondueha (third time).
  • a low defect CZ wafer consisting entirely of N region is used as a bond wafer produced by SOI wafer 18 and used as a peeling wafer in the reprocessing process.
  • the SOI wafer manufactured according to the present invention is suppressed from occurrence of defects such as voids and blisters.
  • the peeling wafer reprocessing method of the present invention the number of times the peeling wafer is regenerated can be increased as compared with the prior art, the manufacturing cost of the SOI wafer can be substantially reduced, and the quality of the obtained SOI wafer can be improved.
  • the unit of interstitial oxygen concentration is the standard of JEIDA (abbreviation of Japan Electronic Industry Development Association. Currently renamed JEITA (Japan Electronics and Information Technology Industries Association)). Is used.
  • the present invention is not limited to the above-described embodiment.
  • the above-described embodiments are merely examples, and those having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same functions and effects will be recognized. However, it is included in the technical scope of the present invention.

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Description

明 細 書
剥離ゥエーハを再利用する方法
技術分野
[0001] 本発明は、イオン注入したゥヱーハを結合後に剥離して S〇I (Silicon On Insula tor)ゥヱ一八を製造する、いわゆるイオン注入剥離法 (スマートカット(登録商標)法と も呼ばれている)において、副生される剥離ゥエーハを再利用する方法に関する。 背景技術
[0002] SOIゥエーハを製造するにはいくつかの方法がある力 貝占り合わせ法を用いた SOI ゥエーハの製造方法は、 2枚のシリコン単結晶ゥヱーハを酸化膜を介して貼り合わせ ることを特徴としてレ、る。しかし、 2枚から 夂の SOIゥエーハを製造するため、そのコス トは非常に高くなる。
[0003] これを改善したのがイオン注入剥離法による SOIゥヱーハの製造方法である。図 2 はイオン注入剥離法による SOIゥエーハの製造工程のフローであり、以下、図 2を参 照しながらイオン注入剥離法にっレ、て説明する。
[0004] ボンドウヱーハ 1とべ一スウェーハ 4の 2枚のシリコンゥヱーハを用意し(工程(a) )、 少なくとも一方のシリコンゥヱーハ(この場合ボンドウヱ一八 1 )に酸化膜 2を形成した( 工程 (b) )後に、一方のシリコンゥヱーハの上面から水素イオンまたは希ガスイオンを 注入し、該ゥエーハ内部に微小気泡層(イオン注入層 3)を形成させ(工程 (c) )、該ィ オンを注入した方の面を酸化膜 2を介して他方のシリコンゥヱーハ(この場合ベースゥ エーハ 4)と密着させ(工程(d) )、その後熱処理を加えてイオン注入層を劈開面 6とし て一方のゥエーハを薄膜状に剥離し (工程 (e) )、さらに熱処理を加えて強固に結合 して (不図示)、 S〇Iゥヱーハ 8を製造する技術である(特開平 5 - 21 1 128号公報参 照)。
この方法では、劈開面 (剥離面) 6は良好な鏡面であり、 SOI層の膜厚の均一性も 高レ、SOIゥエーハが比較的容易に得られてレ、る。
[0005] このようなイオン注入剥離法で SOIゥエーハ 8を作製すると、必然的に 1枚のシリコ ンの剥離ゥ ハ 7が副生されることになる。この副生した剥離ゥ ハを再利用する ことによって、実質上 1枚のシリコンゥ ハから 1枚の SOIゥ ハを得ることができ るので、コストを大幅に下げることができる。
この際、副生した剥離ゥヱ 7はそのままでは再利用できないため、剥離面 6の 再生処理を行う必要がある。
[0006] そこで、特開平 11— 307413号公報では、ボンドウヱ としてェピタキシャルゥヱ チヨクラルスキー法(Czochralski method, CZ法)によって作製されたシリコ ンゥエーハ(以下、 CZゥヱー 、フローティングゾーン法(Floating Zone metho d FZ法)によって作製されたシリコンゥヱ (以下、 FZゥヱー を用いた場合に、 それぞれで副生された剥離ゥエー八の剥離面に研磨等を施す再処理をし、剥離ゥェ ハを再利用する方法が開示されている。
[0007] 特に、剥離ゥエーハの再処理として、研磨による取り代を少なくし、表面粗さを完全 に回復するため、周辺段差を除去する研磨後、取り代が多い仕上げ研磨をせず、そ の代わりに、水素を含む還元性雰囲気下で剥離ゥ ハに熱処理を加えることによ つて、剥離ゥ ハに形成されているダメージ層と、剥離面の表面粗さを改善すると レ、う方法がとられている。
[0008] し力 ながら、 FZゥ ハは直径 200mm以上の大直径の製造が困難であり、今後 の最先端デバイスには適用しにくい。また、ェピタキシャルゥ ハを使用した場合、 再処理工程で、研磨代をなるベく少なくしたとしても、ェピタキシャル層がもともと薄い ため、再生回数は通常の CZゥ ハゃ FZゥ ハを用いたときよりも減ってしまい、 実質的には著しいコスト高になってしまうという問題があった。しかも、取り代を少なく する必要上研磨後にも面粗さが取りきれず、再生後のゥエーハの使用において結合 不良等の不良を多発させることがたびたび見られた。
[0009] さらに、 CZゥヱ を使用した場合、剥離ゥヱ一八に再処理を施したゥヱーハをボ ンドウヱ として用いて作製した S〇Iゥヱ一八の SOI層の品質が低下する傾向が 見られ、欠陥が多発することがあった。また、剥離ゥエーハの再生回数が増加するに つれ、貼り合わせ不良の S〇Iゥヱーハも増加したため、 S〇Iゥヱ一八の歩留まりが悪 ィ匕する問題もあった。 発明の開示
[0010] 本発明はこのような問題点を鑑みなされたもので、 200mm以上の大直径の CZゥェ ーハをボンドウヱーハとして用レ、、イオン注入剥離法により SOIゥヱーハを作製する 際に副生される剥離ゥエーハを、繰り返しボンドゥエ一八として再利用しても、貝占り合 わせ不良や SOI層の品質低下を誘発することなぐ剥離ゥエーハの再生回数を増や し、 SOIゥエーハ製造コストの低減を図れる、剥離ゥエーハを再利用する方法を提供 することを目的とする。
[0011] 上記目的を達成するため、本発明によれば、 CZゥエーハ表面に熱酸化膜を形成し 、該熱酸化膜を通してイオン注入を行ってイオン注入層を形成した前記 CZゥエーハ をボンドウヱーハとし、該ボンドウヱーハとべ一スウェーハとを前記熱酸化膜を介して 貝占り合わせて熱処理をカ卩えることにより、前記イオン注入層にて SOIゥヱーハと剥離ゥ エーハとに分離するという製造工程において、副生された前記剥離ゥエーハに少なく とも研磨を施す再処理を加え、該剥離ゥエーハをボンドゥエーハとして再び SOIゥェ ーハ製造工程で再利用する方法において、少なくとも、
前記用いる CZゥヱーハを、全面が N領域からなる低欠陥ゥヱーハとし、 前記再処理においては、前記 SOIゥエーハ製造工程においてボンドゥエ一八に施 される前記熱酸化膜形成時の温度より高温で前記剥離ゥエーハに急速加熱 ·急速冷 却熱処理を施すことを特徴とする剥離ゥエーハを再利用する方法が提供される。
[0012] このように、 S〇Iゥヱーハ製造工程で用いるボンドウヱーハとして、 CZゥヱーハで全 面が N領域からなる低欠陥ゥヱーハを用いることにより、近年における 200mm以上と レ、うシリコンゥエーハの大口径化に対応でき、また例えば lOppma以下といった極端 に低酸素濃度の CZゥエーハを使用することなぐ低欠陥で高品質の SOI層を有する S〇Iゥエーハを製造することができる。
さらに、全面が N領域からなる低欠陥 CZゥエーハを使用すれば、研磨代を気にせ ず剥離面を研磨できる。従って、ェピタキシャルゥエーハを使用したときより、剥離ゥェ ーハ表面を高平坦ィ匕でき、剥離ゥエーハから再生されたボンドゥエーハによる SO エーハの貼り合わせ不良を改善できる。また、剥離ゥエーハからボンドゥエーハへの 再生回数が増大するので、実質的に SOIゥヱーハ製造コストの低減が図れる。
[0013] また、剥離ゥヱーハの再処理は、前記 SOIゥヱーハ製造工程においてボンドゥエ一 ハに施される熱酸化膜形成時の温度より高温で剥離ゥエーハに急速加熱 ·急速冷却 熱処理(RTA (Rapid Thermal Annealing)処理)を施すことにより、 S〇Iゥヱーハ 製造工程や再処理工程で何度か行われた熱処理によって形成された剥離ゥエーハ 内部の酸素析出核およびこれが成長した酸素析出物を溶解して消滅させることがで き、剥離ゥエーハ内部の酸素析出核、酸素析出物を、それらが形成される前の状態 に初期化できるので、再生処理後の SOIゥヱーハ製造工程で、剥離ゥヱーハから再 生されたボンドウヱーハに必要以上の酸素析出物が発生することを抑制できる。 そして、剥離ゥヱ一八から再生処理されたボンドウヱーハは、 RTA処理によって初 期化されているため、始めに用意したボンドゥエーハと同様の品質を有し、これを用 いて形成される S〇I層の品質低下を防ぐことができるとともに、 SOIゥヱ一八の貼り合 わせ不良も改善できる。
従って、剥離ゥエーハに何度も再生処理を施しても、ボンドゥエーハは初期化され ているため、 SOIゥエーハの貼り合わせ品質が良好のまま、 CZゥエーハの厚さの限 界まで再生回数を増やすことができ、 SOIゥエーハ製造のコストを低減できる。
[0014] 前記急速加熱 ·急速冷却熱処理を、前記剥離ゥエーハの表面を再生研磨する工程 の前に行うことが好ましぐまた、前記急速加熱'急速冷却熱処理を、前記剥離ゥエー ハの表面を再生研磨する工程の後に行うこともできる。
RTA処理は、 SOIゥヱーハ製造工程や再処理工程で何度か行われた熱処理によ つて剥離ゥヱーハに形成された酸素析出核等を消滅させるために行うので、 RTA処 理を剥離ゥヱーハ表面の再生研磨工程の前でも後でもいずれで施してもよレ、。但し、 好ましくは、再生研磨工程前に、剥離ゥエー八に RTA処理を施すことによって、剥離 ゥエーハの表面を再生研磨する際、 RTA処理によって剥離ゥエーハの表面が汚染さ れたとしても、取り除くことができるし、変化してしまった剥離ゥヱ一八の表面粗さを調 節すること力 Sできる。従って、再生研磨されたボンドウヱーハによる S〇Iゥヱーハの貼 り合わせ不良が改善でき、剥離ゥエーハを再利用したときの SOIゥエーハの品質低下 を防ぐことができる。 [0015] この場合、前記急速加熱'急速冷却熱処理の温度を 1100°C〜1300°Cとすること が好ましい。
ボンドゥエ一ハに熱酸化膜を形成する際、温度が約 1000°C前後で酸化膜を形成 するので、 RTA処理温度は 1100°C以上が好ましぐ RTA処理温度を 1100°C以上 とすることで、 SOI製造工程でボンドゥエ一八(剥離ゥエーノ、)の内部で発生した酸素 析出核および酸素析出物を消去できる。従って、再生処理後の SOIゥヱーハ製造ェ 程で、剥離ゥエー八から再生されたボンドゥエ一八の内部に酸素析出物が発生する ことを抑制でき、再生研磨されたボンドウヱーハによる S〇Iゥヱ一八の貼り合わせ不良 が改善でき、剥離ゥエーハを再利用したときの S〇Iゥエー八の品質低下を防ぐことが でき、再生回数が増える。
[0016] さらに、前記再生研磨において、前記剥離ゥエーハ表面の研磨代を 2 z m以上とす ること力 Sできる。
剥離ゥエーハの剥離面がイオン注入によってダメージを受けていても、本発明では 、 SOIゥエーハを製造する際のボンドゥエーハとして、全面が N領域からなる低欠陥 C Zゥエーハを使用しているため、剥離面のダメージ層を必要に応じた厚さで再生研磨 でき、特には、 2 / m以上といった剥離ゥエーハ表面の研磨が可能となる。剥離ゥェ ーハ表面の研磨代が 2 μ m以上の場合、剥離面のダメージ層を確実に除去できる上 、平坦ィ匕するに十分な研磨であるので、再生研磨されたボンドゥエーハによる SOIゥ エーハの貼り合わせ不良が改善でき、剥離ゥヱーハを再利用したときの SOIゥヱーハ の品質低下を防ぐことができる。
[0017] 本発明の剥離ゥエーハを再利用する方法によれば、イオン注入剥離法による SOI ゥエーハの製造におレ、て、近年の 200mm以上とレ、つたシリコンゥエーハの大口径化 に対応することができ、副生される大直径の剥離ゥエーハを、繰り返しボンドゥエ一八 として再利用しても、剥離ゥエーハは RTA処理によって酸素析出核等が初期化され るので、貝占り合わせ不良や SOI層の品質低下を防止し、ボンドゥエ一八の再生回数を 増やし、 S〇Iゥヱーハ製造コストを低減できる。 図面の簡単な説明 [0018] [図 1]本発明の剥離ゥエーハを再利用する方法のフローの一例を表す図である。
[図 2]イオン注入剥離法によって SOIゥエーハを製造する工程のフローを表す図であ る。
[図 3]従来の剥離ゥエーハを再利用する方法のフローを表す図である。
[図 4]図 1のフロー以外に考えられる本発明の実施工程のフローを表す図である。フ ロー(ひ)は、工程(G)の間に工程(F)の RTA処理を行った場合で、フロー( /3 )はェ 程 (G)が終了した後に工程 (F)の RTA処理を行った場合である。
発明を実施するための最良の形態
[0019] 本発明者は、剥離ゥエーハに再処理を施したゥエーハをボンドゥエーハとして用い て作製した SOIゥエーハの SOI層の品質が低下する傾向が見られ、欠陥が多発し、 また、剥離ゥエーハの再生回数が増加するにつれ、貼り合わせ不良の SOIゥエーハ が増加するという問題について調査を行った。
[0020] その結果、前述のイオン注入剥離法で SOIゥヱーハを作製する際の 2枚のシリコン 単結晶ゥヱーハのうち、 SOI層を形成するゥエーハ(ボンドウヱ一ノ、)として CZゥエー ハを用い、剥離ゥヱーハを再びボンドウヱーハとして再利用する場合、ボンドウヱーハ には、酸化膜形成のための高温酸化熱処理と、ゥエーハ分離のための低温熱処理( 剥離熱処理)が加えられるため、ボンドゥエーハ内で酸素析出核の生成と成長が繰り 返され、酸素析出物を増大させてしまうことを突き止めた。以下に図 3を参照しながら このメカニズムを説明する。
[0021] 図 3は従来法で剥離ゥヱーハを再処理する工程のフローを表した図である。 SOIゥ エーハ 8を図 2のように作製した際(工程 (e) )、剥離ゥエーハ 7の内部に酸素析出核 5 が生成され、工程 (f)で酸化膜除去と再生研磨等を行い、再び熱酸化膜を形成する (工程 (g) )と、 S〇Iゥエーハ製造工程で生成された酸素析出核 5が酸素析出物 9に 成長するのである。
[0022] このように、酸素析出物 9が増大したゥエーハに対し、再び再生処理として研削'研 磨等の様にゥエーハの表面を除去する処理を行うと、表面近傍に酸素析出物が存在 し、それが原因となり貼り合わせ不良や SOI層の品質劣化の問題が発生する。そして 、酸素析出核 5及び/又は酸素析出物 9が生成、成長は、再生回数が多いほど顕著 になり、さらに SOI層の品質が劣化し、その結果、剥離ゥエーハの再生回数が 1、 2回 に制限されてしまう。また、再生回数が少ないと、ボンドゥエーハを大量に必要とする ため、コスト高となる。
[0023] このような問題を回避し、剥離ゥヱーハを繰り返しボンドウヱーハとして使用するため には、ボンドゥエーハとして、格子間酸素がほとんど含まれていない FZゥエーハを使 用するか、ェピタキシャルゥヱ一八を使用するカ 又は、 MCZ法により格子間酸素濃 度が例えば lOppma以下の極低酸素の CZゥエーハを作製して使用する方法により、 酸素析出物の形成を抑制することが考えられた。
[0024] し力 ながら、前記のように FZゥヱーハは直径 200mm以上の大直径の製造が困 難であり、さらに、 lOppma以下の格子間酸素濃度の CZゥヱ一八を用いた場合、剥 離ゥエーハの再生回数を多少は増やすことができる力、もしれなレ、が、酸素起因の欠 陥が発生するという潜在的な問題は解決できない上、現状では lOppma以下の極端 に低い格子間酸素濃度の CZゥエーハを安定して量産化することも困難である。さら に、 CZゥエーハに特有の空洞型欠陥(COPと呼ぶこともある)の存在が SOI層の品 質を低下させるという問題もあった。
[0025] そこで本発明者は、ボンドウヱーハとして全面が N領域からなる低欠陥 CZゥヱーハ を使用することで、近年のゥエーハの大口径化に対応すると共に、研磨代を気にする ことなく剥離面の平坦化を図り、また剥離ゥエーハの再処理工程において、 SOIゥェ ーハ製造工程で熱酸化膜を形成する温度よりも高温で剥離ゥエーハに RTA処理を 施すことによって、剥離ゥエーハ内部の酸素析出核及び酸素析出物を消去し、ボンド ゥエーハを初期化することを想到し、本発明を完成させた。
[0026] 以下、図 1を参照しつつ、本発明の実施形態について具体的に説明するが、本発 明はこれらに限定されるものではない。
図 1は、本発明の剥離ゥエーハを再利用する方法のフローを示す図である。図 1に 示すように、ボンドゥエ一八として、通常の酸素濃度(例えば 10〜25ppma程度)で、 少なくとも一方の表面が鏡面研磨された CZゥエーハ 11を用意し(工程 (A) )、その表 面に 900〜: 1200°C程度の温度で熱酸化膜 12を形成する(工程 (B) )。
[0027] この際、準備するボンドウヱーハとして CZゥヱ一八の中でも、全面が N領域からなる 低欠陥ゥエーハを用いる。全面が N領域からなる低欠陥ゥエーハは、通常の CZゥェ ーハに比べて空洞型欠陥が少なく結晶品質が高いので SOI層に好適に用いること ができるが、その単結晶インゴットを引き上げるための製造条件が厳しいためコストア ップにつながる。
し力、しながら、本発明のように、ボンドゥエーハとして繰り返し使用することにより、高 品質の S〇I層を有する SOIゥエー八の製造コストを効果的に低減することが可能とな る。
[0028] また、全面が N領域からなる低欠陥 CZゥヱーハを SOI製造工程でボンドウヱ一八と して使用すれば、格子間酸素がほとんど含まれていないが大口径化が困難である F Zゥエーハを使用せず、近年の 200mm以上というシリコンゥエーハの大口径化に対 応できる。
さらに、安定して量産化されていない lOppma以下の格子間酸素濃度の CZゥエー ハを使用することなぐ通常の CZゥエーハより高品質の SOI層を有する SOIゥエーハ を製造すること力 Sできる。
[0029] そして、研磨代を気にせず剥離面を研磨できるので、ェピタキシャルゥエーハを使 用したときより、剥離ゥヱーハ表面の高平坦化が図れ、剥離ゥヱーハから再生された ボンドゥエーハによる SOIゥエーハの貼り合わせ不良が改善できる。また、剥離ゥエー ハからボンドゥエーハへの再生回数の増大が図れるので、 SOIゥエーハ製造のコスト も実質的には低減することができる。
[0030] 次に、鏡面研磨面上の熱酸化膜 12を通して剥離用の水素イオンを注入し、イオン 注入層 13を形成する(工程(C) )。工程 (D)において、イオン注入層 13が形成された ボンドゥエーハをべ一スウェーハ 14 (ここではシリコン単結晶ゥエーノ、)と室温で貼り 合わせた後、その貼り合わせゥヱ一八に 400〜600°C程度の低温熱処理(剥離熱処 理)を行ない、イオン注入層 13の剥離面 16で S〇Iゥヱーハ 18と剥離ゥヱーハ 17に 剥離する(工程 ))。この時、剥離ゥエーハ 17のバルタ部には酸素析出核 15 (微小 な酸素析出物)が形成されている。
[0031] この剥離ゥヱーハ 17に対して例えばアルゴン雰囲気下で RTA処理を行う(工程(F ) )。 これによつて、 SOIゥエーハ製造工程や 2回目の再処理工程等で何度か行われた 熱処理によって形成された剥離ゥエーハ内部の酸素析出核を消滅させることができ る。そして、剥離ゥエーハ内部の酸素析出核、酸素析出物を初期化できるので、再生 処理後の S〇Iゥヱーハ製造工程で、剥離ゥヱ一八から再生されたボンドウヱーハの 内部に酸素析出物を抑制できる。
[0032] さらに、 RTA処理された剥離ゥヱ一八から再生処理されたボンドウヱーハは、始め に用意したボンドゥエーハのように内部が初期化されているため、これを用いて S〇I ゥヱーハの製造工程を行っても、作製される S〇Iゥヱ一八の SOI層の品質低下を防 ぐことができるとともに、貼り合わせ不良も改善できる。
従って、剥離ゥエー八に何度も再生処理を施しても、毎回ボンドゥエーハは初期化 されているため、 S〇Iゥヱ一八の貼り合わせ品質が良好のまま、 CZゥヱ一八の厚さの 限界まで再生回数を増やすことができ、 S〇Iゥヱーハ製造のコストを低減できる。
[0033] この場合、 RTA処理の温度は、工程 )の酸化温度よりも高温とし、特に 1100°C 〜1300°Cとすることが好ましい。熱酸化膜形成温度より高温、特には 1100°C以上と することで、工程 (B)や工程 (E)の熱処理中やその降温過程で形成された酸素析出 核 15を消滅させることができ、剥離ゥエーハ 17の内部が初期化される。
また、シリコンの融点が約 1400°Cであるため、 1300°C以上としてしまうと、 RTA処 理の際、剥離ゥヱーハにスリップ転位が発生したり、形状が変形し、ボンドウヱーハの 平坦性が失われ、結晶品質が悪くなるという問題が発生し得るので、 RTA熱処理温 度は 1300°C以下が好ましい。
[0034] 次に、酸素析出核 15を消滅させた剥離ゥエーハ 17に対して、その表面を再生研磨 する。例えば、表面の酸化膜を HF水溶液により除去した後、剥離面 16を研磨するこ とにより実施することができる(工程 (G) )。
[0035] この際、剥離ゥエーハの内部には酸素析出核や酸素析出物がほとんど形成されて レ、ないので、剥離面の周辺部に形成されている段差を除去するために研磨代が 2 μ m以上必要とされる場合であっても、研磨後に酸素析出物が表面に露出せず、貼り 合わせ不良を誘起するという問題点が発生しない。従って、再生処理として、前記研 磨処理の前に平面研削や化学エッチングをカ卩えることも可能である。 [0036] また、剥離ゥヱーハがイオン注入によってダメージを受けていても、全面が N領域か らなる低欠陥 CZゥエーハを使用しているので、必要に応じた厚さで再生研磨でき、 2 / m程度、あるいはそれを超える取り代の研磨が可能となる。このような再生研磨によ つて、剥離ゥエーハのダメージ層を除去できる上、剥離ゥエーハの表面を十分に平坦 ィ匕できるので、再生研磨されたボンドウヱーハによる SOIゥヱーハの貼り合わせ不良 が改善でき、剥離ゥエーハを再利用したときの S〇Iゥエー八の品質低下を防ぐことが できる。尚、剥離ゥエー八のダメージ層を除去できる程度に研磨代を少なく再生研磨 すれば、剥離ゥエーハの再生回数を増やすことができる。
[0037] こうして剥離ゥヱーハ 17を再生処理したボンドウヱーハ 21に、再び熱酸化膜 22を 形成することによって、工程 (B)と同様のボンドウヱーハを得ることができる(工程 (H)
[0038] 尚、上記で説明した図 1のような本発明のフロー以外に考えられる本発明のフロー として図 4 (ひ)、( )のようなフローが挙げられる。図 1の工程(F)の RTA処理は、フ ロー( i3 )のように、再生研磨後に行うこともできるし、フロー( α )のように、酸化膜除 去後の再生研磨前に行うこともできる。
[0039] RTA処理は、 SOIゥヱーハ製造工程や再処理工程で何度か行われた熱処理によ つて剥離ゥヱーハに形成された酸素析出核等を消滅させるために行っているので、 図 4のフロー( )のように、 RTA処理を剥離ゥヱーハ表面の再生研磨工程後に施し てもよレ、。但し、より好ましくは、図 1のように、再生研磨工程前に、剥離ゥヱーハに R TA処理を施すことによって、剥離ゥヱーハの表面を再生研磨する際、 RTA処理によ つて汚染や表面粗さの変化があつたとしてもこれを取り除いたり調節することができる
[0040] 以下、本発明の実施例をあげてさらに具体的に説明するが、本発明はこれらに限 定されるものではない。
(実施例)
< SOIゥヱーハの製造 1 >
(A)全面 N領域からなる直径 300mmの CZゥヱーノ、(酸素濃度 16ppma)を 40枚 用意し、 (B)そのうち 10枚をボンドゥエーハとして用いるために、 1000°Cのパイロジ ヱニック酸化により、表面に熱酸化膜を 400nm形成した。
(C)この酸化膜を通して水素イオンを注入する。このとき、水素イオン注入条件は、 エネルギー 70KeV、注入量 6 X 1016Zcm2とし、ボンドゥエーハ内部にイオン注入層 を形成した。
(D)このボンドウヱーハを残りのシリコン単結晶ゥヱーハの 10枚と室温で貼り合わせ た後、(E) 500°C、 30分の剥離熱処理を加えることにより、イオン注入層で剥離した。 剥離後の 10枚の S〇Iゥヱーハのボイドゃブリスター不良を観察したところ、これらの 不良は 10枚とも発生していないことがわかった。
[0041] <剥離ゥヱーハの再処理 1 >
(F)次に、剥離ゥヱ一八に対し、ランプ加熱式の RTA装置によりアルゴン 100%雰 囲気下、 1150°C、 60秒の RTA処理を行った後、(G)表面に形成されている酸化膜 を除去し、剥離面を 4 μ m研磨して新たなボンドゥエーハ(2回目)を作製した。
[0042] < SOIゥヱーハの製造 2 >
そのボンドゥエーハ(2回目)を用レ、、前回と同様の処理により、 10枚の SOIゥエー ハと剥離ゥヱーハ(2回目)を作製した。
[0043] <剥離ゥェーハの再処理 2 >
さらに、剥離ゥエーハ(2回目)に対し、ランプ加熱式の RTA装置によりアルゴン 10 0%雰囲気下、 1200°C、 60秒の RTA処理を行った後、表面に形成されている酸化 膜を除去し、剥離面を 4 μ m研磨して新たなボンドゥエーハ(3回目)を作製した。
[0044] < SOIゥヱーハの製造 3 >
そのボンドウヱーハ(3回目)を用レ、、前回と同様の処理により、 10枚の SOIゥヱー ハと剥離ゥヱーハ(3回目)を作製した。
[0045] そして、 2回目、 3回目の剥離熱処理により作製された各 10枚の S〇Iゥエーハのボ イドゃブリスター不良を観察したところ、 1回目と同様に、これらの不良は発生してい ないことがわかった。
[0046] (比較例) 剥離ゥエーハ内部に発生した酸素析出核もしくは酸素析出物を消去するためのァ ルゴン雰囲気下における RTA処理を剥離ゥエーハに施さないこと以外は、実施例と 同様のプロセスで SOIゥエーハを製造した。
[0047] そして、 1〜3回目の剥離熱処理により作製された各 10枚の S〇Iゥエーハについて ボイドゃブリスター不良を観察したところ、 1回目に製造した 10枚の S〇Iゥエーハはボ イドゃブリスター不良が観察されなかったが、 2回目は 2枚、 3回目は 5枚の S〇Iゥェ ーハにこれらの不良が観察された。
[0048] 以上実施例'比較例より、本発明のように SOIゥヱ一八製造のボンドウヱ一八として 全面が N領域からなる低欠陥 CZゥエーハを使用し、再処理工程において剥離ゥエー ハに RTA処理を施すことによって、剥離ゥヱーハを初期化できた結果、本発明によ つて製造された SOIゥエーハはボイドゃブリスターといった不良の発生が抑制されて レ、ることがわかる。
従って、本発明の剥離ゥエーハ再処理方法によれば、剥離ゥエーハの再生回数を 従来より増やすことができ、 SOIゥエーハの製造コストを実質的に低減できるとともに、 得られる SOIゥエーハの品質も向上できる。
[0049] 尚、本明細書では、格子間酸素濃度の単位は JEIDA (社団法人日本電子工業振 興会の略称。現在は JEITA (社団法人電子情報技術産業協会)に改称された。)の 基準を用いている。
[0050] また、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、レ、かなるものであっても本発明の技 術的範囲に包含される。

Claims

請求の範囲
[1] CZゥエーハ表面に熱酸化膜を形成し、該熱酸化膜を通してイオン注入を行ってィ オン注入層を形成した前記 CZゥヱーハをボンドウヱーハとし、該ボンドウヱーハとべ 一スウェーハとを前記熱酸化膜を介して貼り合わせて熱処理を加えることにより、前 記イオン注入層にて SOIゥヱ一八と剥離ゥヱ一八とに分離するという製造工程におい て、副生された前記剥離ゥエー八に少なくとも研磨を施す再処理を加え、該剥離ゥェ ーハをボンドゥエーハとして再び SOIゥエーハ製造工程で再利用する方法において、 少なくとも、
前記用いる CZゥヱーハを、全面が N領域からなる低欠陥ゥエーハとし、 前記再処理においては、前記 SOIゥエーハ製造工程においてボンドゥエ一ハに施 される前記熱酸化膜形成時の温度より高温で前記剥離ゥエーハに急速加熱'急速冷 却熱処理を施すことを特徴とする剥離ゥエーハを再利用する方法。
[2] 前記急速加熱 ·急速冷却熱処理を、前記剥離ゥエーハの表面を再生研磨する工程 の前に行うことを特徴とする請求項 1に記載の剥離ゥエーハを再利用する方法。
[3] 前記急速加熱 ·急速冷却熱処理を、前記剥離ゥエーハの表面を再生研磨する工程 の後に行うことを特徴とする請求項 1に記載の剥離ゥエーハを再利用する方法。
[4] 前記急速加熱 ·急速冷却熱処理の温度を 1100°C〜1300°Cとすることを特徴とす る請求項 1なレ、し請求項 3のレ、ずれか 1項に記載の剥離ゥエーハを再利用する方法。
[5] 前記再生研磨にぉレ、て、前記剥離ゥヱ一八表面の研磨代を 2 μ m以上とすることを 特徴とする請求項 1ないし請求項 4のいずれ力 4項に記載の剥離ゥエーハを再利用 する方法。
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KR (1) KR101364008B1 (ja)
CN (1) CN101490806B (ja)
WO (1) WO2008007508A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749908B2 (en) 2004-11-26 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Edge removal of silicon-on-insulator transfer wafer
JP2010272851A (ja) * 2009-04-22 2010-12-02 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP2014082316A (ja) * 2012-10-16 2014-05-08 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2928775B1 (fr) * 2008-03-11 2011-12-09 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semiconducteur sur isolant
SG178061A1 (en) 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2951869A1 (fr) * 2009-10-26 2011-04-29 Commissariat Energie Atomique Procede de realisation d'une structure a couche enterree par implantation et transfert
SG173283A1 (en) 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5799740B2 (ja) 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
FR3000293B1 (fr) * 2012-12-21 2015-02-20 Commissariat Energie Atomique Procede de recyclage d’un support de substrat
JP5888286B2 (ja) 2013-06-26 2016-03-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6136786B2 (ja) * 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH11307413A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11316154A (ja) * 1998-05-01 1999-11-16 Shin Etsu Handotai Co Ltd 積層材料および光機能素子
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131979A (en) * 1991-05-21 1992-07-21 Lawrence Technology Semiconductor EPI on recycled silicon wafers
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH11307413A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11316154A (ja) * 1998-05-01 1999-11-16 Shin Etsu Handotai Co Ltd 積層材料および光機能素子
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2048697A4

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749908B2 (en) 2004-11-26 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Edge removal of silicon-on-insulator transfer wafer
US7951718B2 (en) 2004-11-26 2011-05-31 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
JP2010272851A (ja) * 2009-04-22 2010-12-02 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP2014082316A (ja) * 2012-10-16 2014-05-08 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法

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EP2048697B1 (en) 2015-10-14

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