WO2007007539A1

WO2007007539A1 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器

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Publication number: WO2007007539A1
Application number: PCT/JP2006/312718
Authority: WO
Inventors: Tsutomu Ishino
Original assignee: Rohm Co., Ltd.
Priority date: 2005-07-08
Filing date: 2006-06-26
Publication date: 2007-01-18
Also published as: US7576529B2; CN101199105A; US7888926B2; US20090033299A1; JP4689377B2; TW200703864A; JP2007020315A; US20090273329A1; KR20080031902A

Abstract

　パルス信号生成回路１０は出力電圧Ｖｏｕｔが所定の基準電圧に近づくようデューティ比が制御されるパルス信号ＳＩＧ１０を生成する。ドライバ回路２０は、パルス信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のゲートに印加する第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。しきい値電圧生成部４０は、第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなるしきい値電圧Ｖｔｈを生成する。軽負荷検出コンパレータ４２は、スイッチング電圧Ｖｓｗをしきい値電圧Ｖｔｈと比較し、軽負荷検出信号ＳＩＧ１２を出力する。

Description

明細書

降圧型スイッチングレギユレータおよびその制御回路ならびにそれを用いた電子機器

技術分野

[0001] 本発明は、降圧型スイッチングレギユレータに関し、特に同期整流方式のスィッチングレギユレータの制御技術に関する。

背景技術

[0002] 近年の携帯電話、 PDA (Personal Digital Assistant)、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、 1. 5V以下の低電圧で動作するものがある。

[0003] 一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、 3V〜4V程度であり、この電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギユレータや、シリーズレギユレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。

[0004] 降圧型のスイッチングレギユレータは、整流用のダイオードを用いる方式 (以下、ダィオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有する力制御回路の外部に、出力インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、 LSIの内部に集積ィ匕することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギユレータ（以下、同期整流方式スイッチングレギユレ一タと、う）が用いられることが多い。

[0005] ここで、上述の電子機器に用いられるマイクロプロセッサに着目すると、演算処理を行う動作時においては、ある程度の電流が流れる一方、待機時にはわずかな電流しか流れなない。図 8 (a)、（b)はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、 ILは、出力インダクタに流れる電流（以下、インダクタ電流 ILともいう）を、 loutは負荷電流を表しており、インダクタ電流 ILの時間平均値が負荷電流 loutとなる。図 8 (a) に示すように、重負荷時においては、負荷電流 loutが大きいため、インダクタ電流 IL は常に正の値となる。ここで、インダクタ電流 ILは、負荷に向力つて流れる方向が正である。ところ力図 8 (b)に示すように、軽負荷時において負荷電流 loutが減少すると、インダクタ電流 ILが斜線部のように負となり、出力インダクタに流れる電流 ILの向きが反転する。その結果、同期整流方式では、軽負荷時において、出力インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタカ供給されるものであるため、電力を無駄に消費していることになる。

[0006] たとえば、特許文献 1から 3には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギユレータが開示されている。特許文献 2、 3に記載される技術では、インダクタ電流 ILをモニタし、その向きが正力負に反転すると、同期整流用トランジスタをオフすることにより、高効率ィ匕を図っている。

特許文献 1：特開 2004— 32875号公報

特許文献 2 :特開 2002— 252971号公報

特許文献 3：特開 2003— 319643号公報

発明の開示

発明が解決しょうとする課題

[0007] インダクタ電流の向きを検出するためには、出力インダクタに直列に抵抗素子を設け、その両端の電圧をモニタする方法の他、スイッチングトランジスタと同期整流用トランジスタの接続点の電圧（以下、スイッチング電圧 Vswとヽぅ）をモニタする方法が考えられる。図 9 (a)は、軽負荷時におけるスイッチング電圧 Vswを示すタイムチヤ一トである。図 9 (a)に示すように、軽負荷時においては、スイッチングトランジスタがオンする期間 Tplにおいて、スイッチング電圧 Vswはハイレベルとなる。次に同期整流用トランジスタがオンする期間 Tp2において、スイッチング電圧 Vswはー且負電圧となり、インダクタ電流 ILが減少するとともに徐々に上昇する。その後、インダクタ電流 ILの向きが反転するタイミング (以下、ゼロクロス点ともいう）で、スイッチング電圧 Vswは 0 Vとなる。このことから、このスイッチング電圧 Vswを、しきい値電圧 Vth=OVと比較することにより、軽負荷状態を検出することができる。期間 Tp3は、スイッチングトランジスタ、同期整流用トランジスタがともにオフされた状態を示してヽる。

[0008] スイッチング電圧 Vswとしきい値電圧 Vthとの電圧比較には、コンパレータを用いるのが一般的である。コンパレータは有限の応答速度を有するため、その出力信号は、比較される 2つの電圧の大小関係が変化してから、遅延時間 ΔΤ経過後に変化することになる。図 9 (b)は、図 9 (a)に示すスイッチング電圧 Vswとしきい値電圧 Vth = OVとを比較するコンパレータの出力信号 Vcmpを示す。ここで出力信号 Vcmpは、 V sw > Vthのときハイレベル、 Vswく Vthのときローレベルである。

[0009] しきい値電圧 Vthを OVで常に固定しておく場合、スイッチングトランジスタがオンしている期間 Tplにおいて、コンパレータの出力信号 Vcmpはハイレベルである。スィツチングトランジスタがオフすると Vswく Vthとなる力コンパレータの出力信号 Vcm pの遷移は遅延時間 A tだけ遅れてローレベルとなる。したがって、もし、スイッチングトランジスタがオフし、同期整流用トランジスタがオンしてから、インダクタ電流 ILの向きが反転するまでの時間てが遅延時間 Δはりも短い場合、コンパレータはゼロクロス点を検出できないことになる。

[0010] 本発明は力かる課題に鑑みてなされたものであり、その目的は、同期整流方式の降圧型スイッチングレギユレータにおいて、軽負荷時にインダクタ電流の向きの反転を確実に検出することが可能な降圧型スイッチングレギユレータおよびその制御回路の提供にある。

課題を解決するための手段

[0011] 本発明のある態様は、同期整流方式の降圧型スイッチングレギユレータの制御回路に関する。この制御回路は、直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含み、 2つのトランジスタの接続点に現れるスイッチング電圧を、本制御回路の外部に接続されるスイッチングレギユレータ出力回路に供給する出力段と、スイッチングレギユレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス信号を生成するパルス信号生成回路と、パルス信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲートに印加すべき第 1 、第 2ゲート電圧を生成するドライバ回路と、スイッチング電圧を、第 2ゲート電圧と同期した電圧であって、同期整流用トランジスタがオフすべき期間においてハイレベルとなり、同期整流用トランジスタがオンすべき期間にお、てローレベルとなるしき!/、値電圧と比較し、スイッチング電圧がしき!/ヽ値電圧を上回ると所定レベルの軽負荷検出信号を出力する軽負荷検出回路と、を備える。ドライバ回路は、軽負荷検出回路から所定レベルの軽負荷検出信号が出力されると、同期整流用トランジスタが強制的にオフするように第 2ゲート電圧を制御する。

[0012] この態様によれば、スイッチングトランジスタがオンする期間において、しきい値電圧（以下、 Vthと記す）はハイレベルとなるため、スイッチング電圧（以下、 Vswと記す )としきい値電圧 Vthとの間には、 Vswく Vthが成り立つことになる。その結果、インダクタ電流の向きの反転 (以下、ゼロクロスともいう）の検出に先立って、軽負荷検出コンパレータの出力をあら力じめ所定レベルと異なるレベルに遷移させ、ゼロクロスの検出に備えることができ、結果としてインダクタ電流の向きの反転を確実に検出することがでさる。

[0013] 軽負荷検出回路は、第 2ゲート電圧と同期した電圧であって、同期整流用トランジスタがオフすべき期間にお、てハイレベルとなり、同期整流用トランジスタがオンすベき期間にお、てローレベルとなるしき、値電圧を生成するしき!、値電圧生成部と、スイッチング電圧をしきい値電圧と比較する軽負荷検出コンパレータと、を含んでもよい

[0014] しき、値電圧は、第 2ゲート電圧を論理反転した信号であってもよヽ。また、しきヽ値電圧生成部は、入力端子が同期整流用トランジスタのゲートに接続されたインバータを含み、当該インバータの出力信号を、しきい値電圧として出力してもよい。

[0015] ドライバ回路は、軽負荷検出コンパレータカゝら所定レベルの軽負荷検出信号が出力されてから、パルス信号がスイッチングトランジスタのオンを指示するまでの期間、同期整流用トランジスタを強制的にオフしてもよい。また、ドライバ回路は、クロック端子に軽負荷検出信号が入力され、リセット端子にパルス信号に応じた信号が入力され、データ端子にハイレベルが入力された Dフリップフロップを含み、フリップフロップの出力信号がハイレベルの期間、同期整流用トランジスタを強制的にオフしてもよい

[0016] 軽負荷時において、ゼロクロスを検出して同期整流用トランジスタをオフすると、降圧型スイッチングレギユレータの出力電圧はー且上昇する。その後、負荷に電流が流れること〖こより、出力電圧が基準電圧付近まで降下し、スイッチングトランジスタのオンが指示されるまでスイッチング動作を停止される。スイッチング動作が停止される期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のゲートドライブ電流が流れないため、制御回路の消費電流を低減することができる。

[0017] 制御回路は、 1つの半導体基板上に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗ゃキャパシタなどが半導体基板の外部に設けられて、てもよ!/、。

[0018] 本発明の別の態様は、降圧型スイッチングレギユレータである。この降圧型スィッチングレギユレータは、一端が接地された出力キャパシタおよび出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギユレータ出力回路と、スイッチングレギユレータ出力回路に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。

[0019] この態様によると、降圧型スイッチングレギユレータに接続される負荷の動作状態が変化して軽負荷となった場合に、確実にゼロクロスを検出してスイッチング動作を停止し、回路の消費電流を低減することができる。

[0020] 本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力する電池と、マイクロプロセッサと、電池電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイッチングレギユレータと、を備える。

この態様によると、マイクロプロセッサがスリープ状態となって負荷電流が減少した場合に、効率よく降圧動作を行うことができ、電池の長寿命化を図ることができる。

[0021] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。発明の効果

[0022] 本発明に係る降圧型スイッチングレギユレータおよびその制御回路によれば、軽負荷時にインダクタ電流の向きの反転を確実に検出することができる。

図面の簡単な説明

[0023] [図 1]実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図である

[図 2]図 1の降圧型スイッチングレギユレータを搭載した電子機器の構成を示すブロック図である。

[図 3]図 1のパルス信号生成回路の構成例を示す回路図である。

[図 4]図 1のドライバ回路の構成を示す回路図である。

[図 5]図 5 (a)〜（h)は、図 1の降圧型スイッチングレギユレータの電流、電圧波形を示すタイムチャートである。

[図 6]図 6 (a)〜（g)は、図 1の降圧型スイッチングレギユレータの電流、電圧波形を示すタイムチャートである。

[図 7]図 1の制御回路の変形例を示す回路図である。

[図 8]図 8 (a)、（b)はそれぞれ、同期整流方式の降圧型スイッチングレギユレータの重負荷および軽負荷時の電流の時間波形を示す図である。

[図 9]図 9 (a)、（b)は、軽負荷状態の検出について説明するためのタイムチャートである。

符号の説明

[0024] 10 パルス信号生成回路、 20 ドライバ回路、 22 インバータ、 30 ANDゲート、 34 Dフリップフロップ、 36 インバータ、 40 しきい値電圧生成部、 42 軽負荷検出コンパレータ、 44 軽負荷検出回路、 100 制御回路、 102 入力端子、 120 スイッチングレギユレータ出力回路、 Ml スイッチングトランジスタ、 M2 同期整流用トランジスタ、 L1 出力インダクタ、 C1 出力キャパシタ、 Vgl 第 1ゲート電圧、 Vg2 第 2ゲート電圧、 Vth しきい値電圧、 SIG10 パルス信号、 SIG12 軽負荷検出信号、 200 降圧型スイッチングレギユレータ、 300 電子機器、 310 電池、 350 マイクロプロセッサ。

発明を実施するための最良の形態

[0025] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

[0026] 図 1は、実施の形態に係る降圧型スイッチングレギユレータ 200の構成を示す回路図である。図 2は、図 1の降圧型スイッチングレギユレータ 200を搭載した電子機器 30 0の構成を示すブロック図である。電子機器 300は、たとえば携帯電話端末や CDプレイヤ、 PDAなどの電池駆動型の小型情報端末である。以下の実施の形態では、電子機器 300は携帯電話端末として説明する。

[0027] 電子機器 300は、電池 310、電源装置 320、アナログ回路 330、デジタル回路 340 、マイクロプロセッサ 350、 LED360を含む。電池 310は、たとえばリチウムイオン電池であり、電池電圧 Vbatとして 3〜4V程度を出力する。アナログ回路 330は、パワーアンプや、アンテナスィッチ、 LNA(Low Noise Amplifier)、ミキサゃ PLL (Phas e Locked Loop)などの高周波回路を含み、電源電圧 Vcc = 3. 4V程度で安定動作する回路ブロックを含む。また、デジタル回路 340は、各種 DSP (Digital Signal Processor)などを含み、電源電圧 Vdd= 3. 4V程度で安定動作する回路ブロックを含む。マイクロプロセッサ 350は、電子機器 300全体を統括的に制御するブロックであり、電源電圧 1. 5Vで動作する。 LED360は、 RGB3色の LED (Light Emitti ng Diode)を含み、液晶のバックライトや、照明として用いられ、その駆動には、 4V 以上の駆動電圧が要求される。

[0028] 電源装置 320は、多チャンネルのスイッチング電源であり、各チャンネルごと必要に応じて、電池電圧 Vbatを降圧、または昇圧する複数のスイッチングレギユレ一タを備え、アナログ回路 330、デジタル回路 340、マイクロプロセッサ 350、 LED360に対して適切な電源電圧を供給する。

[0029] 本実施形態に係る図 1の降圧型スイッチングレギユレータ 200は、たとえば 1. 5Vで動作するマイクロプロセッサ 350のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、図 1に戻り、本実施の形態に係る降圧型スイッチングレギユレータ 200の構成について詳細に説明する。

[0030] 降圧型スイッチングレギユレータ 200は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路 100、スイッチングレギユレータ出力回路 120を含む。制御回路 100は、ひとつの半導体基板に集積ィ匕された LSIチップであり、スイッチング素子として機能するスイッチングトランジスタ Ml、同期整流用トランジスタ M2は、この制御回路 100に内蔵される。スイッチングトランジスタ Ml、同期整流用トランジスタ M2は、ディスクリート素子を用い、制御回路 100の外部に設けてもよい。

[0031] スイッチングレギユレータ出力回路 120は、出力インダクタ Ll、出力キャパシタ C1を含む。出力キャパシタ C1は一端が接地され、他端が出力インダクタ L1の一端に接続される。出力インダクタ L1の他端は、制御回路 100と接続される。降圧型スイッチングレギユレータ 200は、出力キャパシタ C1に現れる電圧を出力電圧 Voutとして、図示しない負荷に出力する。本実施の形態において、負荷は、図 2のマイクロプロセッサ 3 50に相当する。

[0032] この降圧型スイッチングレギユレータ 200は、制御回路 100によって出力インダクタ L1に流れる電流を制御してエネルギ変換を行い、入力電圧 Vinを降圧する。降圧された電圧は、出力キャパシタ C1により平滑ィ匕され、出力端子 204に接続される負荷に出力電圧 Voutとして供給される。以下、負荷に流れる電流を負荷電流 Iout、出力インダクタ L1に流れる電流をインダクタ電流 ILという。また、インダクタ電流 ILは、負荷に向かって流れる向きを正方向とする。

[0033] 制御回路 100は、入力、出力端子として、入力端子 102、スイッチング端子 104、電圧帰還端子 106を備える。入力端子 102には電池 310が接続され、入力電圧 Vin として電池電圧 Vbatが入力される。また、スイッチング端子 104は、出力インダクタ L 1に接続され、制御回路 100の内部で生成したスイッチング電圧 Vswを出力する。また、電圧帰還端子 106は、負荷に印加される出力電圧 Voutが帰還される端子である。

[0034] 制御回路 100は、パルス信号生成回路 10、ドライバ回路 20、スイッチングトランジスタ Ml、同期整流用トランジスタ M2、軽負荷検出回路 44を含む。

[0035] スイッチングトランジスタ Mlは、 Pチャンネル MOSトランジスタであって、ソースは入力端子 102に接続され、ドレインはスイッチング端子 104に接続される。スイッチングトランジスタ Mlのバックゲートは入力端子 102と接続され、ノックゲートとドレイン間には、図示しないボディダイオード (寄生ダイオード）が存在する。

[0036] 同期整流用トランジスタ M2は、 Nチャンネル MOSトランジスタであって、ソースは

04と接続される。また、同期整流用トランジスタ M2のバックゲートは接地されている。同期整流用トランジスタ M2のバックゲートとドレイン間には、図示しないボディダイォードが存在する。

[0037] スイッチングトランジスタ Ml、同期整流用トランジスタ M2は、入力電圧 Vinが印加される入力端子 102と接地間に直列に接続されており、 2つのトランジスタの接続点の電圧を、スイッチング電圧 Vswとして本制御回路 100の外部にスイッチング端子 10 4を介して接続される出力インダクタ L1の一端に印加する。

[0038] パルス信号生成回路 10には、降圧型スイッチングレギユレータ 200の出力電圧 Vo utが、電圧帰還端子 106を介して入力される。図 3は、パルス信号生成回路 10の構成を示す回路図である。図 3のパルス信号生成回路 10は、パルス幅変調方式によつてノルス信号 SIG10のデューティ比を制御する。パルス信号生成回路 10は、第 1抵抗 Rl、第 2抵抗 R2、誤差増幅器 12、 PWMコンパレータ 14、オシレータ 16を含む。

[0039] 電圧帰還端子 106に帰還された出力電圧 Voutは、第 1抵抗 Rl、第 2抵抗 R2によつて分圧される。分圧された出力電圧 Vout' =Vout XR2/ (Rl +R2)は、誤差増幅器 12の反転入力端子に入力される。誤差増幅器 12の非反転入力端子には基準電圧 Vrefが入力される。誤差増幅器 12は、基準電圧 Vrefと分圧された出力電圧 Vo ut'の誤差を増幅した誤差電圧 Verrを出力する。誤差増幅器 12から出力される誤差電圧 Verrは、 PWMコンパレータ 14の非反転入力端子に入力される。 [0040] オシレータ 16は、三角波またはのこりぎ波状の周期電圧 Voscを出力し、 PWMコンパレータ 14の反転入力端子へと出力する。 PWMコンパレータ 14は、誤差電圧 Verr と、周期電圧 Voscを比較し、 Verr>Voscのときハイレベル、 Verrく Voscのときローレベルとなるパルス信号 SIG 10を出力する。

[0041] このようにしてパルス信号生成回路 10は、降圧型スイッチングレギユレータ 200の出力電圧 Voutが所定の基準電圧 Vref' =Vref X (R1 +R2) ZR2に近づくように、デューティ比が制御されるパルス信号 SIG10を生成する。パルス信号 SIG10のデュ一ティ比はスイッチングトランジスタ Mlおよび同期整流用トランジスタ M2のオン時間を規定する。

[0042] 図 1に戻る。ドライバ回路 20は、パルス信号生成回路 10から出力されるパルス信号 SIG 10にもとづき、スイッチングトランジスタ Mlのゲートに印加すべき第 1ゲート電圧 Vglと、同期整流用トランジスタ M2のゲートに印加すべき第 2ゲート電圧 Vg2と、を生成する。スイッチングトランジスタ Mlは、第 1ゲート電圧 Vglがローレベルのときがオンし、ハイレベルのときオフする。また、同期整流用トランジスタ M2は、第 2ゲート電圧 Vg2がハイレベルのときオンし、ローレベルのときオフする。

[0043] ドライバ回路 20は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がそれぞれオンする時間の比を、パルス信号 SIG10のハイレベルとローレベルのデューティ比にもとづいて設定し、 2つのトランジスタを交互にオンオフさせる。具体的には、パルス信号 SIG10がハイレベルの期間、スイッチングトランジスタ Mlをオン、同期整流用トランジスタ M2をオフし、パルス信号 SIG10がローレベルの期間、スイッチングトランジスタ Mlをオフ、同期整流用トランジスタ M2をオンとする。さらに、ドライバ回路 20は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2が同時にオンして貫通電流が流れるのを防止するため、第 1ゲート電圧 Vglがハイレベル、第 2ゲート電圧 Vg2がローレベルとなる期間（デッドタイム）を各周期ごとに設けてもよい。

[0044] 軽負荷検出回路 44は、しきい値電圧生成部 40、軽負荷検出コンパレータ 42を含む。

しきい値電圧生成部 40は、しきい値電圧 Vthを生成する。このしきい値電圧生成部 40は、その入力端子が同期整流用トランジスタ M2のゲートに接続されたインバータである。しきい値電圧生成部 40は、インバータの出力信号を、しきい値電圧 Vthとして軽負荷検出コンパレータ 42に出力する。すなわち、しきい値電圧生成部 40により生成されるしきい値電圧 Vthは、同期整流用トランジスタ M2のゲートに印加される第 2ゲート電圧 Vg2と同期した電圧であって、同期整流用トランジスタ M2がオフすべき期間にお、てハイレベルとなり、同期整流用トランジスタ M2がオンすべき期間においてローレベルとなる。しきい値電圧 Vthは、ローレベルのとき接地電位 OV、ハイレベルのとき、入力電圧 Vin (=Vbat)となる。

[0045] 軽負荷検出コンパレータ 42の非反転入力端子は、スイッチング端子 104と接続され、スイッチング電圧 Vswが入力される。また、軽負荷検出コンパレータ 42の反転入力端子は、しきい値電圧生成部 40と接続され、しきい値電圧 Vthが入力される。軽負荷検出コンパレータ 42は、スイッチング電圧 Vswをしきい値電圧 Vthと比較し、 Vs w> Vthのときハイレベル、 Vsw< Vthのときローレベルとなる軽負荷検出信号 SIG 12を出力する。

[0046] このように構成された軽負荷検出回路 44は、スイッチング電圧 Vswを、第 2ゲート電圧 Vg2と同期した電圧であって、同期整流用トランジスタ M2がオフすべき期間にお V、てハイレベルとなり、同期整流用トランジスタ M2がオンすべき期間にお!/、てローレベルとなるしき、値電圧 Vthと比較し、スイッチング電圧 Vswがしき!/ヽ値電圧 Vthを上回るとハイレベルの軽負荷検出信号 SIG12を出力する。

[0047] ドライバ回路 20は、軽負荷検出回路 44からハイレベルの軽負荷検出信号 SIG 12 が出力されると、第 2ゲート電圧 Vg2をローレベルとして同期整流用トランジスタ M2 を強制的にオフさせる。

[0048] 図 4は、ドライバ回路 20の構成を示す回路図である。ドライバ回路 20は、インバー夕 22、ノッフ: τ26、 28、 32、 ANDゲート 30、 Dフリップフ Pップ 34、インノ一夕 36を含む。

[0049] インバータ 22は、パルス信号生成回路 10から出力されるパルス信号 SIG10の論理値を反転する。スイッチングトランジスタ Mlを駆動するためには、十分な電流能力が必要であるため、インバータ 22の出力信号 SIG10'は、バッファ 26およびバッファ 28によって増幅される。ノッファ 28の出力信号は第 1ゲート電圧 Vglとしてスィッチングトランジスタ Mlのゲートに出力される。

[0050] Dフリップフロップ 34のクロック端子には、軽負荷検出コンパレータ 42から出力される軽負荷検出信号 SIG12が入力される。また、リセット端子はインバータ 22の出力と接続され、ノルス信号 SIG10を反転した信号 SIG10'が入力される。また、データ端子は電源ラインと接続され、ハイレベルが入力されている。 Dフリップフロップ 34の出力信号 SIG14は、インバータ 36により反転される。 ANDゲート 30は、インバータ 36 の出力信号 SIG16と、インバータ 22の出力信号 SIG10'の論理積をバッファ 32に出力する。バッファ 32は、 ANDゲート 30の出力信号を増幅し、第 2ゲート電圧 Vg2として同期整流用トランジスタ M2のゲートに出力する。 Dフリップフロップ 34は、 RSフリツプフロップに置換してもよ、。

[0051] インバータ 36の出力信号 SIG16がローレベルのとき、 ANDゲート 30の出力信号は、インバータ 22の出力信号 SIG10'の論理値にかかわらずローレベルに固定される。その結果、インバータ 36の出力信号 SIG16がローレベルの期間、すなわち、 Dフリップフロップ 34の出力信号 SIG14がハイレベルの期間、同期整流用トランジスタ M 2は強制的にオフされる。

[0052] 以上のように構成された降圧型スイッチングレギユレータ 200の動作について、図 5

(&)〜(11)ぉょび図6 (_&)〜(₈)をもとに説明する。これらの図においては、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

[0053] 図 5 (a)〜（h)は、図 1の降圧型スイッチングレギユレータ 200の電流、電圧波形を示すタイムチャートである。図 5 (a)は、出力電流 loutを、同図（b)は出力電圧 Vout を、同図（c)は、誤差電圧 Verrおよび周期電圧 Voscを、同図（d)は、パルス信号 SI G10を、同図（e)は、軽負荷検出信号 SIG12を、同図（f)は、 Dフリップフロップ 34の出力信号 SIG14およびインバータ 36の出力信号 SIG16を、同図（g)は、第 1ゲート電圧 Vglを、同図 (h)は、第 2ゲート電圧 Vg2を示す。

[0054] 時刻 TO〜時刻 T1の期間、降圧型スイッチングレギユレータ 200は、出力電流 lout が十分に大きい重負荷状態で降圧動作を行っている。時刻 T1に、負荷の動作状態が変化し、出力電流 loutが小さな軽負荷状態に遷移する。時刻 T2に、 Verr < Vosc となり、パルス信号 SIG10がローレベルとなる。パルス信号 SIG10がローレベルとなると、同期整流用トランジスタ M2がオンする。このとき、スイッチング電圧 Vswはー且接地電位 (OV)より低くなり、その後、徐々に上昇して時刻 T3に接地電位と等しくなるゼロクロスが発生する。軽負荷検出コンパレータ 42は、ゼロクロスを検出すると、ハイレベルの軽負荷検出信号 SIG12を出力する。

[0055] 時刻 T3に、軽負荷検出信号 SIG12がハイレベルとなると、 Dフリップフロップ 34の出力信号 SIG14はハイレベル (インバータ 36の出力信号 SIG16はローレベル）となるため、第 2ゲート電圧 Vg2はローレベルとなり、同期整流用トランジスタ M2が強制的にオフされる。

[0056] 時刻 T3に同期整流用トランジスタ M2が強制的にオフすると、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともにオフ状態となるため、出力電圧 Voutは上昇し、誤差電圧 Verrは低下する。誤差電圧 Verrが低下することにより、 Verr<Vo scとなるため、パルス信号 SIG10はしばらくの期間、ローレベルとなる。パルス信号 S IG 10がローレベルとなると、スイッチングトランジスタ Mlがオンしないため、スィッチング動作が停止する。スイッチング動作が停止した状態では、出力キャパシタ C1から負荷に、出力電流 loutが徐々に流れるため、出力電圧 Voutは徐々に低下していく。出力電圧 Voutの低下にともなって、誤差電圧 Verrは徐々に上昇していく。

[0057] 誤差電圧 Verrが上昇し、時刻 T4に Verr>Voscとなると、パルス信号 SIG10がハィレベル、第 1ゲート電圧 Vglがローレベルとなり、スイッチングトランジスタ Mlがオンする。また、パルス信号 SIG10がハイレベルとなると、 Dフリップフロップ 34がリセットされるため、 Dフリップフロップ 34の出力信号 SIG14はローレベル、インバータ 36の出力信号 SIG16はハイレベルとなって、第 2ゲート電圧 Vg2の固定が解除される。

[0058] 時刻 T5に Verr<Voscとなると第 1ゲート電圧 Vgl、第 2ゲート電圧 Vg2がハイレべルとなり、スイッチングトランジスタ Mlがオフするとともに、同期整流用トランジスタ M2 がオンとなる。このとき、軽負荷状態が持続していると、再度、軽負荷検出コンパレータ 42によってゼロクロスが検出され、時刻 T6に強制的に同期整流用トランジスタ M2 がオフされる。

[0059] 図 6 (a)〜（g)は、降圧型スイッチングレギユレータ 200の動作状態を示すタイムチヤートである。同図（a)は、スイッチング電圧 Vswを、同図（b)は、インダクタ電流 ILを、同図（c)は、パルス信号 SIG10を、同図（d)は、第 1ゲート電圧 Vglを、同図（e)は、第 2ゲート電圧 Vg2を、同図 (f)は、しきい値電圧 Vthを、同図 (g)は、軽負荷検出信号 SIG12を示す。

[0060] 図中、時刻 T10〜T11の期間、パルス信号 SIG10がハイレベルとなり、ドライバ回路 20により生成される第 1ゲート電圧 Vgl、第 2ゲート電圧 Vg2はいずれもローレべルとなる。第 1ゲート電圧 Vglがローレベルの期間、スイッチングトランジスタ Mlがォンとなり、スイッチング電圧 Vswは、入力端子 102に入力される入力電圧 Vin (=Vba t)付近まで上昇している。一方、時刻 T10〜T11の期間、第 2ゲート電圧 Vg2を反転したしきい値電圧 Vthはハイレベルとなる。第 2ゲート電圧 Vg2のハイレベルは、制御回路 100に与えられる電池電圧 Vbatと等し!/、。

[0061] 時刻 T10〜T11の期間、 Vsw> Vthが成り立つているため、軽負荷検出信号 SIG 12はローレベルとなる。時刻 T11にパルス信号 SIG10がローレベルとなると、第 1ゲート電圧 Vgl、第 2ゲート電圧 Vg2がともにハイレベルとなり、スイッチングトランジスタ Mlがオフするとともに、同期整流用トランジスタ M2がオンする。時刻 T11に同期整流用トランジスタ M2がオンすると、スイッチング電圧 Vsw力以下まで低下する。また、第 2ゲート電圧 Vg2がハイレベルとなると、しきい値電圧生成部 40から出力されるしき、値電圧 Vthはローレベル（0V)となる。

[0062] 時刻 T11以降、インダクタ電流 ILの減少とともにスイッチング電圧 Vswは上昇していく。時刻 T12にインダクタ電流 ILが OAとなり、電流の向きが反転するタイミングで V sw=Vth( = OV)となり、ゼロクロスが検出される。このタイミングで、軽負荷検出信号 SIG12はハイレベルとなる。上述のように軽負荷検出信号 SIG12がハイレベルとなると、第 2ゲート電圧 Vg2がローレベルに設定され、同期整流用トランジスタ M2が強制的にオフされる。時刻 T12に第 2ゲート電圧 Vg2がローレベルとなると、しきい値電圧 Vthはハイレベルとなるため、 Vsw<Vthとなり、軽負荷検出信号 SIG12は速やかにローレベルとなる。

[0063] 時刻 T12に同期整流用トランジスタ M2が強制的にオフされると、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともにハイインピーダンス状態となるため、出力インダクタ L1によって共振が誘起され、スイッチング電圧 Vswは振動する。この状態は、図 5 (a)〜(h)の時刻 T3〜T4に相当する。軽負荷状態が持続すると、制御回路 100は、時刻 T10〜時刻 T13の動作を周期的に繰り返す。

[0064] 本実施の形態に係る降圧型スイッチングレギユレータ 200の動作を、しきい値電圧 Vthを接地電位に固定した場合の動作と比較する。

しきい値電圧 Vthを接地に固定した場合、図 9 (a)、（b)に示したように、スィッチングトランジスタ Mlがオンの期間、軽負荷検出コンパレータ 42の出力はハイレベルとなる。同期整流用トランジスタ M2がオンし、スイッチング電圧 Vswが負電圧となると、軽負荷検出コンパレータ 42の出力は、軽負荷検出コンパレータ 42の遅延時間 ΔΤ だけ遅れて遷移する。その結果、遅延時間 ΔΤの期間、ゼロクロスの検出が行えないことになる。

[0065] 一方、本実施の形態に係る降圧型スイッチングレギユレータ 200では、しきい値電圧 Vthを第 2ゲート電圧 Vg2と同期して生成する。このため、スイッチングトランジスタ Mlがオンの期間、しきい値電圧 Vthがハイレベルとなり、軽負荷検出コンパレータ 4 2の出力をあらかじめローレベルに設定することができる。その結果、ゼロクロスの直前に、軽負荷検出コンパレータ 42の出力の遷移が起きないため、遅延時間 ΔΤも発生せず、ゼロクロスを確実に検出することができる。

[0066] また、ドライバ回路 20に、軽負荷検出信号 SIG12によりセットされ、パルス信号 SIG 10によりリセットされる Dフリップフロップ 34を設け、その出力信号 SIG14にもとづいて第 2ゲート電圧 Vg2の論理値を強制的に変化させている。その結果、ゼロクロスを検出してから、出力電圧 Voutが低下して再度スイッチングトランジスタ Mlのオンが指示されるまでの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイッチング動作を好適に停止することができる。

[0067] 以上のように、本実施の形態に係る降圧型スイッチングレギユレータ 200によれば、ゼロクロスを確実に検出し、軽負荷状態の効率の悪ィ匕を防止することができる。さらに、降圧型スイッチングレギユレータ 200の効率が改善することにより、降圧型スィッチングレギユレータ 200が搭載される電子機器 300の電池の寿命を延ばすことができる

[0068] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0069] 実施の形態では、パルス信号生成回路 10として、出力電圧 Voutをモニタしてノルス信号 SIG10を生成する PWM方式について説明したがこれには限定されない。図 7は、制御回路 100の変形例を示す回路図であり、図 1と共通する部分は省略している。図 7のパルス信号生成回路 10aは、ヒステリシスコンパレータ 50、第 1抵抗 R1 、第 2抵抗 R2、パルス変調器 52を含む。第 1抵抗 Rl、第 2抵抗 R2は、出力電圧 Vo utを分圧する。ヒステリシスコンパレータ 50は、分圧された出力電圧 Vout'と基準電圧 Vrefを比較する。

[0070] ノルス変調器 52は、所定のデューティ比を有するパルス信号 SIG10をドライバ回路 20aへと出力する。また、ドライバ回路 20aはィネーブル端子 ENを備え、そのイネ一ブル端子 ENにはヒステリシスコンパレータ 50の出力信号 SIG20が入力される。ドライバ回路 20aは、ィネーブル端子にハイレベルが入力される期間、パルス信号 SIG 10にもとづいてスイッチングトランジスタ Ml、同期整流用トランジスタ M2をスィッチング動作させる。また、ドライバ回路 20aは、ィネーブル端子にローレベルが入力される期間、スイッチング動作を停止する。

[0071] 図 7の制御回路 100aは、所定のデューティ比を有するパルス信号 SIG10によりスイッチング動作を行う期間と、スイッチング動作を停止する期間を間欠的に繰り返すことにより出力電圧 Voutを目標電圧付近に安定化させる。すなわち、パルス信号 SIG 10によりスイッチング動作を行う期間、出力電圧 Voutは時間とともに上昇する。出力電圧 Voutが、第 1のしきい値電圧 Vmaxに達すると、ヒステリシスコンパレータ 50の出力信号 SIG20はローレベルとなる。出力信号 SIG20がローレベルとなると、ドライバ回路 20aはスイッチング動作を停止する。スイッチング動作が停止すると、出力電圧 Voutは時間とともに低下し始める。スイッチング動作を停止し、出力電圧 Voutが第 1のしき、値電圧 Vmaxより低、第 2のしき、値電圧 Vminまで低下すると、ヒステリシスコンパレータ 50の出力信号 SIG20はハイレベルとなり、ドライバ回路 20aはスィツチング動作を再開する。第 1のしき、値電圧 Vmaxおよび第 2のしき、値電圧 Vmi nは、ヒステリシスコンパレータ 50のヒステリシス幅により決定される。 [0072] このように、図 7の制御回路 100aは、出力電圧 Voutをモニタし、ヒステリシスコンパレータ 50の 2つのしきい値電圧を利用することにより、スイッチングトランジスタ Ml、同期整流用トランジスタ M2を、スイッチング期間と停止期間の 2つの状態を交互に繰り返すことにより、出力電圧 Voutが目標電圧に近づくように制御する。本実施の形態に係るしきい値電圧生成部 40、軽負荷検出コンパレータ 42を用いた軽負荷検出技術は、図 7のように、ヒステリシスコンパレータを用いた制御回路 100aにおいても好適に用いることができる。

[0073] さら〖こ、実施の形態に係るしきい値電圧生成部 40、軽負荷検出コンパレータ 42を用いた軽負荷検出技術は、図 1、図 7に示した出力電圧 Voutにもとづいてスィッチング動作を制御する電圧モード制御のみでなぐ出力インダクタ L1に流れる電流にもとづいてスイッチング動作を制御する電流モード制御の制御回路にも適用することができる。電流モード制御の例としては、ピーク電流モード制御や平均電流モード制御などが広く用いられる力本発明に係る軽負荷検出技術は、いずれの制御においても好適に用いることができる。

[0074] 実施の形態では、制御回路 100を含む降圧型スイッチングレギユレータ 200により駆動される負荷としてマイクロプロセッサを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷に対して、駆動電圧を供給することができる。

[0075] 実施の形態では、制御回路 100がひとつの LSIに一体集積ィ匕される場合について説明したが、これには限定されず、一部の構成要素が LSIの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数の LSIにより構成されてもよい。

[0076] また、本実施の形態にお!、て、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

[0077] 実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなぐ実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることは、うまでもな！/、。産業上の利用可能性

本発明に係る降圧型スィッチングレギユレータおよびその制御回路は、電子機器の電源供給に使用することができる。

Claims

請求の範囲

[1] 同期整流方式の降圧型スイッチングレギユレータの制御回路であって、

直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含み、 2 つのトランジスタの接続点に現れるスイッチング電圧を、本制御回路の外部に接続されるスイッチングレギユレータ出力回路に供給する出力段と、

前記スイッチングレギユレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス信号を生成するパルス信号生成回路と、

前記パルス信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲートに印加すべき第 1、第 2ゲート電圧を生成するドライバ回路と、前記スイッチング電圧を、前記第 2ゲート電圧と同期した電圧であって、前記同期整流用トランジスタがオフすべき期間にお、てハイレベルとなり、前記同期整流用トランジスタがオンすべき期間にお、てローレベルとなるしき、値電圧と比較し、前記スイッチング電圧が前記しきい値電圧を上回ると所定レベルの軽負荷検出信号を出力する軽負荷検出回路と、を備え、

前記ドライバ回路は、前記軽負荷検出回路から前記所定レベルの軽負荷検出信号が出力されると、前記同期整流用トランジスタが強制的にオフするように前記第 2ゲート電圧を制御することを特徴とする制御回路。

[2] 前記軽負荷検出回路は、

前記第 2ゲート電圧と同期した電圧であって、前記同期整流用トランジスタがオフすべき期間にお、てハイレベルとなり、前記同期整流用トランジスタがオンすべき期間にお、てローレベルとなるしき、値電圧を生成するしき!、値電圧生成部と、前記スイッチング電圧を前記しきい値電圧と比較する軽負荷検出コンパレータと、を含むことを特徴とする請求項 1に記載の制御回路。

[3] 前記しき、値電圧は、前記第 2ゲート電圧を論理反転した信号であることを特徴とする請求項 1に記載の制御回路。

[4] 前記しきい値電圧生成部は、入力端子が前記同期整流用トランジスタのゲートに接続されたインバータを含み、当該インバータの出力信号を、前記しきい値電圧として出力することを特徴とする請求項 2に記載の制御回路。

[5] 前記ドライバ回路は、前記軽負荷検出回路から前記所定レベルの軽負荷検出信号が出力されてから、前記パルス信号が前記スイッチングトランジスタのオンを指示するまでの期間、前記同期整流用トランジスタを強制的にオフすることを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[6] 前記ドライバ回路は、クロック端子に前記軽負荷検出信号が入力され、リセット端子に前記パルス信号に応じた信号が入力され、データ端子にハイレベルが入力された Dフリップフロップを含み、前記フリップフロップの出力信号がハイレベルの期間、前記同期整流用トランジスタを強制的にオフすることを特徴とする請求項 5に記載の制御回路。

[7] 前記同期整流用トランジスタは、 Nチャンネル MOSトランジスタであることを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[8] 前記制御回路は、 1つの半導体基板上に一体集積化されることを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[9] 一端が接地された出力キャパシタおよび前記出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギユレータ出力回路と、

前記スイッチングレギユレータ出力回路に、スイッチング電圧を供給する請求項 1から 4のいずれかに記載の制御回路と、

を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スィツチングレギユレータ。

[10] 電池電圧を出力する電池と、

マイクロプロセッサと、

前記電池電圧を降圧して前記マイクロプロセッサに供給する請求項 9に記載の降圧型スイッチングレギユレータと、

を備えることを特徴とする電子機器。