JP6040801B2 - 半導体集積回路装置およびスイッチングレギュレータ - Google Patents

Description

本発明は、半導体集積回路装置およびスイッチングレギュレータに関し、特にスイッチングレギュレータを内蔵した半導体集積回路装置に関する。

電源回路が、特許文献１に開示されている。

特許第３８４１０８３号公報

スイッチングレギュレータを内蔵する半導体集積回路装置は、半導体集積回路装置の外部に設けられたコイルに、時間的に変化する電流を供給するパワーＭＩＳＦＥＴ（絶縁ゲート電界効果型トランジスタ）を有している。スイッチングレギュレータにより所望の電圧を形成するためには、パワーＭＩＳＦＥＴにより供給する電流を比較的大きくする必要が生じる。この電流により、パワーＭＩＳＦＥＴが破壊されてしまうのを防ぐために、スイッチングレギュレータには、パワーＭＩＳＦＥＴに流れる電流を検出する過電流検出回路が設けられる。過電流検出回路では、パワーＭＩＳＦＥＴに流れる電流に応じた電圧と基準電圧との比較を比較回路で行い、過電流を判定する。基準電圧を発生する基準電圧発生回路での消費電力が大きいと、スイッチングレギュレータを内蔵した半導体集積回路装置の消費電力も大きくなってしまう。

特許文献１には、その図６に電源回路が示されている。しかしながら、基準電圧発生回路の低消費電力化については、意識されていない。

本発明の目的は、低消費電力化が可能な基準電圧発生回路を内蔵した半導体集積回路装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体集積回路装置は、内部機能ブロック部（マイクロコントローラやアプリケーション機能を実現する機能ブロック）と、内部機能ブロックに電力を供給するスイッチングレギュレータ部を含み、上記スイッチングレギュレータ部は、外部電源が接続される入力端子と、内部機能ブロックに電力を供給する出力ノードと、入力端子と出力ノードの間に接続されたパワーＭＩＳＦＥＴ（以下、絶縁ゲート型パワーＦＥＴあるいはパワーＦＥＴと称する）と、上記パワーＦＥＴの動作を制御する制御論理回路と、絶縁ゲート型パワーＦＥＴに流れる電流を監視し所定値以上の過電流の発生を検出したとき検出信号を制御論理回路に伝達するように構成された過電流検出回路部と、を含む。

さらに上記半導体集積回路装置は、第１導電型の半導体基板領域と、上記半導体基板領域に形成され互いに分離して配置されたＮ個の第２導電型のウエル領域と、ウエル領域のそれぞれに形成された、第１導電型のソース・ドレイン領域とソース・ドレイン領域間に配置された絶縁ゲート電極とソース領域を対応するウエル領域に接続する導電手段とで構成される絶縁ゲート型ＦＥＴとを含むように構成される。

上記過電流検出回路部は、基準電圧発生回路（以下、基準電圧回路とも称する）とスイッチ回路を具備する。上記基準電圧回路は、最上段の絶縁ゲート型ＦＥＴ（絶縁ゲート電界効果型トランジスタ）のソース領域を上記外部電源入力端子に、ドレイン領域を次段のソース領域に、次段の絶縁ゲート型ＦＥＴのドレイン領域を次次段のソース領域にとそれぞれ電気的に接続することで直列に接続されたＮ−１個の絶縁ゲート型ＦＥＴで構成され、Ｎ−１個の絶縁ゲート型ＦＥＴのゲート電極のそれぞれはバイアス電圧生成回路から出力されるバイアス電圧によって導通状態に維持され、Ｎ−１個の絶縁ゲート型ＦＥＴのオン抵抗の合成値とこれらの絶縁ゲート型ＦＥＴに流れる電流値によって決定される基準電圧を生成するように構成される。

前記スイッチ回路は、他の一個の上記ウエル領域に形成された絶縁ゲート型ＦＥＴで構成され、ソース領域が基準電圧回路の最下段の絶縁ゲート型ＦＥＴのドレイン領域に接続され、ドレイン領域が比較回路の一方の入力ノードに接続され、ゲート電極にはパワーＦＥＴが導通とされるとき同時に導通となる制御電圧が印加されるように接続される。

上記比較回路は、一方の入力ノードに上記スイッチ回路から伝達される基準電圧が入力され、他方の入力ノードに測定回路から伝達される電位が入力され、その比較結果に応じた信号を制御論理回路に伝達するように接続される。

以上の構成によりパワーＦＥＴが非導通の期間、上記スイッチ回路を構成する上記絶縁ゲート型ＦＥＴも非導通となり上記比較回路への上記基準電圧の供給が遮断されるが、上記スイッチ回路が非導通の期間においても上記基準電圧回路を構成する上記Ｎ−１個の上記絶縁ゲート型ＦＥＴは上記バイアス電圧によって導通状態に維持される構成となっている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

低消費電力化が可能な基準電圧発生回路を内蔵した半導体集積回路装置を提供することができる。

また、スイッチ回路を構成する絶縁ゲート型ＦＥＴが非導通の状態においても、基準電圧回路を構成する絶縁ゲート型ＦＥＴのチャンネルは導通状態とされるので寄生バイポーラトランジスタが動作することを防ぐことが可能となり、これにより寄生バイポーラトランジスタに起因する消費電力の増大を防ぐことが可能となる。

本発明の一実施の形態に係わる半導体集積回路装置の構成を示すブロック図である。 本発明の一実施の形態に係わる過電流検出回路の回路図である。 本発明を説明するための半導体集積回路装置の断面図である。 本発明を説明するための等価回路図である。 本発明を説明するための半導体集積回路装置の断面図である。 本発明を説明するための等価回路図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置の構成を示すブロック図である。

図１において、１は、半導体集積回路装置であり、外部端子ＦＢ、ＰＩＮ、およびＯＵＴ（出力端子とも称する）を有している。半導体集積回路装置１においては、１個の半導体チップに、スイッチングレギュレータを含む複数の回路ブロックが形成されているが、同図には図面の複雑化を避けるために、スイッチングレギュレータに関するブロックのみが示されている。スイッチングレギュレータは、パワーＭＩＳＦＥＴ２、３、ドライバー回路４、５、出力段制御論理回路７、過電流検出回路６を有している。また、スイッチングレギュレータは、過電圧検出回路１０、ＰＷＭ（パルス幅変調）比較回路９、発振回路８、エラーアンプ１１、基準電圧発生回路１２、抵抗素子１３、１４を有している。図１において、Ｌは、半導体集積回路装置１の外部に設けられたコイルであり、Ｃは半導体集積回路装置１の外部に設けられた容量素子である。

本明細書では、ＭＩＳＦＥＴの例として絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）を用いた例を示す。従って、以下の説明では、例えばパワーＭＩＳＦＥＴ２、３はＭＯＳＦＥＴ２、３として説明する。パワーＭＯＳＦＥＴ２は、外部端子ＰＩＮに接続されたソース、出力端子ＯＵＴに接続されたドレインおよびドライバー回路４からの入力信号を受けるゲートを有するＰチャンネル型ＭＯＳＦＥＴである。また、パワーＭＯＳＦＥＴ３は、接地電圧（本明細書では半導体集積回路装置を動作させる際の基準電位配線路または中性点となる配線路の電圧をいう。以下単に「接地電圧」という。外部端子ＰＩＮに印加される外部電圧は当該基準電位配線路を基準として印加される。）が印加されるソース、出力端子ＯＵＴに接続されたドレインおよびドライバー回路５からの入力信号を受けるゲートを有するＮチャンネル型ＭＯＳＦＥＴである。言い換えるならば、Ｐチャンネル型ＭＯＳＦＥＴ２のソース・ドレイン経路は、外部端子ＰＩＮと出力端子ＯＵＴとの間に接続され、Ｎチャンネル型ＭＯＳＦＥＴ３のソース・ドレイン経路は出力端子ＯＵＴと接地電圧との間に接続されていると見なすことができる。

外部端子ＰＩＮには、外部電圧が印加され、Ｐチャンネル型ＭＯＳＦＥＴ２、Ｎチャンネル型ＭＯＳＦＥＴ３は、ドライバー回路４、５により、相補的にオン／オフ制御される。これにより、出力端子ＯＵＴには、外部端子ＰＩＮからの電流と接地電圧への電流とが交互に供給される。コイルＬには、出力端子ＯＵＴからの電流と出力端子ＯＵＴへの電流が交互に流れることにより、逆起電圧が形成され、形成された逆起電圧が出力電圧Ｖｏｕｔとなる。なお、容量素子Ｃは、出力電圧Ｖｏｕｔに乗るリップルを低減するために設けられている。

出力電圧Ｖｏｕｔは、外部端子ＦＢに供給される。外部端子ＦＢには、該外部端子と接地電圧との間に直接接続された抵抗素子１３、１４が設けられている。抵抗素子１３、１４は、直列接続されることにより、外部端子ＦＢに供給される出力電圧Ｖｏｕｔを、抵抗素子１３、１４との抵抗値に従った分圧電圧を形成する。形成された分圧電圧は、エラーアンプ１１の正入力端子（＋）に供給される。エラーアンプ１１の負入力端子（−）には、基準電圧発生回路１２により形成された基準電圧が供給される。これにより、エラーアンプ１１は、基準電圧発生回路１２により形成された基準電圧と分圧電圧との電圧差に従った出力信号を形成する。エラーアンプ１１の出力信号は、ＰＷＭ比較回路９の正入力端子（＋）に供給される。ＰＷＭ比較回路９の負入力端子（−）には、発振回路８により形成された発振信号が供給される。

特に制限されないが、発振回路８は、２種類の発振信号を形成する。すなわち、ＰＷＭ比較回路９へ供給する第１発振信号と後で述べる出力段制御論理回路７へ供給する第２発振信号を形成する。第２発振信号は、出力段制御論理回路７を動作させるためのクロック信号として使われる。同図では、第２発振信号は、１本の信号線として示してあるが、第２発振信号は、互いに位相あるいは／および周波数の異なる複数種類のクロック信号であっても良い。特に制限されないが、第１発振信号は、周期的な三角形のクロック信号である。ＰＷＭ比較回路９は、周期的な三角形のクロック信号とエラーアンプ１１からの出力信号とを比較し、例えば、エラーアンプ１１からの出力信号の電圧を、三角形のクロック信号の電圧が超えている期間を検出する。これにより、基準電圧発生回路１２により形成された基準電圧と分圧電圧との間の電圧差が、ＰＷＭ比較回路９によってパルスの時間幅に変換され、出力段制御論理回路７に出力される。いわゆる、ＰＷＭ制御のためのパルス幅（時間）変調された信号が、ＰＷＭ比較回路９から出力されることになる。

過電圧検出回路１０には、特に制限されないが、抵抗分圧回路（抵抗素子１３と１４による）により形成された分圧電圧が供給される。出力電圧Ｖｏｕｔが、所定値よりも高くなった場合、分圧電圧も高くなる。過電圧検出回路１０は、出力電圧Ｖｏｕｔが所定値よりも高くなったことを、分圧電圧を基にして検出を行い、出力段制御論理回路７に伝える。すなわち、出力電圧Ｖｏｕｔが所定値を超えた場合、出力段制御論理回路７に、その旨が伝達されることになる。

出力段制御論理回路７は、特に制限されないが、本実施の形態では、発振回路８からのクロック信号に従って動作する。すなわち、ＰＷＭ比較回路９から供給される出力信号（ＰＷＭ制御用のパルス幅変調された信号）に従って、ドライバー回路４、５に供給される入力信号を形成する。例えば、ＰＷＭ制御用のパルス幅変調された信号がハイレベルとなっている期間（三角形のクロック信号の電圧が、例えばエラーアンプ１１の出力電圧に比べて高い期間）は、Ｐチャンネル型ＭＯＳＦＥＴ２をオンさせる様な入力信号を、出力段制御論理回路７は形成する。一方、ＰＷＭ制御用のパルス幅変調された信号がロウレベルとなっている期間は、Ｎチャンネル型ＭＯＳＦＥＴ３をオンさせる様な入力信号を、出力段制御論理回路７は形成する。これにより、出力電圧Ｖｏｕｔの電圧は、基準電圧発生回路１２により形成された基準電圧に従った値を有する様にフィードバック制御される。

なお、ドライバー回路４、５は、出力段制御論理回路７からの入力信号を受け、パワーＭＯＳＦＥＴ２、３を駆動する入力信号を形成し、パワーＭＯＳＦＥＴ２、３のゲートに供給する。パワーＭＯＳＦＥＴ２、３は、コイルＬに対して電流の供給を行うために、それぞれのサイズが比較的大きくされる。そのため、パワーＭＯＳＦＥＴのゲートに供給される入力信号の波形を整形するために、特に制限されないが、本実施の形態では、ドライバー回路が設けられている。また、出力段制御論理回路７は、過電圧検出回路１０から、出力電圧Ｖｏｕｔが所定値を超えている旨の伝達を受けた場合、例えば、Ｎチャンネル型ＭＯＳＦＥＴ３をオンにし、Ｐチャンネル型ＭＯＳＦＥＴ２をオフにする様な入力信号を形成する。これにより、出力電圧Ｖｏｕｔが所定値よりも低下する様にし、出力電圧Ｖｏｕｔが給電される装置に過電圧が印加されるのを防ぐことを可能としている。

過電流検出回路６は、後で図２を用いてその詳細を説明するが、Ｐチャンネル型ＭＯＳＦＥＴ２のゲートに供給される入力信号と、外部端子ＰＩＮに供給される外部電圧とを受け、Ｐチャンネル型ＭＯＳＦＥＴ２のソース・ドレイン経路を流れる電流が、所定値を超えているか否かを検出し、出力段制御論理回路７へ伝達する。この検出の伝達を受けて、出力段制御論理回路７は、Ｐチャンネル型ＭＯＳＦＥＴ２がオフする様な入力信号を形成して、ドライバー回路４に供給する。これにより、所定値を超える電流がＰチャンネル型ＭＯＳＦＥＴ２を流れてしまうことにより、Ｐチャンネル型ＭＯＳＦＥＴ２が破壊されてしまうのを防ぐことが可能となる。

図２は、過電流検出回路６の回路図である。なお、図１との関係を分かり易くするために、図２には、Ｐチャンネル型ＭＯＳＦＥＴ２と出力端子ＯＵＴも図示してある。また、Ｎチャンネル型ＭＯＳＦＥＴ３は、省略されているが、接続場所は破線で示してある。さらに、図１に示したところのドライバー回路４の出力が、図２では端子ＶＧＰとして示されている（後で説明する図３から図６においても同じ）。

過電流検出回路６は、基準電圧回路１５と、基準電圧回路１５にバイアス電圧を供給するレベルシフト回路２０と、過電流比較回路２３と、スイッチ回路１６とを有している。レベルシフト回路２０により形成されたバイアス電圧が、基準電圧回路１５に印加されることにより、基準電圧が発生される。そのため、基準電圧回路１５とレベルシフト回路２０とを含む二点破線のブロックを基準電圧発生回路２４と称する。また、過電流検出回路６は、抵抗素子１８、ＭＯＳＦＥＴ１７（第２ＭＩＳＦＥＴ）、定電流源１９を有している。

基準電圧回路１５は、後で図３を用いて説明するが、１個の半導体チップに形成された複数のＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９（第１ＭＩＳＦＥＴ）を有している。なお、図２には、基準電圧回路１５を９個のＰチャンネル型ＭＯＳＦＥＴで構成した例が記載されているが、これに限定されずパワーＭＯＳＦＥＴ２の電流容量に応じて適宜選択可能で、理論的には最低１個でもあり得るが、段数が少ないほどＩＣ内部で消費される電流が増加するので、ＩＣ内部で消費される電流を減らすため、許容される電流を勘案して多数個で構成される。

Ｐチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれは、ソース、ドレインおよびゲートを有しており、それぞれのソースとドレイン間に形成されるチャンネルが、直列となるように、直列接続されている。すなわち、ＭＯＳＦＥＴ１５−１のドレインはＭＯＳＦＥＴ１５−２のソースに接続され、ＭＯＳＦＥＴ１５−２のドレインはＭＯＳＦＥＴ１５−３のソースに接続されている。以下、ＭＯＳＦＥＴ１５−３〜１５−９も同様に接続されている。

言い換えるならば、Ｐチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれは、それぞれのソース・ドレイン経路が直列になるように接続されている。また、ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのゲートには、レベルシフト回路２０により形成されたバイアス電圧が共通に印加される。基準回路１５（基準電圧発生回路２４）の一方の端子であるＭＯＳＦＥＴ１５−１（最上段の絶縁ゲート型ＦＥＴ）のソースは、外部端子ＰＩＮに接続され、他方の端子であるＭＯＳＦＥＴ１５−９（最下段の絶縁ゲート型ＦＥＴ）は、スイッチ回路１６に接続されている。スイッチ回路１６は、ソース、ドレインおよびゲートを有するＰチャンネル型ＭＯＳＦＥＴ１６−１（第３ＭＩＳＦＥＴ）を含んでおり、スイッチ回路１６の一方の端子であるＭＯＳＦＥＴ１６−１のソースは、上記基準回路１５（基準電圧発生回路２４）の他方の端子に接続されている。

また、スイッチ回路１６の他方の端子であるＭＯＳＦＥＴ１６−１のドレインは、過電流比較回路２３の正入力端子（＋）に接続されている。スイッチ回路１６の制御端子であるＭＯＳＦＥＴ１６−１のゲートには、上述したドライバー回路４からの入力信号が供給される。これにより、Ｐチャンネル型ＭＯＳＦＥＴ１６−１は、Ｐチャンネル型のパワーＭＯＳＦＥＴ２がオン状態にされる期間において、オン状態となる。すなわち、スイッチ回路１６は、パワーＭＯＳＦＥＴ２がオン状態となるとき、オン状態となり、基準電圧回路１５（基準電圧発生回路２４）の他方の端子を過電流比較回路２３に電気的に接続する。

言い換えるならば、パワーＭＯＳＦＥＴ２がオフ状態となる期間においては、基準電圧回路１５（基準電圧発生回路２４）と過電流比較回路２３の正入力端子との間は、スイッチ回路１６により電気的に分離される。これにより、基準電圧発生回路２４（基準電圧回路１５）から過電流比較回路２３へ電流が流れるのを防ぐことが可能となり、低消費電力化を図ることが可能となる。

過電流比較回路２３の負入力端子（−）は、Ｐチャンネル型ＭＯＳＦＥＴ１７と、抵抗素子１８を介して外部端子ＰＩＮとに接続されている。Ｐチャンネル型ＭＯＳＦＥＴ１７は、ソース、ドレインおよびゲートを有し、そのソースが、抵抗素子１８を介して外部端子ＰＩＮに接続され、そのドレインが電流源１９を介して接地電圧に接続されている。また、該Ｐチャンネル型ＭＯＳＦＥＴ１７のゲートには、Ｐチャンネル型のパワーＭＯＳＦＥＴ２のゲートと同様に、ドライバー回路４からの入力信号が供給される。このＰチャンネル型ＭＯＳＦＥＴ１７は、パワーＭＯＳＦＥＴ２より、そのサイズが小さくされているが、パワーＭＯＳＦＥＴ２と同じ１個の半導体チップに形成され、同じ入力信号をゲートに受けるようにしてあるため、パワーＭＯＳＦＥＴ２を流れる電流に比例した電流が、そのソース・ドレイン間を流れる。すなわち、Ｐチャンネル型ＭＯＳＦＥＴ１７は、パワーＭＯＳＦＥＴ２を模擬するトランジスタと見なすことができる。

パワーＭＯＳＦＥＴ２から出力端子ＯＵＴを流れる電流に比例した電流が、Ｐチャンネル型ＭＯＳＦＥＴ１７を介して電流源１９に流れるため、抵抗素子１８には、パワーＭＯＳＦＥＴ２から出力端子ＯＵＴへ供給される電流の値に応じた電圧が発生する。Ｐチャンネル型ＭＯＳＦＥＴ１７、抵抗素子１８、電流源１９により、パワーＭＯＳＦＥＴ２を流れる電流を測定していると見なすことができるので、これらの素子により測定回路が構成されていると見なすことができる。測定回路からの出力である電圧（測定電圧）は、過電流比較回路２３により比較される。すなわち、過電流比較回路２３は、パワーＭＯＳＦＥＴ２がオン状態にされているとき、スイッチ回路１６を介して基準電圧ＲＥＦが供給され、さらに抵抗素子１８で生じている測定電圧が供給され、両者の比較を行う。

比較結果は、出力段制御論理回路７に供給される。パワーＭＯＳＦＥＴから出力端子ＯＵＴに供給される電流が所定値よりも高い値のときに、基準電圧発生回路２４により形成される基準電圧よりも、測定電圧が高くなるように、基準電圧の値を設定することにより、過電流比較回路２３からはハイレベルの検出結果が出力段制御論理回路７に供給される。このハイレベルの検出結果に応答して、出力段制御論理回路７は、パワーＭＯＳＦＥＴ２のゲートに供給される入力信号を、該パワーＭＯＳＦＥＴ２がオフする様なレベル（ハイレベル）に制限する。

基準電圧回路１５に設けられているＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のゲートには、前述したように、レベルシフト回路２０により形成されたバイアス電圧が共通に印加される。レベルシフト回路２０は、特に制限されないが、外部端子ＰＩＮと接地電圧との間に直列接続された抵抗素子２１と可変電流源２２とを有し、抵抗素子２１と可変電流源２２との接続ノードに発生する電圧が上記バイアス電圧として供給される。可変電流源２２は、例えばＮチャンネル型ＭＯＳＦＥＴで構成することができる。この場合、Ｎチャンネル型ＭＯＳＦＥＴのソース・ドレイン経路が抵抗素子２１と接地電圧との間に直列に接続される。また、このＮチャンネル型ＭＯＳＦＥＴのゲートには、例えば出力段制御論理回路７に設けた制御回路（図示せず）からの制御信号ＣＮＴが供給される。制御信号ＣＮＴの電圧を変更することにより、抵抗素子２１を流れる電流が変わるため、レベルシフトの量を変更し、バイアス電圧を変更することができる。

レベルシフト回路２０より形成されたバイアス電圧は、互いに直列接続されたＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのゲートに共通に供給され、その電圧値は、それぞれのＭＯＳＦＥＴにおいて、ソースとドレイン間にチャンネルが形成される様な値にされる。例えば、外部端子ＰＩＮに印加される外部電圧に対して−５Ｖシフトした様な電圧が、バイアス電圧としてレベルシフト回路２０により形成される。もちろん、上記したバイアス電圧は、レベルシフト回路ではなく、基準電圧発生回路によって形成することもできる。従って、上記バイアス電圧を形成する回路はレベルシフト回路２０に限定されず、バイアス発生回路であれば良い。

基準電圧回路１５内のＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９は、レベルシフト回路２０により形成されたバイアス電圧により、それぞれのソースとドレイン間にチャンネルが形成される。そのため、スイッチ回路１６がオン状態にされている期間においては、Ｐチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのオン抵抗の合成値と、これらのＭＯＳＦＥＴを流れる電流値によって、形成される基準電圧の値が決定される。この期間における基準電圧は、過電流比較回路２３における比較の基準として用いられる。

一方、スイッチ回路１６がオフ状態にされている期間においては、基準電圧発生回路２４と過電流比較回路２３の正入力端子との間が電気的に分離される。このとき、Ｐチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれにおいて、ソースとドレイン間にチャンネルが形成されているため、これらのＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのソースおよびドレインの電圧はほぼ同じ電圧値となる。これにより、後で、図３から図６を用いて説明する様に、寄生の電流が生じるのを防ぐことが可能となり、低消費電力化を更に図ることが可能となる。

図６は、本発明を説明するための等価回路図である。同図には、図２の接続状態とは異なり、基準電圧回路１５に含まれているＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのゲートと、スイッチ回路１６用のＰチャンネル型ＭＯＳＦＥＴ１６−１のゲートとを、ドライバー回路４の出力（ＶＧＰ）に接続した場合の等価回路が示されている。

また、図５は、本発明を説明するための半導体集積回路装置の断面図である。同図には、図６に示したＰチャンネル型ＭＯＳＦＥＴの内、Ｐチャンネル型ＭＯＳＦＥＴ１５−８、１５−９および１６−１について、半導体集積回路装置の断面が示されている。

Ｐチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９および１６−１は、１個の半導体チップに形成される。これらのＭＯＳＦＥＴは、外部端子ＰＩＮに高電圧が印加されることから、パワーＭＯＳＦＥＴ２、３と同様に、高耐圧のＭＯＳＦＥＴの構造を有している。また、これらのＭＯＳＦＥＴ１５−１〜１５−９および１６−１は、互いに同様な構造となっているため、図５では、ＭＯＳＦＥＴ１５−８、１５−９および１６−１が、これらのＭＯＳＦＥＴの代表として、その断面が示されている。図５において、２５はＰ型半導体基板であり、２６は、Ｐ型半導体基板２５に形成され、素子間を分離するアイソレーション領域である。また、２７はＰ型半導体基板２５に形成されたＮ型ウエル領域であり、この領域にＰチャンネル型ＭＯＳＦＥＴが形成される。同図では、３個のＮ型ウエル領域２７が形成され、それぞれのＮ型ウエル領域２７に、ＭＯＳＦＥＴ１５−８、１５−９、１６−１が形成されている。

すなわち、２８は、Ｎ型ウエル領域２７に形成されたＰ型半導体領域であり、ＭＯＳＦＥＴ１５−８、１５−９および１６−１のそれぞれのドレインとして機能する。２９は、Ｎ型ウエル領域に形成されたＰ型半導体領域であり、ＭＯＳＦＥＴ１５−８、１５−９、１６−１のそれぞれのソースとして機能する。３０は、Ｎ型ウエル領域２７に形成されたＮ＋型半導体領域であり、ＭＯＳＦＥＴ１５−８、１５−９、１６−１のそれぞれのバックゲート用の電極として機能する。スイッチ回路１６に設けられるＰチャンネル型ＭＯＳＦＥＴ１６−１のドレイン２８は、過電流比較回路２３の正入力端子（＋）に接続され、基準電圧ＲＥＦを出力する。また、ＭＯＳＦＥＴ１６−１のソース２９およびバックゲート領域３０は、基準電圧回路１５内のＭＯＳＦＥＴ１５−９のドレイン２８に接続される。基準電圧回路１５内に設けられたＭＯＳＦＥＴ１５−９のソース２９およびバックゲート領域３０は、ＭＯＳＦＥＴ１５−８のドレインに接続される。同様に、基準電圧回路１５内のＭＯＳＦＥＴ１５−８のソース２９およびバックゲート領域３０は、ＭＯＳＦＥＴ１５−７（図示せず）のドレインに接続される。

以下同様にして、各ＭＯＳＦＥＴは直列に接続されている。この例では、それぞれのＭＯＳＦＥＴ１５−１〜１５−９および１６−１のゲートが、ドライバー回路４により共通に駆動される。そのため、パワーＭＯＳＦＥＴ２をオフ状態している期間では、各ＭＯＳＦＥＴ１５−１〜１５−９および１６−１のそれぞれがオフ状態となり、スタンバイ状態（パワーＭＯＳＦＥＴ２の過電流を検出していない状態）となる。このスタンバイ状態では、各ＭＯＳＦＥＴがオフ状態のため、それぞれのソートとドレイン間にチャンネルが形成されない。従って、各ＭＯＳＦＥＴのチャンネルを介して流れる電流を減らすことができる。

しかしながら、例えば、図５において右側に示したＰチャンネル型ＭＯＳＦＥＴ１６−１を見た場合、Ｐ型半導体領域２８（ドレイン）をエミッタ領域とした寄生のＰＮＰ型バイポーラジャンクショントランジスタ（以下、ＰＮＰ−ＢＪＴと称する）Ｂ１６が形成されている。この場合、Ｎ型ウエル領域２７（バックゲート）がベース領域として働き、Ｐ型半導体基板２５がコレクタ領域として働く。ベースとして機能してしまうバックゲート（Ｎ型ウエル領域２７）は、ソース領域２９とともに、基準電圧回路１５内のＰチャンネル型ＭＯＳＦＥＴ１５−９（図５では中央に示した）のドレイン領域２８に接続されている。

スタンバイ状態では、各ＭＯＳＦＥＴ１５−１〜１５−９および１６−１はオフ状態となっているため、ＭＯＳＦＥＴ１５−９のドレインおよびＭＯＳＦＥＴ１６−１のソース（バックゲート）は、フローテイング状態となるため、リーク電流がＭＯＳＦＥＴ１５−９のドレインおよび／あるいはＭＯＳＦＥＴ１６−１のソースに発生すると、寄生ＰＮＰ−ＢＪＴ（Ｂ１６）が動作し、電流がドレイン領域２８（エミッタ）から半導体基板２（コレクタ）へ流れることになり、消費電力の増加となる。Ｐチャンネル型ＭＯＳＦＥＴ１６−１を例にして説明したが、他のＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９についても、同様に寄生ＰＮＰ−ＢＪＴが形成され、消費電力の増加につながる。

特に、複数のＰチャンネル型ＭＯＳＦＥＴ１５−１〜１５−９および１６−１を直列に接続した場合、ＭＯＳＦＥＴ１６−１の寄生ＰＮＰ−ＢＪＴ（Ｂ１６）のベースは、前段のＭＯＳＦＥＴ１５−９の寄生ＰＮＰ−ＢＪＴ（Ｂ１５−９）のエミッタに接続されることになる。同様に、ＭＯＳＦＥＴ１５−９の寄生ＰＮＰ−ＢＪＴ（Ｂ１５−９）のベースは、前段のＭＯＳＦＥＴ１５−８の寄生ＰＮＰ−ＢＪＴ（Ｂ１５−８）のエミッタに接続されることになる。

以下同様にして、図６に示されている様に、寄生ＰＮＰ−ＢＪＴ（Ｂ１５−８〜Ｂ１５−２）のベースは、前段の寄生ＰＮＰ−ＢＪＴ（Ｂ１５−７〜Ｂ１５−１）のエミッタに接続されることになる。すなわち、寄生ＰＮＰ−ＢＪＴがダーリントン接続された状態が形成されてしまう。例えば、各寄生ＰＮＰ−ＢＪＴの電流増幅率ｈｆｅが１０であり、ダーリントン接続された寄生ＰＮＰ−ＢＪＴの初段（Ｂ１５−１）に１ｐＡのサブリーク電流が流れた場合、順次寄生ＰＮＰ−ＢＪＴにより増幅され、寄生ＰＮＰ−ＢＪＴ（Ｂ１６）では、１０ｍＡのリーク電流が流れてしまい、消費電力を大きく増大させてしまう。

これに対して、図２で図示される本実施の形態においては、スイッチ回路１６を構成するＭＯＳＦＥＴ１６−１のゲートは、基準電圧回路１５を構成するＭＯＳＦＥＴ１５−１〜１５−９のそれぞれのゲートとは別の制御電圧によって制御される。すなわち、パワーＭＯＳＦＥＴ２のオン／オフに合わせて、基準電圧発生回路２４からの基準電圧の供給が、スイッチ回路１６により切り替えられる。一方、基準電圧回路１５を構成するＭＯＳＦＥＴ１５−１〜１５−９は、それぞれのソースとドレイン間にチャンネルが形成される様にバイアスされている。

図３は、本発明による実施例を説明するための半導体集積回路装置の断面図である。同図には、本実施の形態に従って、ＭＯＳＦＥＴ１５−１〜１５−９のゲートをＭＯＳＦＥＴ１６−１のゲートとは別の制御電圧で制御した場合の半導体集積回路装置の断面が示されている。また、図４は、本発明による実施例を説明するための等価回路図である。同図には、ＭＯＳＦＥＴ１５−１〜１５−９のゲートをＭＯＳＦＥＴ１６−１のゲートとは別の制御電圧で制御した場合の等価回路が示されている。図３と図４は、それぞれ図５と図６に類似しているので、相違点のみを以下説明する。

図３において、スイッチ回路１６のＭＯＳＦＥＴ１６−１のゲート３１には、ドライバー回路４の出力（ＶＧＰ）が供給される。一方、基準電圧回路１５を構成するＭＯＳＦＥＴ１５−１〜１５−９（図３では、図５における説明と整合する様に、ＭＯＳＦＥＴ１５−８と１５−９のみが示されている）のゲートには、バイアス回路（レベルシフト回路）２０からのバイアス電圧が印加される。例えば、外部端子ＰＩＮに印加される電圧が３０Ｖとした場合、３０Ｖ−５Ｖ＝２５Ｖのバイアス電圧が印加される。これにより、基準電圧回路１５内の各ＭＯＳＦＥＴ１５−１〜１５−９のそれぞれは、そのソースとドレイン間にチャンネルが形成される。チャンネルが形成されることにより、スイッチ回路１６内のＭＯＳＦＥＴ１６−１がオフ状態にされたときにおいても、各ＭＯＳＦＥＴ１５−１〜１５−９のソースおよびドレインはチャンネルを介して電圧が伝達される。そのため、ソースあるいはドレインがフローテイング状態になるのを防ぐことが可能となり、寄生ＰＮＰ−ＢＪＴ（Ｂ１５−１〜Ｂ１５−９、Ｂ１６）が動作してしまうことを防ぐことが可能となる。

各ＭＯＳＦＥＴ１５−１〜１５−９を直列接続することにより、寄生ＰＮＰ−ＢＪＴによるダーリントン接続は形成されてしまうが、寄生ＰＮＰ−ＢＪＴが動作してしまうことを防ぐことが可能であるため、消費電力の増大を防ぐことが可能となる。また、基準電圧発生回路２４は、パワーＭＯＳＦＥＴ２を動作させる状態（センス状態）のときだけ、スイッチ回路１６により、過電流比較回路２３に接続され、スタンバイ状態のときには、電気的に分離される。これにより、消費電力の低減を図ることが可能である。なお、図４および図６において、Ｄは、ウエル領域２７とＰ型半導体基板２５との間で形成されるＰＮ接合を表している。

上述したようにＭＯＳＦＥＴ１５−１〜１５−９及び１６−１はパワーＭＯＳＦＥＴ２、３と同様に高耐圧のＭＯＳＦＥＴの構造とすることが望ましい。高耐圧のＭＯＳＦＥＴの構成の１例として、図３に図示される半導体集積回路装置において、半導体基板領域２５は、不純物濃度２．０Ｅ＋１４ｃｍ^−３（２．０×１０^１４／ｃｍ^３、以下同様）であり、分離領域２６は、不純物濃度１．０Ｅ＋１６ｃｍ^−３である。また、ウエル領域２７は、不純物濃度５．０Ｅ＋１５ｃｍ^−３で、拡散深さ４．０μｍである。ドレイン領域２８は、不純物濃度５．０Ｅ＋１６ｃｍ^−３であり、拡散深さ１．０μｍである。ソース領域２９は、不純物濃度１．０Ｅ＋１９ｃｍ^−３であり、拡散深さ０．２μｍである。また、ソース・ドレイン間幅は、１．７μｍで形成することにより、印加される外部電圧及び発生する電圧の最高値は、45Vの耐圧を実現することができる。

Ｐチャンネル型ＭＯＳＦＥＴを例にして説明したが、ＭＩＳＦＥＴ一般に本発明は適用できる。また、レベルシフト回路２０内の可変電流源２２は、固定電流源であっても良い。基準電圧回路１５を構成するＭＯＳＦＥＴ１５−１〜１５−９のそれぞれは、パワーＭＯＳＦＥＴ２の特性に整合する様に、同じ高耐圧の構造を有することが望ましいが、レベルシフト回路２０を構成するのに用いる素子は、パワーＭＯＳＦＥＴ２と異なる構成の素子を用いることも可能である。従って、レベルシフト回路２０の代わりに種々のバイアス回路を使うことが可能である。基準電圧回路１５へ供給するバイアス電圧は、少なくともスタンバイ状態のときに供給すれば、寄生のＢＪＴが動作するのを防ぐことができる。センス状態の際には、例えば間欠的にバイアス電圧が基準電圧回路１５に供給される様にしても良い。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

１ 半導体集積回路装置
２ パワーＭＯＳＦＥＴ
６ 過電流検出回路
７ 出力段制御論理回路
１５−１〜１５−９、１６−１ Ｐチャンネル型ＭＯＳＦＥＴ
１５ 基準電圧回路
１６ スイッチ回路
２０ レベルシフト回路
２３ 過電流比較回路
２４ 基準電圧発生回路

Claims (9)

1. 外部電圧を入力する入力端子と、出力電圧を出力する出力端子と、前記入力端子と前記出力端子の間に接続された絶縁ゲート型パワーＦＥＴと、前記絶縁ゲート型パワーＦＥＴの動作を制御する制御論理回路と、前記絶縁ゲート型パワーＦＥＴに流れる電流を監視し所定値以上の過電流の発生を検出したとき検出信号を前記制御論理回路に伝達するように構成された過電流検出回路部と、を含む半導体集積回路装置であって、
   前記過電流検出回路部は、前記絶縁ゲート型パワーＦＥＴに流れる電流に応じた電圧を出力する測定回路と、バイアス電圧生成回路と、基準電圧回路と、スイッチ回路と、比較回路と、を含み、
   前記半導体集積回路装置は、第１導電型の半導体基板と、前記半導体基板に形成され互いに分離して配置された複数の第２導電型のウエル領域と、前記ウエル領域のそれぞれに形成された、第１導電型のソース・ドレイン領域と前記ソース・ドレイン領域間に配置された絶縁ゲート電極と前記ソース領域を対応するウエル領域に接続する導電手段とで構成される絶縁ゲート型ＦＥＴと、を少なくとも含み、
   前記基準電圧回路は、前記半導体基板に形成された前記複数の絶縁ゲート型ＦＥＴで構成され、最上段の絶縁ゲート型ＦＥＴのソース領域を前記入力端子に、ドレイン領域を次段のソース領域に、次段の絶縁ゲート型ＦＥＴのドレイン領域を次次段のソース領域にとそれぞれ電気的に接続することで前記複数の絶縁ゲート型ＦＥＴが直列に接続され、前記複数の絶縁ゲート型ＦＥＴのゲート電極のそれぞれは前記バイアス電圧生成回路から出力されるバイアス電圧によって導通状態に維持され、前記複数の絶縁ゲート型ＦＥＴのオン抵抗の合成値とこれらの絶縁ゲート型ＦＥＴに流れる電流値によって決定される基準電圧を生成するように構成されており、
   前記比較回路は、一方の入力ノードに前記基準電圧が入力され、他方の入力ノードに前記測定回路から出力される電圧が入力され、その比較結果に応じた信号を前記制御論理回路に伝達するように接続されており、
   前記スイッチ回路は、前記基準電圧回路と前記比較回路の間に接続され、前記絶縁ゲート型パワーＦＥＴが導通の期間同時に導通とされて前記基準電圧を前記比較回路に伝達し、前記絶縁ゲート型パワーＦＥＴが非導通の期間非導通とされ前記比較回路への前記基準電圧の供給を遮断する構成となっており、
   前記基準電圧回路と前記比較回路の接続は前記スイッチ回路によって選択的に行われるが、前記スイッチ回路が非導通の期間においても前記基準電圧回路を構成する前記複数の絶縁ゲート型ＦＥＴは前記バイアス電圧によって導通状態に維持される構成の半導体集積回路装置。
2. スイッチングレギュレータを内蔵する半導体集積回路装置であって、
   前記半導体集積回路装置は、内部機能ブロック部と、前記内部機能ブロックに電力を供給するスイッチングレギュレータ部を含み、
   前記スイッチングレギュレータ部は、外部電源が接続される入力端子と、前記内部機能ブロックに電力を供給する出力ノードと、前記入力端子と前記出力ノードの間に接続された絶縁ゲート型パワーＦＥＴと、前記絶縁ゲート型パワーＦＥＴの動作を制御する制御論理回路と、前記絶縁ゲート型パワーＦＥＴに流れる電流を監視し所定値以上の過電流の発生を検出したとき検出信号を前記制御論理回路に伝達するように構成された過電流検出回路部と、を含み、さらに第１導電型の半導体基板領域と、前記半導体基板領域に形成され互いに分離して配置されたＮ個（Ｎ≧３）の第２導電型のウエル領域と、前記ウエル領域のそれぞれに形成された、第１導電型のソース・ドレイン領域と前記ソース・ドレイン領域間に配置された絶縁ゲート電極と前記ソース領域を対応するウエル領域に接続する導電手段とで構成される絶縁ゲート型ＦＥＴと、を少なくとも含み、
   前記過電流検出回路部は、前記絶縁ゲート型パワーＦＥＴに流れる電流に応じた電圧を出力する測定回路と、バイアス電圧生成回路と、基準電圧回路と、スイッチ回路と、比較回路と、を含み、
   前記基準電圧回路は、最上段の絶縁ゲート型ＦＥＴのソース領域を前記入力端子に、ドレイン領域を次段のソース領域に、次段の絶縁ゲート型ＦＥＴのドレイン領域を次次段のソース領域にとそれぞれ電気的に接続することで直列に接続されたＮ−１個の前記絶縁ゲート型ＦＥＴで構成されており、前記Ｎ−１個の絶縁ゲート型ＦＥＴのゲート電極のそれぞれは前記バイアス電圧生成回路から出力されるバイアス電圧によって導通状態に維持され、前記Ｎ−１個の絶縁ゲート型ＦＥＴのオン抵抗の合成値とこれらの絶縁ゲート型ＦＥＴに流れる電流値によって決定される基準電圧を生成するように構成されており、
   前記スイッチ回路は、他の一個の前記ウエル領域に形成された前記絶縁ゲート型ＦＥＴで構成され、ソース領域が前記基準電圧回路の最下段の絶縁ゲート型ＦＥＴのドレイン領域に接続され、ドレイン領域が前記比較回路の一方の入力ノードに接続され、ゲート電極には前記パワーＦＥＴが導通とされる期間に導通となる制御電圧が印加されるように接続されており、
   前記比較回路は、一方の入力ノードに前記スイッチ回路から伝達される前記基準電圧が入力され、他方の入力ノードに前記測定回路から伝達される電位が入力され、その比較結果に応じた信号を前記制御論理回路に伝達するように接続されており、
   前記絶縁ゲート型パワーＦＥＴが非導通の期間、前記スイッチ回路を構成する前記絶縁ゲート型ＦＥＴも非導通となり前記比較回路への前記基準電圧の供給が遮断されるが、前記絶縁ゲート型ＦＥＴが非導通の期間においても前記基準電圧回路を構成する前記Ｎ−１個の前記絶縁ゲート型ＦＥＴは前記バイアス電圧によって導通状態に維持される構成の半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記ウエル領域に形成された前記絶縁ゲート型ＦＥＴのそれぞれは、前記絶縁ゲート型パワーＦＥＴに対応する高耐圧特性を備える、半導体集積回路装置。
4. 基準電圧発生回路と、基準電圧を基にして比較を行う比較回路と、スイッチ回路と、を具備し、
   前記基準電圧発生回路は、１個の半導体基板に形成され、第１導電型の半導体基板領域と、前記半導体基板領域上に形成され互いに分離して配置された複数の第２導電型の領域と、前記第２導電型の領域のそれぞれに形成された第１導電型のドレイン領域およびソース領域を有し、それぞれのソースとドレイン間のチャンネルが直列となるように直列接続された複数の第１ＭＩＳＦＥＴで構成され、前記複数の第１ＭＩＳＦＥＴのゲートのそれぞれには、前記複数の第１ＭＩＳＦＥＴのそれぞれのチャンネルを導通状態に維持するバイアスが印加され、前記複数の第１ＭＩＳＦＥＴのオン抵抗の合成値とこれらの複数の第１ＭＩＳＦＥＴに流れる電流値によって決定される基準電圧を生成するように構成されており、
   前記スイッチ回路は前記基準電圧発生回路を選択的に前記比較回路に接続するように構成されており、
   前記スイッチ回路が非導通の期間においても前記基準電圧発生回路を構成する前記複数の第１ＭＩＳＦＥＴのチャンネルを導通状態に維持し、前記基準電圧発生回路の前記比較回路への接続を前記スイッチ回路によって選択的に制御する構成の半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記基準電圧発生回路が前記比較回路と電気的に分離されているときにおいても、前記複数の第１ＭＩＳＦＥＴのそれぞれのチャンネルを導通状態に維持するバイアス電圧を、前記複数の第１ＭＩＳＦＥＴのゲートに供給する、半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   出力端子と、
   前記半導体基板に形成され、入力信号に従って、前記出力端子に電流を供給するパワーＭＩＳＦＥＴと、
   前記出力端子に供給される電流に比例した測定電圧を形成し、前記比較回路へ供給する測定回路と、
   前記比較回路からの出力によって、前記入力信号を制限する制御回路と、
   をさらに具備し、
   前記スイッチ回路は、前記パワーＭＩＳＦＥＴの動作時に前記基準電圧発生回路を前記比較回路に接続し、前記パワーＭＩＳＦＥＴの非動作時には、前記比較回路を前記基準電圧発生回路から電気的に分離する、半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記測定回路は、前記半導体基板に形成され、前記入力信号に従って動作する第２ＭＩＳＦＥＴを具備する、半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記スイッチ回路は、直列接続された前記複数の第１ＭＩＳＦＥＴと前記比較回路との間に接続された第３ＭＩＳＦＥＴを具備する、半導体集積回路装置。
9. 外部電圧を入力する入力端子と、出力電圧を出力する出力端子と、前記入力端子と前記出力端子の間に接続された絶縁ゲート型パワーＦＥＴと、前記絶縁ゲート型パワーＦＥＴの動作を制御する制御論理回路と、前記絶縁ゲート型パワーＦＥＴに流れる電流を監視し所定値以上の過電流の発生を検出したとき検出信号を前記制御論理回路に伝達するように構成された過電流検出回路部と、を含むスイッチングレギュレータであって、
   前記過電流検出回路部は、前記絶縁ゲート型パワーＦＥＴに流れる電流に応じた電圧を出力する測定回路と、バイアス電圧生成回路と、基準電圧回路と、スイッチ回路と、比較回路と、を含み、
   前記スイッチングレギュレータは、第１導電型の半導体基板と、前記半導体基板に形成され互いに分離して配置された複数の第２導電型のウエル領域と、前記ウエル領域のそれぞれに形成された、第１導電型のソース・ドレイン領域と前記ソース・ドレイン領域間に配置された絶縁ゲート電極と前記ソース領域を対応するウエル領域に接続する導電手段とで構成される絶縁ゲート型ＦＥＴと、を少なくとも含み、
   前記基準電圧回路は、前記半導体基板に形成された前記複数の絶縁ゲート型ＦＥＴで構成され、最上段の絶縁ゲート型ＦＥＴのソース領域を前記入力端子に、ドレイン領域を次段のソース領域に、次段の絶縁ゲート型ＦＥＴのドレイン領域を次次段のソース領域にとそれぞれ電気的に接続することで前記複数の絶縁ゲート型ＦＥＴが直列に接続され、前記複数の絶縁ゲート型ＦＥＴのゲート電極のそれぞれは前記バイアス電圧生成回路から出力されるバイアス電圧によって導通状態に維持され、前記複数の絶縁ゲート型ＦＥＴのオン抵抗の合成値とこれらの絶縁ゲート型ＦＥＴに流れる電流値によって決定される基準電圧を生成するように構成されており、
   前記比較回路は、一方の入力ノードに前記基準電圧が入力され、他方の入力ノードに前記測定回路から出力される電圧が入力され、その比較結果に応じた信号を前記制御論理回路に伝達するように接続されており、
   前記スイッチ回路は、前記基準電圧回路と前記比較回路の間に接続され、前記絶縁ゲート型パワーＦＥＴが導通の期間導通となり、前記基準電圧を前記比較回路に伝達し、前記絶縁ゲート型パワーＦＥＴが非導通の期間非導通となり、前記比較回路への前記基準電圧の供給を遮断する構成となっており、
   前記基準電圧回路と前記比較回路の接続は前記スイッチ回路によって選択的に行われるが、前記スイッチ回路が非導通の期間においても前記基準電圧回路を構成する前記複数の絶縁ゲート型ＦＥＴはバイアス電圧によって導通状態に維持される構成のスイッチングレギュレータ。

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