[go: up one dir, main page]

WO2000072360A2 - Junctionisolierter lateral-mosfet für high-/low-side-schalter - Google Patents

Junctionisolierter lateral-mosfet für high-/low-side-schalter Download PDF

Info

Publication number
WO2000072360A2
WO2000072360A2 PCT/DE2000/001492 DE0001492W WO0072360A2 WO 2000072360 A2 WO2000072360 A2 WO 2000072360A2 DE 0001492 W DE0001492 W DE 0001492W WO 0072360 A2 WO0072360 A2 WO 0072360A2
Authority
WO
WIPO (PCT)
Prior art keywords
zone
lateral mosfet
source zone
drain
source
Prior art date
Application number
PCT/DE2000/001492
Other languages
English (en)
French (fr)
Other versions
WO2000072360A3 (de
Inventor
Jenö Tihanyi
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2000072360A2 publication Critical patent/WO2000072360A2/de
Publication of WO2000072360A3 publication Critical patent/WO2000072360A3/de
Priority to US10/017,638 priority Critical patent/US6541804B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs

Definitions

  • the present invention relates to a junctioned lateral MOSFET for a high / low switch, with a semiconductor body of one conduction type with two main surfaces which are essentially opposite one another, a source zone and a drain zone being formed from the one main surface , each of the other conduction type, extend into the semiconductor body at a distance from one another, the drain zone and the source zone are surrounded on their outer circumference by a region of the one conduction type, in the region between the source zone and the drain zone an insulating layer with a gate electrode is provided on one main surface and the semiconductor body is grounded on the other main surface.
  • High-voltage (HV) MOSFETs are widely used in bridge circuits to switch relatively low voltages in the order of 50 to 100 V or higher voltages.
  • HV-MOSFETs should be easy to integrate and should have a simple structure. Especially when used in bridge circuits, for example, no integrated reverse diode should be required for the operation of the HV-MOSFET.
  • junction-insulated lateral MOSFET As a switch in bridge circuits. So far, however, it has not been possible to design such a junction-insulated lateral MOSFET in such a way that it can also be used for higher voltages above about 50 to 100 V and can be integrated easily and without great effort. It is therefore an object of the present invention to provide a junction-insulated lateral MOSFET for high / low side switches which can also be used for voltages above 50 to 100 V and which is distinguished by a simple structure, so that it can be produced with little effort.
  • a junction-insulated lateral MOSFET for high / low-side switches of the type mentioned at the outset is distinguished according to the invention in that an area of one conduction type differs from the one between the source zone and the drain zone Main surface extends to the semiconductor body.
  • This region of the one conductivity type preferably has a doping concentration N pi , with:
  • N DB is the doping concentration for breakthrough charge and is approximately 2 "10 12 charge carriers cm " 2 for silicon.
  • the source zone and the drain zone are embedded in column-like regions of the one conduction type which extend from the one main surface to the semiconductor body. These pillar-like areas are more or less periodically distributed, the total amount of charges in these pillar-like areas and in the source zone and in the drain zone being approximately the same.
  • the source zone and / or the drain zone is provided with field plates. This can improve the dielectric strength of the junction-insulated lateral MOSFET.
  • the columnar regions act as a compensation charge when arranged perpendicular to the main surfaces and when arranged parallel to these, so that a higher doping of the opposite conductivity type is permitted around these regions.
  • the semiconductor body is p-conducting
  • the source zone and the drain zone are n-conducting
  • the area of the one type of conduction between the source zone and the drain zone is p-conducting.
  • Column-like p-type regions are then embedded in the source zone and the drain zone, which act as a compensation charge and thus enable a higher n-doping of the source zone and the drain zone.
  • FIG. 1 shows a section through a junction-insulated lateral MOSFET according to the invention
  • FIG. 2 shows the junction insulated lateral MOSFET of FIG. 1 in the blocked state
  • 3 shows the junction-insulated lateral MOSFET from FIG. 1 in a “Hi-Side” state, the channel being switched on
  • 4 shows a further exemplary embodiment of the junction-insulated lateral MOSFET according to the invention with column-like regions embedded in the source zone and the drain zone, which extend perpendicular to the main surfaces, and
  • FIG. 5 shows a perspective illustration of a further exemplary embodiment of the junction-isolated lateral MOSFET according to the invention with m the source
  • n-type source zone 2 and an n-type drain zone 3, which are separated from one another by a p-type region 4, are provided on a semiconductor substrate 1 made of silicon of the p-type conductivity.
  • the drain zone 2 and the source zone 3 are surrounded on their outer circumference by a p-type region 5.
  • the area 5 thus forms an outer frame which surrounds the zones 2 and 3, while the area 4 extends between two sides of the area 5 and separates the zones 2 and 3 from one another.
  • a gate insulating layer made of, for example, silicon dioxide, on which a gate electrode 9 made of doped polyknstallmem silicon with a gate connection G is provided.
  • the region 4 which represents a wall between the zones 2 and 3 has a doping concentration N pi which lies between the doping N DB for the breakdown charge and the double doping for the breakdown charge.
  • the breakthrough charge amounts to approximately 2 10 12 charge carriers cm "2 .
  • junction-insulated lateral MOSFET of FIG. 1 The mode of operation of the junction-insulated lateral MOSFET of FIG. 1 will now be explained with reference to FIGS. 2 and 3.
  • FIG. 4 shows a further exemplary embodiment of the lateral MOSFET according to the invention, additional column-shaped p-type regions 13 m, the source zone 2 or the dram zone 3, being embedded in such a way that these regions 13 are located between the one Main surface 14 and the p-type
  • Extend substrate 1 instead of these column-like regions 13, horizontally running column-like, p-conducting regions 14 can also be provided, as is shown in the exemplary embodiment in FIG. 5. These pillar-like regions 13 and 14 create low-resistance structures, since they act as compensation charges and thus allow a higher n-doping in the source zone or in the drain zone 3.
  • the source zone 2 and the drain zone 3 can also be provided with field plates 15, as shown for the source zone 2 in FIG. 5.
  • the invention thus enables a lateral MOSFET junction-insulated by the p-type region 5 and the substrate 1 for high / low switch, this MOSFET being usable for relatively high voltages above 50 to 100 V and being integrated without major problems can.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung betrifft einen junctionisolierten Lateral-MOSFET für High-/Low-Side-Schalter, bei dem sich zwischen einer n-leitenden Source-Zone (2) und einer n-leitenden Drain-Zone (3) eine p-leitende Wand (4) zusammen mit der Source-Zone (2) und der Drain-Zone (3) bis zu einem p-leitenden Substrat (1) erstreckt, wobei die Source-Zone (2) und die Drain-Zone (3) durch ein p-leitendes Gebiet (5) umgeben sind.

Description

Beschreibung
Junctiomsolierter Lateral- OSFET für Hιgh-/Low-Sιde-Schalter
Die vorliegende Erfindung betrifft einen junctiononentierten Lateral-MOSFET für einen Hιgh-/Low-Sιde-Schalter, mit einem Halbleiterkorper des einen Leitungstyps mit zwei einander im wesentlichen gegenüberliegenden Hauptoberflachen, wobei von der einen Hauptoberflache aus sich eine Source-Zone und eine Drain-Zone, die jeweils den anderen Leitungstyp aufweisen, im Abstand voneinander in den Halbleiterkorper erstrecken, die Drain-Zone und die Source-Zone an ihrem äußeren Umfang von einem Gebiet des einen Leitungstyps umgeben sind, im Bereich zwischen der Source-Zone und der Drain-Zone auf der einen Hauptoberflache eine Isolierschicht mit einer Gateelektrode vorgesehen ist und auf der anderen Hauptoberflache der Halbleiterkorper geerdet ist.
Hochvolt- (HV-) MOSFETs werden verbreitet in Bruckenschaltungen eingesetzt, um dort relativ kleine Spannungen in der Größenordnung von 50 bis 100 V oder auch höhere Spannungen zu schalten. Solche HV-MOSFETs sollten leicht integrierbar sein und sich dabei durch einen einfachen Aufbau auszeichnen. Gerade bei Anwendung in Bruckenschaltungen sollte beispielswei- se keine integrierte mverse Diode für den Betrieb des HV- MOSFETs erforderlich sein.
Es wurde daher bereits daran gedacht, einen junctionisolierten Lateral-MOSFET als Schalter in Bruckenschaltungen emzu- setzen. Bisher ist es aber nicht gelungen, einen solchen junctionisolierten Lateral-MOSFET so zu gestalten, daß er auch für höhere Spannungen über etwa 50 bis 100 V verwendbar ist und dabei einfach und ohne großen Aufwand integriert werden kann. Es ist daher Aufgabe der vorliegenden Erfindung, einen junctionisolierten Lateral-MOSFET für High-/Low-Side-Schalter zu schaffen, der auch für Spannungen über 50 bis 100 V eingesetzt werden kann und sich durch eine einfache Struktur aus- zeichnet, so daß er ohne großen Aufwand hergestellt werden kann .
Zur Losung dieser Aufgabe zeichnet sich ein junctionisolier- ter Lateral-MOSFET für High-/Low-Side-Schalter der eingangs genannten Art erfindungsgemäß dadurch aus, daß sich zwischen der Source-Zone und der Drain-Zone ein Gebiet des einen Leitungstyps von der einen Hauptoberfläche aus bis zum Halbleiterkorper erstreckt.
Vorzugsweise weist dieses Gebiet des einen Leitungstyps eine Dotierungskonzentration Npi auf, mit:
N DB < Npl < 2 N DB
wobei NDB die Dotierungskonzentration für Durchbruchsladung bedeutet und ungefähr 2 " 1012 Ladungsträger cm"2 für Silizium betragt .
Außerdem ist vorteilhaft, daß in die Source-Zone und die Drain-Zone säulenartige, sich von der einen Hauptoberflache bis zum Halbleiterkorper erstreckende Bereiche des einen Leitungstyps eingelagert sind. Diese saulenartigen Bereiche sind dabei mehr oder weniger periodisch verteilt, wobei die Gesamtmenge der Ladungen in diesen säulenartigen Bereichen und in der Source-Zone bzw. in der Drain-Zone jeweils ungefähr gleich ist.
Es ist aber auch möglich, in die Source-Zone und in die Drain-Zone säulenartige, sich parallel zu den beiden Haupt- Oberflächen erstreckende Bereiche des einen Leitungstyps ein- zulagern. Für die Gesamtmenge der jeweiligen Dotierungen gilt dabei das gleiche, wie dies oben für die saulenartigen Bereiche erläutert wurde, die sich zwischen der einen Hauptoberflache und dem Halbleiterkorper erstrecken.
Schließlich ist es noch vorteilhaft, wenn die Source-Zone und/oder die Drain-Zone mit Feldplatten versehen wird. Dadurch kann die Durchschlagsfestigkeit des junctionisolierten Lateral-MOSFET verbessert werden.
Die saulenartigen Bereiche wirken bei senkrechter Anordnung zu den Hauptoberflachen und bei paralleler Anordnung zu diesen jeweils als Kompensationsladung, so daß eine höhere Dotierung des entgegengesetzten Leitungstyps um diese Bereiche erlaubt ist. Ist also beispielsweise der Halbleiterkorper p- leitend, so sind die Source-Zone und die Drain-Zone n-lei- tend, und das Gebiet des einen Leitungstyps zwischen der Source-Zone und der Drain-Zone ist p-leitend. In die Source- Zone und die Drain-Zone sind dann saulenartige p-leitende Be- reiche eingelagert, die als Kompensationsladung wirken und so eine höhere n-Dotierung der Source-Zone und der Drain-Zone ermöglichen.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch einen erfmdungsgemaßen junctionisolierten Lateral-MOSFET,
Fig. 2 den junctionisolierten Lateral-MOSFET von Fig. 1 im gesperrten Zustand,
Fig. 3 den junctionisolierten Lateral-MOSFET von Fig. 1 in einem "Hιgh-Sιde"-Zustand, wobei der Kanal eingeschaltet ist, Fig. 4 ein weiteres Ausfuhrungsbeispiel des erfindungs- gemaßen junctionisolierten Lateral-MOSFETs mit in die Source-Zone und die Drain-Zone eingelagerten saulenartigen Bereichen, die sich senkrecht zu den Hauptoberflachen erstrecken, und
Fig. 5 eine perspektivische Darstellung eines weiteren Ausfuhrungsbeispiels des erfindungsgemaßen junc- tionisolierten Lateral-MOSFETs mit m die Source-
Zone und die Drain-Zone eingelagerten saulenartigen Bereichen, die sich parallel zu den Hauptoberflachen erstrecken.
Fig. 1 zeigt ein erstes Ausfuhrungsbeispiel bzw. eine Grundstruktur des erfindungsgemaßen junctionisolierten Lateral- MOSFETs. Auf einem Halbleitersubstrat 1 aus Silizium des p- Leitungstyps sind eine n-leitende Source-Zone 2 und eine n- leitende Drain-Zone 3 vorgesehen, die voneinander durch ein p-leitendes Gebiet 4 getrennt sind. Die Drain-Zone 2 und die Source-Zone 3 sind dabei auf ihrem äußeren Umfang von einem p-leitenden Gebiet 5 umgeben. Bei einer rechteckformigen Struktur bildet also das Gebiet 5 einen äußeren Rahmen, der die Zonen 2 und 3 umgibt, wahrend sich das Gebiet 4 zwischen zwei Seiten des Gebietes 5 erstreckt und die Zonen 2 und 3 voneinander trennt.
Bei der Herstellung des junctionisolierten Lateral-MOSFETs von Fig. 1 kann auf das Substrat 1 beispielsweise eine epi- taktische Schicht aufgebracht werden, in die dann die Zonen 2, 3 und die Gebiete 4, 5 durch Diffusion oder Implantation eingebracht werden. Die Source-Zone 2 und die Dram-Zone 3 weisen jeweils noch ein n+-leιtendes Anschlußgebiet 6 bzw. 7 für eine Sourceelek- trode S bzw. eine Dramelektrode D auf.
Oberhalb des Gebietes 4 befindet sich eine Gate-Isolier- schicht aus beispielsweise Siliziumd oxid, auf der eine Gateelektrode 9 aus dotiertem polyknstallmem Silizium mit einem Gateanschluß G vorgesehen ist.
Auf der den Zonen 2, 3 und den Gebieten 4, 5 gegenüberliegenden Oberflache des Halbleitersubstrates 1 befindet sich eine Kontaktschicht 10 aus beispielsweise Aluminium, welche geerdet ist.
Das eine Wand zwischen den Zonen 2 und 3 darstellende Gebiet 4 weist eine Dotierungskonzentration Npi auf, welche zwischen der Dotierung NDB für die Durchbruchsladung und der zweifachen Dotierung für die Durchbruchsladung liegt. Für Silizium, aus welchem das Halbleitersubstrat 1 und die Zonen 2, 3 sowie die Gebiete 4, 5 bestehen, betragt die Durchbruchsladung etwa 2 1012 Ladungsträger cm"2.
Anhand der Fig. 2 und 3 wird nunmehr die Wirkungsweise des junctionisolierten Lateral-MOSFETs von Fig. 1 erläutert.
Liegt nur die Drain-Seite auf einer hohen Spannung +UBD. wie dies in Fig. 2 gezeigt ist, wahrend die Sourceelektrode S und der Gateanschluß G geerdet sind, so wird das Gebiet 4 nur teilweise ausgeräumt und eine Raumladungszone 11 bleibt zu- ruck (vgl. Fig. 2) .
Werden jedoch an beide Elektroden D und S hohe Spannungen U angelegt, die unter der Durchbruchsspannung UDB liegen, und wird die Gateelektrode G mit beispielsweise +10 V gegenüber den Elektroden S und D beaufschlagt, so wird das Gebiet 4 von beiden Seiten, also von der Seite der Drain-Zone 3 und der
Seite der Source-Zone 2 aus voll ausgeräumt, was schon bei einer relativ niedrigen Spannung geschieht. Auf diese Weise wird eine Vergrößerung der Einsatzspannung des Lateral- MOSFETs durch den Body-Effekt ausgeschaltet. Die Potential- barriere im ausgeräumten Gebiet 5 trennt dann weiterhin die transportierten Ladungsträger von der Source-Seite und der Dram-Seite. Dieser Zustand ist in Fig. 3 mit eingeschaltetem Kanal (vgl. Strichlinie 12) gezeigt.
Die Fig. 4 zeigt ein weiteres Ausfuhrungsbeispiel des erfin- dungsgemaßen Lateral-MOSFETs, wobei hier zusätzliche säulenförmige p-leitende Bereiche 13 m die Source-Zone 2 bzw. die Dram-Zone 3 so eingebettet sind, daß sich diese Bereiche 13 zwischen der einen Hauptoberflache 14 und dem p-leitenden
Substrat 1 erstrecken. Anstelle dieser saulenartigen Bereiche 13 können auch horizontal verlaufende saulenartige, p-leiten- de Bereiche 14 vorgesehen werden, wie dies im Ausfuhrungsbeispiel von Fig. 5 gezeigt ist. Diese saulenartigen Bereiche 13 bzw. 14 schaffen niederohmige Strukturen, da sie als Kompen- sationsladungen wirken und so eine höhere n-Dotierung in der Source-Zone bzw. in der Drain-Zone 3 erlauben.
Gegebenenfalls können die Source-Zone 2 und die Drain-Zone 3 auch noch mit Feldplatten 15 versehen werden, wie dies in Fig. 5 für die Source-Zone 2 gezeigt ist.
Die Erfindung ermöglicht so einen durch das p-leitende Gebiet 5 und das Substrat 1 junctionisolierten Lateral-MOSFET für Hιgh-/Low-Sιde-Schalter, wobei dieser MOSFET für relativ hohe Spannungen über 50 bis 100 V einsetzbar ist und ohne große Probleme integriert werden kann.
Die in den obigen Ausfuhrungsbeispielen angegebenen Leitungs- typen können jeweils umgekehrt werden. Auch ist es möglich, anstelle von Silizium gegebenenfalls ein anderes Halbleitermaterial einzusetzen.

Claims

Patentansprüche
1. Junctiomsolierter Lateral-MOSFET für Hιgh-/Low-Sιde- Schalter mit einem Halbleiterkorper (1) des einen Lei- tungstyps mit zwei einander im wesentlichen gegenüberliegenden Hauptoberflachen, wobei von der einen Hauptoberflache aus sich eine Source-Zone (2) und eine Drain-Zone (3) , die jeweils den anderen Leitungstyp aufweisen, im Abstand voneinander in den Halbleiterkorper (1) erstrek- ken, die Drain-Zone (3) und die Source-Zone (2) an ihrem äußeren Umfang von einem Gebiet (5) des einen Leitungstyps umgeben sind, im Bereich zwischen der Source- Zone (2) und der Drain-Zone (3) auf der einen Hauptoberflache eine Isolierschicht (8) mit einer Gateelektrode (9) vorgesehen ist und auf der anderen Hauptoberflache der Halbleiterkorper (1) geerdet ist, d a d u r c h g e k e n n z e i c h n e t , daß sich zwischen der Source-Zone (2) und der Drain-Zone (3) ein Gebiet (4) des einen Leitungstyps von der einen Hauptoberflache aus bis zum Halbleiterkorper (1) erstreckt.
2. Junctiomsolierter Lateral-MOSFET nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Gebiet (4) des einen Leitungstyps eine Dotierungskonzentration Npι aufweist, mit:
NDB < Npl < 2 NDB
wobei NDB die Dotierungskonzentration für Durchbruchsladung bedeutet und ungefähr 2 1012 Ladungsträger cm"2 für Silizium betragt.
3. Junctiomsolierter Lateral-MOSFET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß in die Source-Zone (2) und die Drain-Zone (3) saulenarti- ge, sich von der einen Hauptoberflache bis zum Halbleiterkorper (1) erstreckende Bereiche (13) des einen Leitungstyps eingebettet sind.
4. Junctiomsolierter Lateral-MOSFET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß in die Source-Zone (2) und d e Drain-Zone (3) saulenarti- ge, sich parallel zu den beiden Hauptoberflachen erstrek- kende Bereiche (14) des einen Leitungstyps eingebettet s nd.
5. Junctiomsolierter Lateral-MOSFET nach einem der Ansprü d a d u r c h g e k e n n z e i c h n e t , daß die Source-Zone und/oder die Drain-Zone mit Feldplatten (15) versehen sind.
PCT/DE2000/001492 1999-05-21 2000-05-12 Junctionisolierter lateral-mosfet für high-/low-side-schalter WO2000072360A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/017,638 US6541804B2 (en) 1999-05-21 2001-12-18 Junction-isolated lateral MOSFET for high-/low-side switches

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19923466A DE19923466B4 (de) 1999-05-21 1999-05-21 Junctionsisolierter Lateral-MOSFET für High-/Low-Side-Schalter
DE19923466.3 1999-05-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/017,638 Continuation US6541804B2 (en) 1999-05-21 2001-12-18 Junction-isolated lateral MOSFET for high-/low-side switches

Publications (2)

Publication Number Publication Date
WO2000072360A2 true WO2000072360A2 (de) 2000-11-30
WO2000072360A3 WO2000072360A3 (de) 2001-07-19

Family

ID=7908826

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2000/001492 WO2000072360A2 (de) 1999-05-21 2000-05-12 Junctionisolierter lateral-mosfet für high-/low-side-schalter

Country Status (3)

Country Link
US (1) US6541804B2 (de)
DE (1) DE19923466B4 (de)
WO (1) WO2000072360A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10137676B4 (de) * 2001-08-01 2007-08-23 Infineon Technologies Ag ZVS-Brückenschaltung zum entlasteten Schalten
DE10255359B4 (de) * 2002-11-27 2008-09-04 Infineon Technologies Ag Transistor mit Füllbereichen im Source- und/oder Draingebiet
CN1333472C (zh) * 2005-04-04 2007-08-22 江苏奥雷光电有限公司 大功率发光二极管荧光粉固化工艺
US7420248B2 (en) * 2005-08-25 2008-09-02 International Business Machines Corporation Programmable random logic arrays using PN isolation
US8354698B2 (en) * 2010-01-28 2013-01-15 System General Corp. VDMOS and JFET integrated semiconductor device
US9281748B2 (en) 2012-03-02 2016-03-08 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating a DC-DC converter
US8901897B2 (en) 2012-03-02 2014-12-02 International Business Machines Corporation Operating a DC-DC converter
US9236347B2 (en) 2013-10-09 2016-01-12 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating and manufacturing a DC-DC converter
US9219422B1 (en) 2014-08-21 2015-12-22 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Operating a DC-DC converter including a coupled inductor formed of a magnetic core and a conductive sheet
US9379619B2 (en) 2014-10-21 2016-06-28 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Dividing a single phase pulse-width modulation signal into a plurality of phases
US9618539B2 (en) 2015-05-28 2017-04-11 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Sensing current of a DC-DC converter
EP3358626B1 (de) * 2017-02-02 2022-07-20 Nxp B.V. Verfahren zur herstellung einer halbleiterschaltvorrichtung
DE112018006921T5 (de) * 2018-01-22 2020-10-01 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleiterbauelement

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL162250C (nl) * 1967-11-21 1980-04-15 Philips Nv Halfgeleiderinrichting met een halfgeleiderlichaam, waarvan aan een hoofdoppervlak het halfgeleideroppervlak plaatselijk met een oxydelaag is bedekt, en werkwijze voor het vervaardigen van planaire halfgeleider- inrichtingen.
US4132998A (en) * 1977-08-29 1979-01-02 Rca Corp. Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
US5348215A (en) * 1992-11-04 1994-09-20 Kevin Rafferty Method of bonding hard metal objects
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
CN1040814C (zh) * 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
KR0167273B1 (ko) * 1995-12-02 1998-12-15 문정환 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
DE59707158D1 (de) * 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
DE19604044C2 (de) * 1996-02-05 2002-01-17 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19748523C2 (de) * 1997-11-03 1999-10-07 Siemens Ag Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens
KR100273291B1 (ko) * 1998-04-20 2001-01-15 김영환 모스 전계 효과 트랜지스터의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung
WO2001095397A1 (en) * 2000-06-09 2001-12-13 Motorola Inc Lateral semiconductor device with low on-resistance and method of making the same
US6906381B2 (en) 2000-06-09 2005-06-14 Freescale Semiconductor, Inc. Lateral semiconductor device with low on-resistance and method of making the same

Also Published As

Publication number Publication date
US20020096697A1 (en) 2002-07-25
DE19923466A1 (de) 2000-11-30
WO2000072360A3 (de) 2001-07-19
DE19923466B4 (de) 2005-09-29
US6541804B2 (en) 2003-04-01

Similar Documents

Publication Publication Date Title
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE3816002C2 (de)
DE10106006B4 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE10303335A1 (de) Halbleiterbauteil
DE69629017T2 (de) Laterale dünnfilm-soi-anordnungen mit einem gradierten feldoxid und linearem dopierungsprofil
DE10346838A1 (de) Superjunction-Bauteil
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement
WO2000072360A2 (de) Junctionisolierter lateral-mosfet für high-/low-side-schalter
DE10309400B4 (de) Halbleiterbauelement mit erhöhter Spannungsfestigkeit und/oder verringertem Einschaltwiderstand
DE102018200676A1 (de) Leistungselektronisches Bauelement
DE10012610C2 (de) Vertikales Hochvolt-Halbleiterbauelement
DE102004047772B4 (de) Lateraler Halbleitertransistor
DE19906384A1 (de) IGBT mit PN-Isolation
DE102006002438A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19902749C2 (de) Leistungstransistoranordnung mit hoher Spannungsfestigkeit
DE102004052153B4 (de) Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite und Verfahren zu dessen Herstellung
DE19958234C2 (de) Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen
WO2007144416A1 (de) Mos-leistungstransistoren mit randabschluss mit geringem flächenbedarf
DE10005772B4 (de) Trench-MOSFET
DE102006055742A1 (de) Halbleiterbauelementanordnung mit mehreren zu einer Driftzone benachbart angeordneten Steuerelektroden
DE10301496B4 (de) Halbleiteranordnung mit p- und n-Kanal-Transistoren sowie Verfahren zu deren Herstellung
DE10303232A1 (de) Hochvolt-MOS-Feldeffekttransistor

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
AK Designated states

Kind code of ref document: A3

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 10017638

Country of ref document: US

122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: JP