[go: up one dir, main page]

TWI859707B - 用於熱管理之集成鑽石基材 - Google Patents

用於熱管理之集成鑽石基材 Download PDF

Info

Publication number
TWI859707B
TWI859707B TW112102323A TW112102323A TWI859707B TW I859707 B TWI859707 B TW I859707B TW 112102323 A TW112102323 A TW 112102323A TW 112102323 A TW112102323 A TW 112102323A TW I859707 B TWI859707 B TW I859707B
Authority
TW
Taiwan
Prior art keywords
diamond substrate
fet
substrate
diamond
gate
Prior art date
Application number
TW112102323A
Other languages
English (en)
Other versions
TW202404026A (zh
Inventor
賈羅德 瓦蘭古
馬修 泰哈奇
Original Assignee
美商雷森公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商雷森公司 filed Critical 美商雷森公司
Publication of TW202404026A publication Critical patent/TW202404026A/zh
Application granted granted Critical
Publication of TWI859707B publication Critical patent/TWI859707B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10254—Diamond [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

文中所描述者係用於熱管理之一設備及一方法。該設備包括一積體電路(IC)，其包括至少一個場效電晶體，其中各至少一個FET包含一閘極、一汲極、和一源極；及一鑽石基材，其接合至該至少一個FET之各者的該閘極、該汲極、和該源極，其中該鑽石基材包括至少一個調諧元件。該方法包括形成至少一個FET在一IC上，其中各至少一個FET包含一閘極、一汲極、和一源極；及將一鑽石基材接合至該至少一個FET之各者的該閘極、該汲極、和該源極，其中該鑽石基材包括至少一個調諧元件。

Description

用於熱管理之集成鑽石基材
用於熱管理之集成鑽石基材。
習知裝置及方法提供的是在主基材已被移除後，將鑽石生長在半導體晶圓之背側上，以移除熱通外延(epi)層。此等裝置及方法在鑽石之生長期間將半導體層暴露至高溫。此外，自處置晶圓(handle wafer)移除半導體晶圓係困難的且可能損害epi層。介於鑽石與半導體晶圓之間的高熱膨脹係數(CTE)可造成極端的晶圓翹曲。
另一習知裝置及方法提供的是在原始主基材被移除之後，將epi材料之半導體晶圓級接合至鑽石基材。epi之半導體晶圓級轉移需要超平滑的表面及高程度的平坦度以供轉移該epi。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法。
依據在文中所描述之觀念，本揭露提供範例裝置及方法，其將具有成熟的高產量半導體外延之鑽石基材與具有已證明為可靠的製造技術集成，來致能有較高功率消耗位準之較低通道溫度。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，用於冷卻單石微波積體電路(MMIC)。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其利用將鑽石集成至一主動區中之本發明方法，以有效地移除在MMIC之操作期間所產生的熱。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其處理針對高功率放大器之熱限制的問題。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其處理將高功率半導體與鑽石基材結合之集成及性能挑戰，以用於在長脈衝高工作循環操作下之電晶體通道的有效冷卻。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其使用標準無塵室製造程序，利用鑽石基材來製造組成MMIC之被動組件。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其利用分離的半導體晶圓(例如，在碳化矽(SiC)上之氮化鎵(GaN))以製造電晶體。
依據在文中所描述之觀念，提供了範例熱管理裝置及方法，其使用熱壓接合(例如，金(Au)至金)來將功能上良好的電晶體集成至鑽石MMIC電路。
依據在文中所描述之觀念，一種用於熱管理之範例裝置包括一積體電路(IC)，其包含至少一個場效電晶體，其中各至少一個FET包含一閘極、一汲極、和一源極；及一鑽石基材，其接合至該至少一個FET之各者的該閘極、該汲極、和該源極，其中該鑽石基材包括至少一個調諧元件。
該IC可包括一半導體基材，其包含氮化鎵(GaN)、碳化矽(SiC)、及砷化鎵(GaAs)之一。
該積體電路包括一單石微波積體電路(MMIC)。
該IC進一步包括至少一個調諧元件。
在該IC上之該至少一個調諧元件包括至少一個電容、至少一個電阻、及至少一個電感之至少一者。
該鑽石基材包括一單晶鑽石基材及/或一多晶鑽石基材。
該鑽石基材進一步包括一金屬接觸件，其組態成將該鑽石基材接合至該至少一個FET之各者的該閘極、該汲極、和該源極。
該金屬接觸件包括金(AU)接觸件。
該半導體基材及該鑽石基材可各係100 um厚。
該AU接觸件可係約6 um厚(例如，在三層互連架構中6 um厚)。然而，該AU接觸件可比6um更薄。
一種熱管理之方法包括形成至少一個場效電晶體(FET)在一積體電路(IC)上，其中各至少一個FET包含一閘極、一汲極、和一源極；及將一鑽石基材接合至該至少一個FET之各者的該閘極、該汲極、和該源極，其中該鑽石基材包括至少一個調諧元件。
本揭露提供範例裝置及方法，其容許如相較於習知鑽石散熱器背側方法之高功率MMIC的更有效冷卻，因為本揭露之範例實施例中的鑽石基材係在一通道中之熱源的數微米內，使得熱行進通過高導熱性Au以到達鑽石基材。
本揭露提供範例裝置及方法，其係更適於高容量低成本的製造環境，因為可利用經過驗證的熱壓接合技術。
本揭露提供範例裝置及方法，其避免由在鑽石晶圓/MMIC上製造GaN之習知裝置及方法所遭遇的集成挑戰。
本揭露提供範例裝置及方法，其提供在相同通道溫度下比習知SiC上GaN場效電晶體(FET)約1.44倍更高的功率消耗。
本揭露提供範例裝置及方法，其致能半導體晶圓之製程流被顯著地減少，其減少對於製程中半導體晶圓(WIP)的整體風險。在半導體晶圓上所製造的層係重要層且可對於MMIC之射頻(RF)性能具有最大的影響。經減少的製程流致能製程健康度的快速電回饋、減少線內WIP之風險暴露、且減少製程產量風險。
本揭露提供範例裝置及方法，其適用於微波GaN製程、高電壓GaN(HV GaN)製程、及氮化鈧鋁(ScAIN)製程。所有HV GaN及ScAIN製程均需要本揭露之先進熱管理裝置及方法。
本揭露提供範例裝置及方法，其可應用於GaN/鑽石相關的技術及5G相關的技術。
本揭露提供範例裝置及方法，其將半導體結構集成至鑽石晶圓上以有效地自電晶體之主動區移除熱來致能較低的操作溫度，其導致較長的裝置壽命及/或較高的消耗功率。
圖1係文中所述之觀念的範例實施例之繪示。在一範例實施例中，半導體裝置100包括附接至鑽石基材103之積體電路101。在一範例實施例中，積體電路101可包括MMIC，其包括半導體基材105及形成在半導體基材105上之至少一個FET 107。在替代範例實施例中，半導體基材105可包括至少一個調諧元件。半導體基材105可包含SiC、GaN、GaAs、或任何其他合適的半導體材料。半導體基材105及鑽石基材103可各係約100 um厚，其中鑽石基材103可係單晶鑽石或多晶鑽石。然而，本揭露不限定於此。
各FET 107包括汲極終端、閘極終端、及源極終端，具有歐姆接觸在汲極終端、閘極終端、及源極終端之各者上。該調諧元件可包含電容、電阻、電感、及/或任何其他合適的電子組件。至少一個金屬層109被形成在各FET 107之汲極終端、閘極終端、及源極終端的歐姆接觸上以致能各FET 107之汲極終端、閘極終端、及源極終端的連接至鑽石基材103。
鑽石基材103包括在積體電路101上用於各FET 107之各汲極終端、閘極終端、及源極終端的金屬接觸件111。在一實施例中，金屬接觸件111可係金(Au)，其中各Au接觸件係6 um厚。然而，本揭露不限定於此。在替代實施例中，鑽石基材103可包括至少一個調諧元件113、115、及117。該調諧元件可包含電容、電阻、電感、及/或任何其他合適的電子組件。鑽石基材103之Au接觸件被接合至積體電路101上的各FET 107之各汲極終端、閘極終端、及源極終端。
圖2係文中所述之觀念的替代實施例之繪示。在一範例實施例中，半導體裝置200包括附接至鑽石基材203之第一側的積體電路201，其中鑽石基材之第二側被附接至熱槽213。
積體電路201可包括MMIC，其包括半導體基材205及形成在半導體基材205上之至少一個FET 207。在替代實施例中，半導體基材205可包括至少一個調諧元件。半導體基材205可包含SiC、GaN、GaAs、或任何其他合適的半導體材料。半導體基材205及鑽石基材203可各係約100 um厚，其中鑽石基材203可係單晶鑽石或多晶鑽石。然而，本揭露不限定於此。
各FET 207包括汲極終端、閘極終端、及源極終端，具有歐姆接觸在汲極終端、閘極終端、及源極終端之各者上。該調諧元件可係電容、電阻、電感、或任何其他合適的電子組件。至少一個金屬層209被形成在各FET 207之汲極終端、閘極終端、及源極終端的歐姆接觸上以致能各FET 207之汲極終端、閘極終端、及源極終端的連接至鑽石基材203之第一側。各金屬層209可係1.5 um厚。然而，本揭露不限定於此。
鑽石基材203之該第一側包括在積體電路201上用於各FET 207之各汲極終端、閘極終端、及源極終端的金屬接觸件211。在一實施例中，金屬接觸件211可係Au，其中各Au接觸件係6 um厚。然而，本揭露不限定於此。在替代實施例中，鑽石基材203之第一側可包括至少一個調諧元件。該調諧元件可係電容、電阻、電感、或任何其他合適的電子組件。鑽石基材203之第一側的Au接觸件被接合至積體電路201上的各FET 207之各汲極終端、閘極終端、及源極終端。
熱槽213經由至少一個金屬接觸件215而被連接至鑽石基材203之第二側。金屬接觸件215可係6 um厚之Au。然而，本揭露不限定於此。
圖3係依據文中所述之觀念的鑽石基材300之範例實施例的繪示。在一範例實施例中，鑽石基材300包含鑽石半導體晶圓301、背側金屬化303、RF輸入墊305、直流(DC)偏壓墊307、輸入匹配網路309(例如，電阻、電容、電感、及傳輸線)、用以從IC連接至電晶體終端之墊311、級間匹配網路313(例如，電阻、電容、電感、及傳輸線)、輸出匹配網路315(例如，電阻、電容、電感、及傳輸線)、及RF輸出墊317。
鑽石基材300極適於具有大閘極周邊之較低頻率MMIC。MMIC被動組件(例如，接合墊、傳輸線、電阻、電感、電容及個別源極通孔)被製造在高導熱性鑽石基材300上。習知裝置僅使用薄膜裝置，而非MMIC。MMIC可包括多個電晶體。習知裝置僅使用單一電晶體於併合式樣電路。
被動組件之設計參數被電匹配至鑽石基材300。鑽石基材300之背側被金屬化，因為其係用於傳輸線及用於待連接至接地之個別源極通孔(ISV)的接地平面。
圖4係依據文中所述之觀念的圖3之鑽石基材300及兩個MMIC IC 401和403的範例實施例之繪示。在一範例實施例中，鑽石基材300係如上所述。第一MMIC IC 401包含在SiC基材上之具有多個電晶體終端(例如，多個指狀物)的GaN電晶體405。第二MMIC IC 403包含在SiC基材上之具有多個電晶體終端(例如，比第一MMIC 405更多的指狀物)的GaN電晶體407。
SiC上GaN IC(或晶片)含有具有用於信號放大之多個指狀物的FET，且被對準至鑽石基材300。
圖5係依據文中所述之觀念的圖4之鑽石基材300及MMIC IC 401和403的範例實施例之繪示，其中MMIC IC 401和403係附接至鑽石基材300。具有FET之SiC上GaN晶片401和403被接合至鑽石基材300以形成高複雜度MMIC。此已完成電路提供鑽石連同成熟且可靠的SiC上GaN FET製程之熱效益。
圖6係依據文中所述之觀念的鑽石基材600之範例實施例的繪示。在一範例實施例中，鑽石基材600包含鑽石半導體晶圓601、背側金屬化603、RF輸入墊605、DC偏壓墊607、輸入匹配網路609(例如，電阻、電容、電感、及傳輸線)、用以從IC連接至電晶體終端之墊311、輸出匹配網路613(例如，電阻、電容、電感、及傳輸線)、及RF輸出墊615。
鑽石基材600極適於具有小閘極周邊之較高頻率MMIC。所有MMIC被動組件(例如，接合墊、傳輸線、電阻、電感、電容及個別源極通孔)被製造在高導熱性鑽石基材600上。習知裝置僅使用薄膜裝置，而非MMIC。MMIC可包括多個電晶體。習知裝置僅使用單一電晶體於併合式樣電路。
被動組件之所有設計參數被電匹配至鑽石基材600。鑽石基材600之背側被金屬化，因為其係用於傳輸線及用於待連接至接地之內部背側通孔(ISV)的接地平面。
圖7係依據文中所述之觀念的圖6之鑽石基材600及MMIC IC 701的範例實施例之繪示。在一範例實施例中，鑽石基材600係如上所述。MMIC IC 701包含在SiC基材上之具有多個電晶體終端(例如，多個指狀物)的第一GaN電晶體703、級間匹配網路705(例如，電阻、電容、電感、及傳輸線)、及在SiC基材上之具有多個電晶體終端(例如，比第一GaN電晶體703更多的指狀物)的第二GaN電晶體707。
GaN電晶體703和707及級間匹配網路(針對SiC上GaN而設計)被製造在單一SiC上GaN晶片701上。對較高頻率的MMIC如此做導致較大的晶片，其較易於接合至鑽石基材600。
圖8係依據文中所述之觀念的圖7之鑽石基材600及MMIC IC 701的範例實施例之繪示，其中MMIC IC 701係附接至鑽石基材600。具有FET及級間匹配網路之SiC上GaN晶片701被接合至鑽石基材600以形成高複雜度MMIC。此已完成電路提供鑽石連同成熟且可靠的SiC上GaN FET製程之熱效益。
圖9係依據文中所述之觀念以製造半導體裝置的方法900之流程圖。在一範例實施例中，製造半導體裝置之方法900包括形成隔離區域在半導體基材上，在步驟901中。方法900之步驟903包括形成歐姆接觸在半導體基材上。
方法900之步驟905包括形成氮化物層在半導體基材上。方法900之步驟907包括形成閘極桿和頂部在半導體基材上。方法900之步驟909包括鈍化閘極。方法900之步驟911包括氮化物蝕刻。方法900之步驟913包括形成源極連接場板(SCFP)。方法900之步驟915包括在鑽石基材之第一側上履行台面蝕刻。
方法900之步驟917包括形成金屬之第一層在鑽石基材之第一側上。方法900之步驟919包括形成電容氮化物層在鑽石基材之第一側上。方法900之步驟921包括形成氮化鉭(TaN)層在鑽石基材之第一側上。方法900之步驟923包括在鑽石基材之第一側上履行氮化物蝕刻。
方法900之步驟925包括形成金屬之第二層在鑽石基材之第一側上。方法900之步驟927包括形成金屬之第三層在鑽石基材之第一側上。方法900之步驟929包括安裝鑽石基材之第一側至處置晶圓上。方法900之步驟931包括形成ISV在鑽石基材之第二側上。
方法900之步驟933包括自處置晶圓卸除鑽石基材。方法900之步驟935包括將鑽石基材接合至形成在半導體基材上之FET。方法900之步驟937包括藉由原子層沈積(ALD)玻璃鈍化以形成鈍化層在步驟935之結果上。
圖10係依據文中所述之觀念以製造半導體裝置的替代方法1000之流程圖。在一範例實施例中，製造半導體裝置之方法1000包括形成至少一個FET在積體電路(IC)上(在步驟1001)，其中各FET包括汲極終端、閘極終端、及源極終端。在一範例實施例中，積體電路可包括MMIC，其包括半導體基材及形成在半導體基材上之至少一個FET。在一範例實施例中，半導體基材可係SiC、GaN、GaAs、或任何其他合適的半導體材料。在一範例實施例中，半導體基材可係100 um厚。然而，本揭露不限定於此。
方法1000之步驟1003包括形成歐姆接觸在積體電路上之各FET的汲極終端、閘極終端、和源極終端上。方法1000之步驟1005包括形成至少一個調諧元件在積體電路上。在一範例實施例中，至少一個調諧元件可係電容、電阻、電感、或任何其他合適的電子組件。方法1000之步驟1007包括形成至少一個金屬層在各FET之汲極終端、閘極終端、和源極終端的歐姆接觸上。
方法1000之步驟1009包括形成至少一個調諧元件在鑽石基材上。在一範例實施例中，調諧元件可係電容、電阻、電感、或任何其他合適的電子組件。在一範例實施例中，鑽石基材可係100 um厚，其中鑽石基材可係單晶鑽石或多晶鑽石。然而，本揭露不限定於此。
方法1000之步驟1011包括形成金屬接觸件在鑽石基材上，該等金屬接觸件相應於連接至積體電路上之各FET的汲極終端、閘極終端、和源極終端的金屬層。在一實施範例例中，金屬接觸件可係Au，其中各Au接觸件係6 um厚。然而，本揭露不限定於此。方法1000之步驟1013包括將鑽石基材之金屬接觸件接合至金屬層，該等金屬層相應於積體電路上之各FET的汲極終端、閘極終端、和源極終端。
已描述了本揭露之範例實施例，現在對於本技術領域中具有通常知識者將變得清楚明白的是：亦可使用併入其觀念的其他實施例。文中所含之實施例不應被限制於所揭露的實施例，反而僅應由後附申請專利範圍之精神及範圍所限制。文中所引述之所有公告及參考案在此因全部引用而明確地併入本文中。
文中所述之不同實施例的元件可被結合以形成未明確地提出於上的其他實施例。各個元件(其被描述在單一實施例之背景中)亦可被分離地或者以任何適當的子組合來提供。未明確地描述於文中之其他實施例亦落入以下申請專利範圍之範圍內。
尋求被保護之觀念、系統、裝置、結構及技術的各個實施例係參考相關圖式而被描述在文中。如上所述，在實施例中，文中所述之觀念及特徵可被實現在數位多波束波束形成系統中。替代實施例可被修改而不背離文中所述之觀念、系統、裝置、結構及技術。
注意：各種連接及位置關係(例如，上方、下方、相鄰等)被提出在以上說明中與圖式中的元件之間。這些連接及/或位置關係(除非另有指明)可係直接的或間接的，且所述之觀念、系統、裝置、結構及技術不欲限制在此方面。因此，實體之耦合可指稱直接或間接耦合之任一者，而介於實體之間的位置關係可係直接或間接位置關係。
當作間接位置關係之範例，針對形成層「A」在層「B」上方之本說明書中的參考包括其中一或多個中間層(例如，層「C」)係介於層「A」與層「B」之間的情況，只要層「A」及層「B」之相關特性及功能並未由中間層所實質上改變。以下的定義及縮寫係用於申請專利範圍及說明書之解讀。如文中所使用，術語「包含」、「包括」、「具有」或「含有」、或任何其其他變化、係意欲涵蓋非排他性包括。例如，包含元件之列表的組成、混合物、程序、方法、物件、或設備並非必然地限制於僅那些元件，而可包括未明確列出的或者此類組成、混合物、程序、方法、物件、或設備所固有的其他元件。
此外，術語「範例性」於文中被用以表示「作用為範例、例子，或闡明」。文中所描述為「範例性」之任何實施例或設計不一定被解讀為超越其他實施例或設計之較佳的或有利的。術語「一或多個」及「一或更多」被理解為包括大於或等於一之任何整數，亦即，一、二、三、四等。術語「複數」被理解為包括大於或等於二之任何整數，亦即，二、三、四、五等。術語「連接」可包括間接「連接」及直接「連接」。
說明書中對於「一個實施例」、「一實施例」、「一範例實施例」等等之參照係指示所述之實施例可包括特定的特徵、結構、或特性，但每一實施例可包括該特定的特徵、結構、或特性。此外，此等用詞不一定指稱相同的實施例。再者，當特定的特徵、結構、或特性配合實施例而描述時，係認為其落入熟悉此項技術人士之知識範圍內，以致能配合其他實施例(無論是否明確地描述)之此等特徵、結構、或特性。
為了文中之描述的目的，諸如「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」(僅舉出一些範例)等術語及其衍生詞應相關於所描述的結構及方法，如在附圖中所定向。術語「上覆」、「頂部上」、「在頂部上」、「置於...上」或「置於頂部上」表示第一元件(諸如第一結構)係出現在第二元件(諸如第二結構)上，其中諸如介面結構之中介元件可出現在第一元件與第二元件之間。術語「直接接觸」表示第一元件(諸如第一結構)、及第二元件(諸如第二結構)被連接而無任何中間元件。此類術語有時被稱為方向性或位置性術語。
在申請專利範圍中用以修飾申請專利範圍元件之諸如「第一」、「第二」、「第三」等順序術語的使用不意味著一個申請專利範圍元件超越另一申請專利範圍元件之任何優先、居前、或順序，而僅被使用為用以將具有某一名稱之一個申請專利範圍元件與具有相同名稱之另一元件區分的標示(但針對順序術語之使用)，用以區分申請專利範圍元件。
術語「約略」及「大約」可被用以表示在一些實施例中之目標值的±20%內、在一些實施例中之目標值的±10%內、在一些實施例中之目標值的±5%內、以及又在一些實施例中之目標值的±2%內。術語「約略」及「大約」可包括目標值。術語「實質上等於」可被用以指稱在一些實施例中於彼此之±20%內的值、在一些實施例中於彼此之±10%內的值、在一些實施例中於彼此之±5%內的值、以及又在一些實施例中於彼此之±2%內的值。
術語「實質上」可被用以指稱在一些實施例中於一比較性測量之±20%內的值、在一些實施例中於一比較性測量之±10%內的值、在一些實施例中於一比較性測量之±5%內的值、以及又在一些實施例中於一比較性測量之±2%內的值。例如，「實質上」垂直於第二方向之第一方向可指稱在一些實施例中與第二方向成90°角之±20%內的第一方向、在一些實施例中與第二方向成90°角之±10%內的第一方向、在一些實施例中與第二方向成90°角之±5%內的第一方向、以及又在一些實施例中與第二方向成90°角之±2%內的第一方向。
應理解其所揭露之請求標的不限於針對在以下描述中所提出或在圖式中所繪示之架構的細節以及組件的配置之其應用。所揭露之請求標的能夠實現其他實施例且以各種方式被實行及執行。
同時，應理解其文中所採用之用語及術語係為了描述之目的且不應被視為限制。如此一來，那些熟悉此技藝人士將理解：本揭露所基於之觀念可輕易地被利用為用於其他結構、方法、及系統之設計的基礎，以執行所揭露之請求標的之數個目的。因此，申請專利範圍應被視為包括此類同等架構，只要其不背離所揭露之請求標的之精神及範圍。
雖然所揭露之請求標的已被描述並繪示在前述範例實施例中，但應理解：本揭露已僅經由範例而做出，且在所揭露之請求標的之實施方式的細節中之各種改變可被做出而不背離所揭露之請求標的之精神及範圍。
100:半導體裝置 101:積體電路 103:鑽石基材 105:半導體基材 107:FET 109:金屬層 111:金屬接觸件 113, 115, 117:調諧元件 200:半導體裝置 201:積體電路 203:鑽石基材 205:半導體基材 207:FET 209:金屬層 211:金屬接觸件 213:熱槽 215:金屬接觸件 300:鑽石基材 301:鑽石半導體晶圓 303:背側金屬化 305:RF輸入墊 307:直流(DC)偏壓墊 309:輸入匹配網路 311:墊 313:級間匹配網路 315:輸出匹配網路 317:RF輸出墊 401, 403:MMIC IC 405:GaN電晶體 407:GaN電晶體 600:鑽石基材 601:鑽石半導體晶圓 603:背側金屬化 605:RF輸入墊 607:DC偏壓墊 609:輸入匹配網路 613:輸出匹配網路 615:RF輸出墊 701:MMIC IC 703:第一GaN電晶體 705:級間匹配網路 707:第二GaN電晶體 900:方法 1000:方法
製造及使用所揭示之實施例的方式及程序可藉由參考附圖之圖式而被理解。應理解：圖式中所繪示之組件及結構不一定依比例，反之係將重點放在闡明文中所述之觀念的原理。類似的參照數字代表所有不同視圖中相應的部分。再者，實施例係藉由範例來闡明且非限縮於圖式內，其中：
[圖1]係文中所述之觀念的範例實施例之繪示；
[圖2]係文中所述之觀念的替代範例實施例之繪示；
[圖3]係依據文中所述之觀念的鑽石基材之範例實施例的繪示；
[圖4]係依據文中所述之觀念的圖3之鑽石基材及兩個MMIC IC的範例實施例之繪示；
[圖5]係依據文中所述之觀念的圖4之鑽石基材及MMIC IC的範例實施例之繪示，其中MMIC IC係附接至鑽石基材；
[圖6]係依據文中所述之觀念的鑽石基材之範例實施例的繪示；
[圖7]係依據文中所述之觀念的圖6之鑽石基材及MMIC IC的範例實施例之繪示；
[圖8]係依據文中所述之觀念的圖7之鑽石基材及MMIC IC的範例實施例之繪示，其中MMIC IC係附接至鑽石基材；
[圖9]係依據文中所述之觀念以製造半導體裝置的範例方法之流程圖；以及
[圖10]係依據文中所述之觀念以製造半導體裝置的替代範例方法之流程圖。
101:積體電路
103:鑽石基材
105:半導體基材
107:FET
109:金屬層
111:金屬接觸件
113,115,117:調諧元件

Claims (20)

  1. 一種用於熱管理之裝置，包含：一積體電路(IC)，其包含至少一個場效電晶體(FET)，其中該至少一個FET之各者包含一閘極、一汲極、和一源極；及一鑽石基材，其具有第一側及一第二側，其中該鑽石基材之該第一側係接合至該至少一個FET之各者的該閘極、該汲極、和該源極，其中該鑽石基材之該第二側係附接至熱槽，其中該鑽石基材包括至少一個調諧元件。
  2. 如請求項1之裝置，其中該IC進一步包含一半導體基材，其包含氮化鎵(GaN)、碳化矽(SiC)、及/或砷化鎵(GaAs)之一者。
  3. 如請求項1之裝置，其中該積體電路包含一單石微波積體電路(MMIC)。
  4. 如請求項1之裝置，其中該IC進一步包含至少一個調諧元件。
  5. 如請求項4之裝置，其中在該IC上之該至少一個調諧元件包含至少一個電容、至少一個電阻、及/或至少一個電感之至少一者。
  6. 如請求項1之裝置，其中該鑽石基材包含一單晶鑽石基材及/或一多晶鑽石基材之一者。
  7. 如請求項1之裝置，其中該鑽石基材進一步包含金屬接觸件，其組態成將該鑽石基材接合至該至少一個FET之各者的該閘極、該汲極、和該源極。
  8. 如請求項7之裝置，其中該等金屬接觸件包含金(AU)接觸件。
  9. 如請求項2之裝置，其中該半導體基材及該鑽石基材係各約100um厚。
  10. 如請求項8之裝置，其中該AU接觸件係至少6um厚。
  11. 一種熱管理之方法，包含：形成至少一個場效電晶體(FET)在一積體電路(IC)上，其中各至少一個FET包含一閘極、一汲極、和一源極；及將一鑽石基材之第一側接合至該至少一個FET之各者的該閘極、該汲極、和該源極以及將該鑽石基材之第二側附接至熱槽，其中該鑽石基材包括至少一個調諧元件。
  12. 如請求項11之方法，其中該IC包含一半導體基材，其包含氮化鎵(GaN)、碳化矽(SiC)、及砷化鎵(GaAs)之一者。
  13. 如請求項11之方法，其中該積體電路包含一單石微波積體電路(MMIC)。
  14. 如請求項11之方法，其中該IC進一步包含至少一個調諧元件。
  15. 如請求項14之方法，其中在該IC上之該至少一個調諧元件包含至少一個電容、至少一個電阻、及至少一個電感之至少一者。
  16. 如請求項11之方法，其中該鑽石基材包含一單晶鑽石基材及一多晶鑽石基材之一者。
  17. 如請求項11之方法，其中該鑽石基材進一步包含一金屬接觸件，其組態成將該鑽石基材接合至該至少一個FET之各者的該閘極、該汲極、和該源極。
  18. 如請求項17之方法，其中該等金屬接觸件包含金(AU)接觸件。
  19. 如請求項12之方法，其中該半導體基材及該鑽石基材係各100um厚。
  20. 如請求項18之方法，其中該AU接觸件係至少6um厚。
TW112102323A 2022-03-31 2023-01-18 用於熱管理之集成鑽石基材 TWI859707B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/657,390 US20230317692A1 (en) 2022-03-31 2022-03-31 Integrated diamond substrate for thermal management
US17/657,390 2022-03-31

Publications (2)

Publication Number Publication Date
TW202404026A TW202404026A (zh) 2024-01-16
TWI859707B true TWI859707B (zh) 2024-10-21

Family

ID=85227322

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112102323A TWI859707B (zh) 2022-03-31 2023-01-18 用於熱管理之集成鑽石基材

Country Status (5)

Country Link
US (1) US20230317692A1 (zh)
EP (1) EP4500594A1 (zh)
KR (1) KR20240130118A (zh)
TW (1) TWI859707B (zh)
WO (1) WO2023192693A1 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210082826A (ko) * 2019-12-26 2021-07-06 알에프에이치아이씨 주식회사 GaN 기반 반도체 패키지 및 이를 제조하는 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030022395A1 (en) * 2001-07-17 2003-01-30 Thoughtbeam, Inc. Structure and method for fabricating an integrated phased array circuit
US6825559B2 (en) * 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
US7560322B2 (en) * 2004-10-27 2009-07-14 Northrop Grumman Systems Corporation Method of making a semiconductor structure for high power semiconductor devices
US7476918B2 (en) * 2004-11-22 2009-01-13 Panasonic Corporation Semiconductor integrated circuit device and vehicle-mounted radar system using the same
JP2010182829A (ja) * 2009-02-04 2010-08-19 Toshiba Corp 半導体装置
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
JP2017054960A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置
JP2017059621A (ja) * 2015-09-15 2017-03-23 三菱電機株式会社 半導体装置及びその製造方法
CN106298882B (zh) * 2016-08-04 2019-10-08 苏州能讯高能半导体有限公司 高电子迁移率晶体管器件及其制造方法
US10651107B2 (en) * 2017-09-26 2020-05-12 Electronics And Telecommunications Research Institute Semiconductor device and method for fabricating the same
US10720497B2 (en) * 2017-10-24 2020-07-21 Raytheon Company Transistor having low capacitance field plate structure
CN108376705B (zh) * 2018-01-11 2020-04-03 北京华碳科技有限责任公司 具有石墨烯散热层的倒装结构的氮化镓基功率器件及其制备方法
US11127652B2 (en) * 2019-10-23 2021-09-21 Raytheon Company Semiconductor structures having reduced thermally induced bow
CN111048581B (zh) * 2019-12-23 2022-03-22 电子科技大学 一种类空气桥型源场板结构的金刚石场效应晶体管
CN211858658U (zh) * 2020-02-27 2020-11-03 常熟理工学院 一种具有高可靠性的氮化镓功率器件
CN211858659U (zh) * 2020-02-27 2020-11-03 常熟理工学院 一种具有多场板结构的氮化镓功率器件
US11424356B2 (en) * 2020-03-16 2022-08-23 Raytheon Company Transistor having resistive field plate
CN115552631B (zh) * 2020-05-13 2024-02-06 新唐科技日本株式会社 功率放大用半导体装置
CN111682064B (zh) * 2020-06-02 2022-06-07 华南师范大学 高性能MIS栅增强型GaN基高电子迁移率晶体管及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210082826A (ko) * 2019-12-26 2021-07-06 알에프에이치아이씨 주식회사 GaN 기반 반도체 패키지 및 이를 제조하는 방법

Also Published As

Publication number Publication date
TW202404026A (zh) 2024-01-16
WO2023192693A1 (en) 2023-10-05
EP4500594A1 (en) 2025-02-05
US20230317692A1 (en) 2023-10-05
KR20240130118A (ko) 2024-08-28

Similar Documents

Publication Publication Date Title
KR101288153B1 (ko) 3족 질화물 기반 플립-칩 집적 회로 및 그 제조 방법
Chao et al. Low-temperature bonded GaN-on-diamond HEMTs with 11 W/mm output power at 10 GHz
CN115836476A (zh) 用于管芯前侧的柱连接和背侧的无源装置集成的方法
US20090115052A1 (en) Hybrid silicon/non-silicon electronic device with heat spreader
US12015004B2 (en) Hybrid device assemblies and method of fabrication
TWI859707B (zh) 用於熱管理之集成鑽石基材
TWI751687B (zh) 具有減量熱致彎曲度的半導體結構
JP2025508181A (ja) 熱管理のための集積ダイヤモンド基板
CN113327977B (zh) 改进的用于rf应用的转印
US7825005B1 (en) Multiple substrate electrical circuit device