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KR20240130118A - 전계 효과 트랜지스터(fet)의 열 관리를 위한 통합된 다이아몬드 기판 - Google Patents

전계 효과 트랜지스터(fet)의 열 관리를 위한 통합된 다이아몬드 기판 Download PDF

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KR20240130118A
KR20240130118A KR1020247025180A KR20247025180A KR20240130118A KR 20240130118 A KR20240130118 A KR 20240130118A KR 1020247025180 A KR1020247025180 A KR 1020247025180A KR 20247025180 A KR20247025180 A KR 20247025180A KR 20240130118 A KR20240130118 A KR 20240130118A
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KR
South Korea
Prior art keywords
diamond substrate
fet
substrate
article
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020247025180A
Other languages
English (en)
Inventor
재러드 바이앙쿠르
매튜 씨. 타이해치
Original Assignee
레이던 컴퍼니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레이던 컴퍼니 filed Critical 레이던 컴퍼니
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Abstract

여기에 설명되는 것은 열 관리를 위한 장치 및 방법이다. 장치는 적어도 하나의 전계 효과 트랜지스터(field effect transistor) -각 적어도 하나의 FET는 게이트, 드레인, 및 소스를 포함함-; 및 적어도 하나의 튜닝 요소를 포함하고 적어도 하나의 FET들의 각각의 게이트 ,드레인, 및 소스에 본딩되는 다이아몬드 기판을 포함하는 집적 회로(IC)를 포함한다. 방법은 IC 상에 적어도 하나의 FET를 형성하는 단계 - 각 적어도 하나의 FET는 게이트, 드레인, 및 소스를 포함함-; 및 적어도 하나의 튜닝 요소를 포함하는 다이아몬드 기판을 적어도 하나의 FET들의 각각의 게이트, 드레인, 및 소스에 본딩하는 단계를 포함한다.

Description

전계 효과 트랜지스터(FET)의 열 관리를 위한 통합된 다이아몬드 기판
고전적인 디바이스(device) 및 방법은 호스트 기판(host substrate)이 에피텍셜(epitaxial, 에피(epi)) 층들을 통해 열을 제거하기 위해 제거된 후 반도체 웨이퍼의 후면(backside)에서 다이아몬드가 성장되는 것을 제공한다. 이러한 디바이스들 및 방법들은 다이아몬드의 성장 중에 반도체 층들을 고온에 노출시킨다. 또한, 핸들 웨이퍼(handle wafer)로부터의 반도체 웨이퍼의 제거는 어렵고 에피 층을 손상시킬 수 있다. 다이아몬드 및 반도체 웨이퍼 사이의 높은 열평창계수(coefficient of thermal expansion, CTE)는 극심한 웨이퍼 휨(extreme wafer bow)을 초래(cause)할 수 있다.
또다른 고전적인 디바이스 및 방법은 원래의 호스트 기판이 제거된 후 에피 물질을 다이아몬드 기판에 반도체 웨이퍼 레벨 본딩(semiconductor wafer level bonding)하는 것을 제공한다. 에피의 반도체 웨이퍼 레벨 전사(semiconductor wafer level transfer)는 에피를 전사하기 위해 매우 매끄러운 표면들(ultra smooth surfaces) 및 높은 평탄도(high degree of flatness)를 요구(require)한다.
여기에 설명되는 개념들에 따라, 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, 본 개시는 보다 높은 전력 소산(power dissipation)에서 보다 낮은 채널 온도들을 가능하게 하는 검증된 신뢰성(proven reliability)을 가지는 제조 기술 및 성숙한 고수율 반도체 에피택셜(mature high yielding semiconductor epitaxial)을 가지는 다이아몬드 기판을 통합하는 예시 디바이스들 및 방법들을 제공한다.
여기에 설명되는 개념들에 따라, 예시 열 관리 디바이스들 및 방법들이 모놀리식 마이크로파 집적 회로들(monolithic microwave integrated circuits, MMICs)을 냉각(cool)하기 위해 제공된다.
여기에 설명되는 개념들에 따라, MMIC의 작동 중 생성되는 열을 효율적으로 제거하기 위해 다이아몬드를 활성 영역(active region)에 통합하는 독창적인 방법들을 활용하는 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, 높은 전력 증폭기들에 대한 열 제한들의 문제를 다루는(address) 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, 긴 펄스 높은 듀티 사이클 작동(long pulse high duty cycle operation) 하의 트랜지스터 채널들의 효율적인 냉각을 위해 다이아몬드 기판들과 고전력 반도체들을 결합하는 통합 및 성능 과제들(integration and performance challenges)을 다루는 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명된는 개념들에 따라, 표준 클린룸 제조 프로세스들(standard cleanroom fabrication processes)을 사용하여 MMIC를 구성하는 수동 구성요소들(passive components)을 제조하기 위해 다이아몬드 기판을 활용하는 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, 트랜지스터들을 제조하기 위해 개별적인(separate) 반도체 웨이퍼(예: 실리콘 카바이드(Silicon Carbide, SiC) 상의 갈륨 나이트라이드(Gallium Nitride, GaN))를 활용하는 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, (예: 금(Au) 대 금) 열압착 본딩(thermocompression bond)을 사용하여 기능적으로 우수한 트랜지스터들(functionally good transistors)을 다이아몬드 MMIC 회로에 통합하는 예시 열 관리 디바이스들 및 방법들이 제공된다.
여기에 설명되는 개념들에 따라, 열 관리를 위한 예시 디바이스는 적어도 하나의 전계 효과 트랜지스터(field effect transistor)를 포함하고, 여기서 각 적어도 하나의 FET는 게이트, 드레인, 및 소스를 포함하는 집적 회로(integrated circuit, IC); 및 적어도 하나의 FET들의 각각의 게이트(gate), 드레인(drain), 및 소스(source)에 에 본딩(bond)되고, 적어도 하나의 튜닝 요소(tuning element)를 포함하는 다이아몬드 기판(diamond substrate)을 포함한다.
IC는 갈륨 나이트라이드(GaN), 실리콘 카바이드(SiC), 및 갈륨 아세나이드(Gallium Arsenide, GaAs) 중 하나를 포함하는 반도체 기판을 포함할 수 있다.
집적 회로는 모놀리식 마이크로파 집적 회로(MMIC)를 포함한다.
IC는 적어도 하나의 튜닝 요소를 더 포함한다.
IC 상의 적어도 하나의 튜닝 요소는 적어도 하나의 커패시터(capacitor), 적어도 하나의 저항기(resistor), 및 적어도 하나의 인덕터(inductor) 중 적어도 하나를 포함한다.
다이아몬드 기판은 단결정 다이아몬드 기판(single crystal diamond substrate) 및/또는 다결정 다이아몬드 기판(polycrystalline diamond substrate)을 포함한다.
다이아몬드 기판은 다이아몬드 기판을 적어도 하나의 FET의 각각의 게이트, 드레인 및 소스에 본딩하도록 구성되는 금속 접점들(metallic contacts)을 더 포함한다.
금속 접점들은 금(AU) 접점들을 포함한다.
반도체 기판 및 다이아몬드 기판은 각각 100 um 두께일 수 있다.
AU 접점들은 대략(approximately) 6 um 두께(예: 3층 상호 연결 구조(three layer interconnect architecture)에서의 6um 두께)일 수 있다. 다만, AU 접점들은 6um보다 얇을 수 있다.
열 관리의 방법은 집적 회로(IC) 상에 적어도 하나의 전계 효과 트랜지스터(FET)를 형성하는 단계 - 각 적어도 하나의 FET는 게이트, 드레인, 및 소스를 포함함 -; 및 적어도 하나의 튜닝 요소를 포함하는 다이아몬드 기판을 적어도 하나의 FET들의 각각의 게이트, 드레인, 및 소스에 본딩하는 단계를 포함한다.
개시된 실시예들을 만들고 사용하는 방식 및 프로세스는 첨부 도면의 도면들을 참조하여 이해될 수 있다. 도면들에 예시되는 구성요소들 및 구조들은 반드시 비율에 맞춘 것은 아니고, 대신 여기에 설명되는 개념들의 원리들을 예시하는 데 중점을 둔다는 것이 이해되어야 한다. 유사한 참조 번호들은 상이한 도면들 전체에 걸쳐 대응하는 부분들을 지정한다. 또한, 실시예들은 도면들에 한정이 아닌 예시의 방법으로서 도시되어 있다:
도 1은 여기에 설명되는 개념들의 예시 실시예의 도면이다;
도 2는 여기에 설명되는 개념들의 대안적인 예시 실시예의 도면이다;
도 3은 여기에 설명되는 개념들에 따른 다이아몬드 기판의 예시 실시예의 도면이다;
도 4는 여기에 설명되는 개념들에 따른 2개의 MMIC IC들 및 도 3의 다이아몬드 기판의 예시 실시예의 도면이다;
도 5는 여기에 설명되는 개념들에 따른 MMIC IC들이 다이아몬드 기판에 부착되는 도 4의 MMIC IC들 및 다이아몬드 기판의 예시 실시예의 도면이다;
도 6은 여기에 설명되는 개념들에 따른 다이아몬드 기판의 예시 실시예의 도면이다;
도 7은 여기에 설명되는 개념들에 따른 MMIC IC 및 도 6의 다이아몬드 기판의 예시 실시예의 도면이다;
도 8은 여기에 설명되는 개념들에 따른 MMIC IC가 다이아몬드 기판에 부착되는 도 7의 MMIC IC 및 다이아몬드 기판의 예시 실시예의 도면이다;
도 9는 여기에 설명되는 개념들에 따른 반도체 디바이스를 제조하는 예시 방법의 흐름도이다; 또한
도 10은 여기에 설명되는 개념들에 따른 반도체 디바이스를 제조하는 대안적인 예시 방법의 흐름도이다.
본 개시의 예시적인 실시예들의 다이아몬드 기판은 높은 열전도성 Au(high thermal conductivity Au)를 통해 다이아몬드 기판에 도달하도록 채널 내 열원의 몇 미크론 이내에 있으므로, 본 개시는 고전적인 다이아몬드 열 확산기 후면 방법들(conventional diamond heat spreader backside methods)과 비교하여 보다 고전력 MMIC들의 보다 효율적인 냉각을 가능하게 하는 예시적인 디바이스들 및 방법들을 제공한다.
본 개시는 검증된 열압착 본딩 기술이 활용될 수 있으므로 대량 저비용 제조 환경(high-volume low-cost manufacturing environment)에 보다 적합한 예시적인 디바이스 및 방법들을 제공한다.
본 개시는 다이아몬드 웨이퍼들/MMIC들 상에 GaN을 제조하는 고전적인 디바이스들 및 방법들에 의해 직면(encounter)되는 통합 과제들(integration challenges)을 피하는 예시적인 디바이스들 및 방법을 제공한다.
본 개시는 동일한 채널 온도에서 SiC 전계 효과 트랜지스터(FET) 상의 고전적인 GaN보다 대략 1.44배 높은 전력 소산을 제공하는 예시적인 디바이스들 및 방법들을 제공한다.
본 개시는 반도체 웨이퍼의 공정 흐름이 대폭 감소될 수 있도록 하여 공정 중인 반도체 웨이퍼(semiconductor wafer in process, semiconductor WIP)에 대한 전체 위험을 감소시키는 예시적인 디바이스들 및 방법들을 제공한다. 반도체 웨이퍼 상에 제조되는 층들은 중요한 층들이고 MMIC의 라디오 주파수(radio frequency, RF) 성능에 가장 큰 임팩트(impact)를 가질 수 있다. 감소된 공정 흐름은 공정 헬스(process health)의 빠른 전기적 피드백을 가능하게 하고, 인라인(inline) WIP의 노출 위험을 감소시키고, 공정 수율 위험을 감소시킨다.
본 개시는 마이크로파 GaN 공정들, 고전압 GaN(high-voltage GaN, HV GaN) 공정들 및 스칸듐 알루미늄 나이트라이드(Scandium Aluminum Nitride, ScAIN) 공정들에 적용되는 예시적인 디바이스들 및 방법들을 제공한다. 모든 HV GaN 및 ScAIN 공정들은 본 개시의 진보된 열 관리 디바이스들 및 방법들을 필요로 한다.
본 개시는 GaN/다이아몬드 관련 기술들 및 5G 관련 기술들에 적용 가능한 예시적인 디바이스들 및 방법들을 제공한다.
본 개시는 보다 긴 디바이스 수명 및/또는 보다 높은 소산 전력들을 초래하는 보다 낮은 작동 온도들이 가능하도록 트랜지스터의 활성 영역으로부터 열을 효율적으로 제거하기 위해 반도체 구조들을 다이아몬드 웨이퍼들에 통합하는 예시적인 디바이스들 및 방법들을 제공한다.
도 1은 여기에 설명되는 개념들의 예시 실시예들의 도면이다. 예시 실시예에서, 반도체 디바이스(100)는 다이아몬드 기판(103)에 부착되는 집적 회로(101)를 포함한다. 예시 실시예에서, 집적 회로(101)는 반도체 기판(105) 및 반도체 기판(105) 상에 형성되는 적어도 하나의 FET(107)를 포함하는 MMIC를 포함할 수 있다. 대안적인 예시 실시예에서, 반도체 기판(105)는 적어도 하나의 튜닝 요소를 포함할 수 있다. 반도체 기판(105)은 SiC, GaN, GaAs, 또는 임의의 다른 적합한 반도체 물질을 포함할 수 있다. 반도체 기판(105) 및 다이아몬드 기판(103)은 각각 약 100 um 두께일 수 있고, 여기서 다이아몬드 기판(103)은 단결정 다이아몬드 또는 다결정 다이아몬드일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
각 FET(107)는 드레인 단자, 게이트 단자, 및 소스 단자의 각각의 오믹 접점(ohmic contact)과 함께 드레인 단자, 게이트 단자, 및 소스 단자를 포함한다. 튜닝 요소는 커패시터, 저항기, 인덕터, 및/또는 임의의 다른 적합한 전자 구성요소를 포함할 수 있다. 적어도 하나의 금속 층(109)은 각 FET(107)의 드레인 단자, 게이트 단자, 및 소스 단자의 다이아몬드 기판(103)에 대한 연결을 가능하게 하기 위해 각 FET(107)의 드레인 단자, 게이트 단자, 및 소스 단자의 오믹 접점들 상에 형성된다.
다이아몬드 기판(103)은 집적 회로(101) 상의 각 FET(107)의 각 드레인 단자, 게이트 단자, 및 소스 단자에 대한 금속 접점(111)을 포함한다. 실시예에서, 금속 접점(111)은 금(Au)일 수 있고, 여기서 각 Au 접점은 6 um 두께일 수 있다. 다만, 본 개시는 이에 한정되지 않는다. 대안적인 실시예에서, 다이아몬드 기판(103)은 적어도 하나의 튜닝 요소(113, 115, 및 117)를 포함할 수 있다. 튜닝 요소는 커패시터, 저항기, 인덕터, 및/또는 임의의 다른 적합한 전자 구성요소를 포함할 수 있다. 다이아몬드 기판(103)의 Au 접점들은 집적 회로(101) 상의 각 FET(107)의 각 드레인 단자, 게이트 단자, 및 소스 단자에 본딩된다.
도 2는 여기에 설명되는 개념들의 대안적인 실시예의 도면이다. 예시 실시예에서, 반도체 디바이스(200)는 다이아몬드 기판(203)의 제1 면(first side)에 부착되는 집적 회로(201)를 포함하고, 여기서 다이아몬드 기판의 제2 면(second side)은 히트 싱크(heat sink)(213)에 부착된다.
집적 회로(201)는 반도체 기판(205) 및 반도체 기판(205) 상에 형성되는 적어도 하나의 FET(207)를 포함하는 MMIC를 포함할 수 있다. 대안적인 실시예에서, 반도체 기판(205)은 적어도 하나의 튜닝 요소를 포함할 수 있다. 반도체 기판(205)는 SiC, GaN, GaAs, 또는 임의의 다른 적합한 반도체 물질을 포함할 수 있다. 반도체 기판(205) 및 다이아몬드 기판(203)은 각각 약 100 um 두께일 수 있고, 여기서 다이아몬드 기판(203)은 단결정 다이아몬드 또는 다결정 다이아몬드일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
각 FET(207)는 드레인 단자, 게이트 단자, 및 소스 단자의 각각의 오믹 접점과 함께, 드레인 단자, 게이트 단자, 및 소스 단자를 포함한다. 튜닝 요소는 커패시터, 저항기, 인덕터, 또는 임의의 다른 적합한 전자 구성요소일 수 있다. 적어도 하나의 금속 층(metal layer)(209)는 각 FET(207)의 드레인 단자, 게이트 단자, 및 소스 단자의 다이아몬드 기판(203)의 제1 면에 대한 연결을 가능하게 하기 위해 각 FET(207)의 드레인 단자, 게이트 단자, 및 소스 단자의 오믹 접점들 상에 형성된다. 각 금속 층(209)은 1.5 um 두께일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
다이아몬드 기판(203)의 제1 면은 집적 회로(201) 상의 각 FET(207)의 각 드레인 단자, 게이트 단자, 및 소스 단자에 대한 금속 접점(211)을 포함한다. 실시예에서, 금속 접점(211)은 Au일 수 있고, 여기서 각 Au 접점은 6 um 두께이다. 다만, 본 개시는 이에 한정되지 않는다. 대안적인 실시예에서, 다이아몬드 기판(203)의 제1 면은 적어도 하나의 튜닝 요소를 포함할 수 있다. 튜닝 요소는 커패시터, 저항기, 인덕터, 또는 임의의 다른 적합한 전자 구성요소일 수 있다. 다이아몬드 기판(203)의 제1 면의 Au 접점들은 집적 회로(201) 상의 각 FET(207)의 각 드레인 단자, 게이트 단자, 및 소스 단자에 본딩된다.
열 싱크(213)는 적어도 하나의 금속 접점(215)를 통해 다이아몬드 기판(203)의 제2 면에 연결된다. 금속 접점(215)는 6 um 두께인 Au일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
도 3은 여기에 설명되는 개념들에 따른 다이아몬드 기판(300)의 예시 실시예의 도면이다. 예시 실시예에서, 다이아몬드 기판(300)은 다이아몬드 반도체 웨이퍼(301), 후면 금속화(backside metallization)(303), RF 입력 패드(305), 직류(direct current, DC) 바이어스 패드(bias pad)(307), 입력 매칭 네트워크(input matching network)(309)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들(transmission lines)), IC들로부터 트랜지스터 단자들로 연결하기 위한 패드들(311), 인터-스테이지 매칭 네트워크(inter-stage matching network)(313)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들), 출력 매칭 네트워크(output matching network)(315)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들), 및 RF 출력 패드(RF output pad)(317)을 포함한다.
다이아몬드 기판(300)은 큰 게이트 주변(large gate periphery)을 가지는 보다 낮은 주파수 MMIC들(lower frequency MMICs)에 매우 적합하다. MMIC 수동 구성요소들(passive components)(예: 본딩 패드들(bond pads), 전송 라인들, 저항기들, 인덕터들, 커패시터들 및 개별적인 소스 비아들(individual source vias))은 높은 열 전도성 다이아몬드 기판(high thermal conductivity diamond substrate)(300) 상에 제조된다. 고전적인 디바이스들은 MMIC가 아닌 박막 디바이스들(thin film devices)만 사용했다. MMIC는 여러 트랜지스터들을 포함할 수 있다. 고전적인 디바이스들은 하이브리드-스타일 회로(hybrid-style circuit)에 단일 트랜지스터만 사용했다.
수동 구성요소들의 설계 파라미터들(Design parameters)은 다이아몬드 기판(300)에 전기적으로 매칭(match)된다. 다이아몬드 기판(300)의 후면은 지면에 연결될 개별적인 소스 비아들(individual source vias, ISVs) 및 전송 라인들에 대한 접지면(ground plane)이기 때문에 금속화된다.
도 4는 여기에 설명되는 개념들에 따른 2개의 MMIC IC들(401 및 403)과 도 3의 다이아몬드 기판(300)의 예시 실시예의 도면이다. 예시 실시예에서, 다이아몬드 기판(300)은 위에 설명된 바와 같다. 제1 MMIC IC(first MMIC IC)(401)는 SiC 기판 상의 여러 트랜지스터 단자들(예: 여러 핑거들(fingers))과 함께 GaN 트랜지스터(405)를 포함한다. 제2 MMIC(second MMIC)(403)는 SiC 기판 상의 여러 트랜지스터 단자들(예: 제1 MMIC(405)보다 많은 핑거들)과 함께 GaN 트랜지스터(407)를 포함한다.
SiC IC들 (또는 칩들(chips)) 상의 GaN은 신호 증폭을 위해 여러 핑거들과 함께 FET들을 포함하고 다이아몬드 기판(300)에 정렬(align)된다.
도 5는 여기에 설명되는 개념들에 따른 MMIC IC들(401 및 403)이 다이아몬드 기판(300)에 부착되는 도 4의 MMIC IC들(401 및 403) 및 다이아몬드 기판(300)의 예시 실시예의 도면이다. FET들을 가지는 SiC 칩들(401 및 403) 상의 GaN은 높은 복잡성 MMIC(high complexity MMIC)를 형성하기 위해 다이아몬드 기판(300)에 본딩된다. 이 완성된 회로는 FET 공정의 성숙하고 신뢰가능한 GaN과 함께 다이아몬드의 열적 이점들을 제공한다.
도 6은 여기에 설명되는 개념들에 따른 다이아몬드 기판(600)의 예시 실시예의 도면이다. 예시 실시예에서, 다이아몬드 기판(600)은 다이아몬드 반도체 웨이퍼(601), 후면 금속화(603), RF 입력 패드(605), DC 바이어스 패드(607), 입력 매칭 네트워크(609)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들), IC로부터 트랜지스터 단자들로 연결하기 위한 패드들(311), 출력 매칭 네트워크(613)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들), 및 RF 출력 패드(615)를 포함한다.
다이아몬드 기판(600)은 작은 게이트 주변를 가지는 보다 높은 주파수 MMIC들(higher frequency MMICs)에 매우 적합하다. 모든 MMIC 수동 구성요소들(예: 본딩 패드들, 전송 라인들, 저항기들, 인덕터들, 커패시터들 및 개별적인 소스 비아들)은 높은 열 전도성 다이아몬드 기판(600) 상에 제조된다. 고전적인 디바이스들은 MMIC들이 아닌 박막 디바이스들에만 사용된다. MMIC는 여러 개의 트랜지스터들을 포함할 수 있다. 고전적인 디바이스들은 하이브리드-스타일 회로에 단일 트랜지스터들만 사용했다.
수동 구성요소들의 모든 설계 파라미터들은 다이아몬드 기판(600)에 전기적으로 매칭된다. 다이아몬드 기판(600)의 후면은 지면에 연결될 내부 후면 비아들(ISVs) 및 전송 라인들에 대한 접지면이므로 금속화된다.
도 7은 여기에 설명되는 개념들에 따른 MMIC IC(701) 및 도 6의 다이아몬드 기판(600)의 예시 실시예의 도면이다. 예시 실시예에서, 다이아몬드 기판(600)은 위에 설명된 바와 같다. MMIC IC(701)는 SiC 기판 상의 여러 트랜지스터 단자들(예: 여러 핑거들)을 가지는 제1 GaN 트랜지스터(703), 인터-스테이지 매칭 네트워크(705)(예: 저항기들, 커패시터들, 인덕터들, 및 전송 라인들), 및 SiC 기판 상의 여러 트랜지스터 단자들(예: 제1 GaN 트랜지스터(703)보다 많은 핑거들)을 가지는 제2 GaN 트랜지스터(707)를 포함한다.
GaN 트랜지스터들(703 및 707) 및 (SiC 상의 GaN을 위해 설계되는) 인터스테이지 매칭 네트워크는 SiC 칩(701) 상의 단일 GaN 상에 제조된다. 보다 높은 주파수 MMIC들에서 이를 수행하면 다이아몬드 기판(600)에 본딩하기에 보다 간단한 보다 큰 칩들이 초래된다.
도 8은 여기에 설명되는 개념들에 따른 MMIC IC(701)가 다이아몬드 기판(600)에 부착되는 도 7의 MMIC IC(701) 및 다이아몬드 기판(600)의 예시 실시예의 도면이다. FET들 및 인터스테이지 매칭 네트워크를 가지는 SiC 칩(701) 상의 GaN은 높은 복잡성 MMIC를 형성하기 위해 다이아몬드 기판(600)에 본딩된다. 이 완성된 회로는 SiC FET 공정의 성숙하고 신뢰가능한 GaN과 함께 다이아몬드의 열적 이점들을 제공한다.
도 9는 여기에 설명되는 개념들에 따른 반도체 디바이스를 제조하는 방법(900)의 흐름도이다. 예시 실시예에서, 반도체 디바이스를 제조하는 방법(900)은 단계(901)에서 반도체 기판 상에 격리 영역들(isolation areas)을 형성하는 것을 포함한다. 방법(900)의 단계(903)은 반도체 기판 상의 오믹 접점들을 형성하는 것을 포함한다.
방법(900)의 단계(905)는 반도체 기판 상에 나이트라이드 층(nitride layer)을 형성하는 것을 포함한다. 방법(900)의 단계(907)은 반도체 기판 상에 게이트 스템들 및 상단들(gate stems and tops)을 형성하는 것을 포함한다. 방법(900)의 단계(909)는 게이트들을 패시베이셔닝(passivate)하는 것을 포함한다. 방법(900)의 단계(911)은 나이트라이드 에칭(nitride etch)을 포함한다. 방법(900)의 단계(913)은 소스 연결 필드 플레이트(source connected field plate, SCFP)를 형성하는 것을 포함한다. 방법(900)의 단계(915)는 다이아몬드 기판의 제1 면 상에 메사 에칭(mesa etch)을 수행하는 것을 포함한다.
방법(900)의 단계(917)는 다이아몬드 기판의 제1 면 상에 금속의 제1 층을 형성하는 것을 포함한다. 방법(900)의 단계(919)는 다이아몬드 기판의 제1 면 상에 커패시터 나이트라이드 층(capacitator nitride layer)을 형성하는 것을 포함한다. 방법(900)의 단계(921)은 다이아몬드 기판의 제1 면 상에 탄탈륨 나이트라이드(tantalum nitride, TaN) 층을 형성하는 것을 포함한다. 방법(900)의 단계(923)은 다이아몬드 기판의 제1 면 상에 나이트라이드 에칭을 수행하는 것을 포함한다.
방법(900)의 단계(925)는 다이아몬드 기판의 제1 면 상에 금속의 제2 층을 형성하는 것을 포함한다. 방법(900)의 단계(927)은 다이아몬드 기판의 제1 면 상에 금속의 제3 층을 형성하는 것을 포함한다. 방법(900)의 단계(929)는 핸들 웨이퍼에 다이아몬드 기판의 제1 면을 장착(mount)하는 것을 포함한다. 방법(900)의 단계(931)는 다이아몬드 기판의 제2 면 상에 ISV를 형성하는 것을 포함한다.
방법(900)의 단계(933)는 핸들 웨이퍼로부터 다이아몬드 기판을 탈착(dismount)하는 것을 포함한다. 방법(900)의 단계(935)는 반도체 기판 상에 형성되는 FET들에 다이아몬드 기판을 본딩하는 것을 포함한다. 방법(900)의 단계(937)은 원자층 증착(atomic layer deposition, ALD) 글라시베이션(glassivation)에 의해 단계(935)의 결과 상에 패시베이션 층(passivation layer)을 형성하는 것을 포함한다.
도 10은 여기에 설명되는 개념들에 따른 반도체 디바이스를 제조하는 대안적인 방법(1000)의 흐름도이다. 예시 실시예에서, 반도체 디바이스를 제조하는 방법(1000)은 단계(1001)에서 집적 회로(IC) 상에 적어도 하나의 FET를 형성하는 것을 포함하고, 여기서 각 FET는 드레인 단자, 게이트 단자, 및 소스 단자를 포함한다. 예시 실시예에서, 집적 회로는 반도체 기판 상에 형성되는 적어도 하나의 FET 및 반도체 기판을 포함하는 MMIC 를 포함할 수 있다. 예시 실시예에서, 반도체 기판은 SiC, GaN, GaAs, 또는 임의의 다른 적합한 반도체 물질일 수 있다. 예시 실시예에서, 반도체 기판은 100 um 두께일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
방법(1000)의 단계(1003)은 집적 회로 상의 각 FET의 드레인 단자, 게이트 단자, 및 소스 단자 상에 오믹 접점들을 형성하는 것을 포함한다. 방법(1000)의 단계(1005)는 집적 회로 상에 적어도 하나의 튜닝 요소를 형성하는 것을 포함한다. 예시 실시예에서, 적어도 하나의 튜닝 요소는 커패시터, 저항기, 인덕터, 또는 임의의 다른 적합한 전자 구성요소일 수 있다. 방법(1000)의 단계(1007)는 각 FET의 드레인 단자, 게이트 단자, 및 소스 단자의 오믹 접점들 상에 적어도 하나의 금속 층을 형성하는 것을 포함한다.
방법(1000)의 단계(1009)는 다이아몬드 기판 상에 적어도 하나의 튜닝 요소를 형성하는 것을 포함한다. 예시 실시예에서, 튜닝 요소는 커패시터, 저항기, 인덕터, 또는 임의의 다른 적합한 전자 구성요소일 수 있다. 예시 실시예에서, 다이아몬드 기판은 100 um 두께일 수 있고, 여기서 다이아몬드 기판은 단결정 다이아몬드 또는 다결정 다이아몬드일 수 있다. 다만, 본 개시는 이에 한정되지 않는다.
방법(1000)의 단계(1011)은 집적 회로 상의 각 FET의 드레인 단자, 게이트 단자, 및 소스 단자에 연결되는 금속 층들에 대응하는 다이아몬드 기판 상의 금속 접점들을 형성하는 것을 포함한다. 예시 실시예에서, 금속 접점은 Au일 수 있고, 여기서 각 Au 접점은 6 um 두께이다. 다만, 본 개시는 이에 한정되지 않는다. 방법(1000)의 단계(1013)은 집적 회로 상의 각 FET의 드레인 단자, 게이트 단자, 및 소스 단자에 대응하는 금속 층들에 다이아몬드 기판의 금속 접점들을 본딩하는 것을 포함한다.
개시의 예시적인 실시예들을 설명하였는데, 그들의 개념들을 포함하는 다른 실시예들 또한 사용될 수 있다는 것이 해당 분야의 통상의 기술자(one of ordinary skill in the art)에게 명백해질 것이다. 여기 포함되는 실시예들은 개시되는 실시예들로 한정되지 않아야 하고 대신 첨부된 청구항들의 정신 및 범위에 의해서만 한정되어야 한다. 여기에 인용되는 모든 간행물들 및 참고문헌들은 전체가 참고로서 여기에 표현적으로 포함된다.
여기에 설명되는 상이한 실시예들의 요소들은 위에 구체적으로 기술(set forth)되지 않은 다른 실시예들을 형성하기 위해 결합될 수 있다. 단일 실시예의 문맥에서 설명되는 다양한 요소들은 개별적으로 또는 임의의 적합한 하위 조합으로 제공될 수도 있다. 여기에 구체적으로 설명되지 않은 다른 실시예들도 다음 청구항들의 범위 내에 있다.
보호하고자 하는 개념들, 시스템들, 디바이스들, 구조들 및 기법들의 다양한 실시예들이 관련 도면들을 참조하여 여기에 설명된다. 위에 언급한 바와 같이, 여기에 설명되는 개념들 및 특징들은 디지털 다중-빔 빔형성 시스템(digital multi-beam beamforming system)에 구현(embody)될 수 있다. 대안적인 실시예들은 여기에 설명되는 개념들, 시스템들, 디바이스들, 구조들 및 기법들의 범위로부터 벗어남 없이 고안(devise)될 수 있다.
위의 설명 및 도면들의 요소들 사이에서 다양한 연결들 및 위치 관계들(예: 위 (over), 아래(below), 인접(adjacent) 등)이 기술되어 있다는 것을 알 수 있다. 이 연결들 및/또는 위치 관계들은, 달리 명시되지 않는 한, 직접 또는 간접적일 수 있고, 설명되는 개념들, 시스템들, 디바이스들, 구조들 및 기법들은 이 점에서 한정하도록 의도되지 않았다. 따라서, 개체(entity)들의 커플링(coupling)은 직접적 또는 간접적인 커플링을 지시(refer)할 수 있고, 개체들 사이의 위치 관계는 직접적 또는 간접적인 위치 관계일 수 있다.
간접적인 위치 관계의 예시로서, 본 설명에서 층 "B"에 걸쳐 층 "A"를 형성한다는 언급은 층 "A" 및 층 "B"의 관련 특성들 및 기능들이 중간 층(들)에 의해 실질적으로 변경되지 않는 한 하나 이상의 중간 층들(예: 층 "C")이 층 "A" 및 층 "B" 사이에 있는 상황을 포함한다. 다음 정의들 및 약어들(abbreviations)이 청구항들 및 명세서의 해석을 위해 사용된다. 여기에 사용되는 바와 같이 ,용어들 "포함한다(comprises)," "포함하는(comprising)," "포함한다(includes)," "포함하는(including)," "가진다(has)," "가지는(having)," "포함한다(contains)," 또는 "포함하는(containing)," 또는 이들의 임의의 다른 변형은 비-배타적인 포함(non-exclusive inclusion)을 커버(cover)하도록 의도된다. 예를 들어, 요소들의 목록을 포함하는 조성물, 혼합물, 공정, 방법, 물품(article) 또는 장치는 반드시 이들 요소들로만 한정되는 것은 아니고 표현적으로 나열되지 않거나 그러한 조성물, 혼합물, 공정, 방법, 물품 또는 장치에 내재되지 않은 다른 요소들을 포함할 수 있다.
추가적으로, 용어 "예시적인(exemplary)"은 여기서 "예시(example), 사례(instance), 또는 설명(illustration)으로서 제공하는"을 의미하도록 사용된다. 여기에 "예시적인"으로서 설명되는 임의의 실시예 또는 설계는 반드시 다른 실시예들 또는 디자인들에 비해 선호되거나 유리한 것으로 해석되지 않는다. 용어들 "하나 이상(one or more)" 및 "하나 이상(one or more)"은 1과 같거나 큰 임의의 정수 즉, 1, 2, 3, 4 등을 포함하는 것으로 이해된다. 용어들 "복수(plurality)"는 2와 같거나 큰 임의의 정수, 즉, 2, 3, 4, 5, 등을 포함하는 것으로 이해된다. 용어 "연결(connection)"은 간접적인 "연결" 및 직접적인 "연결"을 포함할 수 있다.
명세서에서 "일 실시예(one embodiment)," "실시예(an embodiment)," "예시 실시예(an example embodiment)," 등의 언급은 설명되는 실시예가 특정 특징, 구조, 특성을 포함할 수 있음을 지시하지만, 모든 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지시하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는 지 여부에 관계없이 다른 실시예들과 관련하여 그러한 특징, 구조, 또는 특성들에 영향을 미치는 것이 해당 분야의 통상의 기술자의 지식 내에 있는 것으로 제출(submit)된다.
여기에서 설명의 목적으로, (몇 가지 예를 들자면) "상부(upper)," "하부(lower)," "오른쪽(right)," "왼쪽(left)," "수직(vertical)," "수평(horizontal)," "상단(top)," "하단(bottom),"과 같은 용어들 및 그 파생어들은 도면에 지향(orient)된 바와 같이 설명되는 구조들 및 방법들과 관련된다. 용어들 "위에 놓이는(overlying)," "위에(atop)," "위에(on top)," "위에 위치하는(positioned on)," 또는 위에 위치하는(positioned atop)"은 제1 구조와 같은 제1 요소가 제2 구조와 같은 제2 요소 위에 존재한다는 것을 의미하고, 여기서 인터페이스 구조와 같은 중간 요소들(intervening elements)이 제1 요소 및 제2 요소 사이에 존재할 수 있다. 용어 "직접적인 접촉(direct contact)"은 제1 구조와 같은 제1 요소 및 제2 구조와 같은 제2 요소가 임의의 중간 요소들(intermediary elements) 없이 연결된다는 것을 의미한다. 이러한 용어들은 때때로 방향적 또는 위치적 용어들이라고 지칭된다.
청구항 요소를 수정하기 위해 청구항들에서 "제1(first)," "제2(second)," "제3(third)," 등과 같은 서수 용어들(ordinal terms)을 사용하는 것은 그 자체로 임의의 우선순위, 한 청구항 요소의 또다른 요소에 대한 우선순위, 선행 또는 순서 또는 방법의 동작(act)이 수행되는 시간적 순서를 의미(connote)하지 않으며, 단지 청구항 요소들을 구별하기 위해 (서수 용어의 사용을 제외하고) 동일한 명칭을 가지는 또다른 요소로부터 특정한 명칭을 가지는 한 청구항 요소을 구별하기 위해 라벨(label)로서 사용된다.
용어들 "대략(approximately)," 및 "약(about)"은 일부 실시예들에서는 목표 값의 ±20% 이내, 일부 실시예들에서는 목표 값의 ±10% 이내, 일부 실시예들에서는 목표 값의 ±5% 이내, 그리고 일부 실시예에서는 목표 값의 ±2% 이내를 의미하는 데 사용될 수 있다. 용어들 "대략(approximately)," 및 "약(about)"은 목표 값을 포함할 수 있다. 용어 "실질적으로 동일한(substantially equal)"은 일부 실시예들에서는 서로 ±20% 이내, 일부 실시예들에서는 서로 ±10% 이내, 일부 실시예들에서는 서로 ±5% 이내, 그리고 일부 실시예에서는 서로 ±2% 이내인 값을 지시(refer)하는 데 사용될 수 있다.
용어 "실질적으로(substantially)"는 일부 실시예들에서는 비교 측정(comparative measure)의 ±20% 이내, 일부 실시예들에서는 ±10% 이내, 일부 실시예들에서는 ±5% 이내, 그리고 일부 실시예에서는 ±2% 이내인 값을 지시하는 데 사용될 수 있다. 예를 들어, 제2 방향에 "실질적으로" 수직인 제1 방향은 일부 실시예들에서는 제2 방향과 90° 각도를 이루는 것의 ±20% 이내, 일부 실시예들에서는 제2 방향과 90° 각도를 이루는 것의 ±10% 이내, 일부 실시예들에서는 제2 방향과 90° 각도를 이루는 것의 ±5% 이내, 그리고 일부 실시예들에서는 제2 방향과 90° 각도를 이루는 것의 ±2% 이내인 제1 방향을 지시할 수 있다.
개시되는 주제(disclosed subject matter)는 그 적용이 도면들에 도시되거나 다음 설명에 기술되는 구성요소들의 배열들 및 구성의 세부사항들에 한정되지 않는다는 것이 이해되어야 한다. 개시되는 주제는 다른 실시예들이 가능하고 다양한 방식들로 실행 및 수행될 수 있다.
또한, 여기 사용되는 표현 및 용어는 설명을 위한 것이며 한정으로서 간주되어서는 안된다는 것이 이해되어야 한다. 따라서, 해당 분야에서 통상의 기술자는 이 개시를 기초로 하는 개념이 개시되는 주제의 여러 목적들을 수행하기 위해 다른 구조들, 방법들, 및 시스템들의 설계를 위한 기초로서 쉽게 활용될 수 있다는 것을 인식할 것이다. 따라서, 청구항들은 개시되는 주제의 정신 및 범위로부터 벗어나지 않는 한 그러한 동등한 구조들을 포함하는 것으로 간주되어야 한다.
비록 개시되는 주제가 전술한 예시적인 실시예들에서 도시되고 설명되었으나, 본 개시는 단지 예시의 방법으로서 이루어졌고, 개시되는 주제의 구현의 세부사항들의 많은 변경들이 개시되는 주제의 정신 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해된다.

Claims (20)

  1. 열 관리를 위한 디바이스(device for thermal management)에 있어서,
    적어도 하나의 전계 효과 트랜지스터 (field effect transistor, FET)를 포함하고, 여기서 상기 적어도 하나의 FET들의 각각은 게이트(gate), 드레인(drain), 및 소스(source)를 포함하는 집적 회로(integrated circuit, IC); 및
    상기 적어도 하나의 FET들의 각각의 상기 게이트, 상기 드레인, 및 상기 소스에 본딩(bond)되고 적어도 하나의 튜닝 요소(tuning element)를 포함하는 다이아몬드 기판(diamond substrate)
    을 포함하는
    디바이스.
  2. 제1항에 있어서,
    상기 IC는 갈륨 나이트라이드 (Gallium Nitride, GaN), 실리콘 카바이드 (Silicon Carbide, SiC), 및/또는 갈륨 아세나이드 (Gallium Arsenide, GaAs) 중 하나를 포함하는 반도체 기판을 더 포함하는
    디바이스.
  3. 제1항에 있어서,
    상기 집적 회로는 모놀리식 마이크로파 집적 회로 (monolithic microwave integrated circuit, MMIC)를 포함하는
    디바이스.
  4. 제1항에 있어서,
    상기 IC는 적어도 하나의 튜닝 요소를 더 포함하는
    디바이스.
  5. 제4항에 있어서,
    상기 IC 상의 상기 적어도 하나의 튜닝 요소는 적어도 하나의 커패시터(capacitor), 적어도 하나의 저항기(resistor), 및/또는 적어도 하나의 인덕터(inductor) 중 적어도 하나를 포함하는
    디바이스.
  6. 제1항에 있어서,
    상기 다이아몬드 기판은 단결정 다이아몬드 기판(single crystal diamond substrate) 및/또는 다결정 다이아몬드 기판(polycrystalline diamond substrate) 중 하나를 포함하는
    디바이스.
  7. 제1항에 있어서,
    상기 다이아몬드 기판은 상기 다이아몬드 기판을 상기 적어도 하나의 FET의 각각의 상기 게이트, 상기 드레인, 및 상기 소스에 본딩하도록 구성되는 금속 접점들(metallic contacts)을 더 포함하는
    디바이스.
  8. 제7항에 있어서,
    상기 금속 접점들은 금 (AU) 접점들을 포함하는
    디바이스.
  9. 제2항에 있어서,
    상기 반도체 기판 및 상기 다이아몬드 기판은 각각 약 100 um 두께인
    디바이스.
  10. 제8항에 있어서,
    상기 AU 접점들은 적어도 6 um 두께인
    디바이스.
  11. 열 관리의 방법에 있어서,
    집적 회로 (IC) 상에 적어도 하나의 전계 효과 트랜지스터 (FET)를 형성하는 단계 - 각 적어도 하나의 FET는 게이트, 드레인, 및 소스를 포함함 -; 및
    적어도 하나의 튜닝 요소를 포함하는 다이아몬드 기판을 상기 적어도 하나의 FET들의 각각의 상기 게이트, 상기 드레인, 및 상기 소스에 본딩하는 단계
    를 포함하는
    방법.
  12. 제11항에 있어서,
    상기 IC는 갈륨 나이트라이드(GaN), 실리콘 카바이드(SiC), 및 갈륨 아세나이드(GaAs) 중 하나를 포함하는 반도체 기판을 포함하는
    방법.
  13. 제11항에 있어서,
    상기 집적 회로는 모놀리식 마이크로파 집적 회로(MMIC)를 포함하는
    방법.
  14. 제11항에 있어서,
    상기 IC는 적어도 하나의 튜닝 요소를 더 포함하는
    방법.
  15. 제14항에 있어서,
    상기 IC 상의 상기 적어도 하나의 튜닝 요소는 적어도 하나의 커패시터, 적어도 하나의 저항기, 및 적어도 하나의 인덕터 중 적어도 하나를 포함하는
    방법.
  16. 제11항에 있어서,
    상기 다이아몬드 기판은 단결정 다이아몬드 기판 및 다결정 다이아몬드 기판 중 하나를 포함하는
    방법.
  17. 제11항에 있어서,
    상기 다이아몬드 기판은 상기 다이아몬드 기판을 상기 적어도 하나의 FET의 각각의 상기 게이트, 상기 드레인, 및 상기 소스에 본딩하도록 구성되는 금속 접점들을 더 포함하는
    방법.
  18. 제17항에 있어서,
    상기 금속 접점들은 금(AU) 접점들을 포함하는
    방법.
  19. 제12항에 있어서,
    상기 반도체 기판 및 상기 다이아몬드 기판은 각각 100 um 두께인
    방법.
  20. 제18항에 있어서,
    상기 AU 접점들은 적어도 6 um 두께인
    방법.
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