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TWI786588B - 半導體元件及其形成方法 - Google Patents

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TWI786588B
TWI786588B TW110112597A TW110112597A TWI786588B TW I786588 B TWI786588 B TW I786588B TW 110112597 A TW110112597 A TW 110112597A TW 110112597 A TW110112597 A TW 110112597A TW I786588 B TWI786588 B TW I786588B
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晨晨 王
呂俊頡
志安 徐
林佑明
世海 楊
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台灣積體電路製造股份有限公司
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Abstract

一種元件包含位於基材上的第一電晶體，設置於第一電晶體上方的第二電晶體，以及設置於第二電晶體上方的記憶體元件。第二電晶體包含通道層、圍繞通道層之側壁的閘極介電層，以及圍繞閘極介電層之側壁的閘極電極。

Description

半導體元件及其形成方法
本揭露是有關於一種半導體元件及其形成方法。
現今許多電子元件包含電子記憶體。電子記憶體可以為揮發性記憶體或非揮發性記憶體。非揮發性記憶體在缺乏電力的狀況下能保留其儲存的資料，但揮發性記憶體在失去電力的狀況下將失去其儲存的資料。新興記憶體例如電阻式隨機存取記憶體(Resistive random access memory,RRAM)、磁阻式隨機存取記憶體(Magetoresistive random access memory,MRAM)以及相變隨機存取記憶體(Phase-change random access memory,PCRAM)為下個世代的非揮發性記憶體有潛力的候選者，其原因在於他們簡單的結構以及與互補式金屬氧化物半導體(Complementary metal-oxide-semiconductor,CMOS)之邏輯製造過程的合適性。
一種半導體元件包括第一電晶體、第二電晶體以及記憶體元件。第一電晶體設置於基材上方。第二電晶體設置於第一電晶體上方。第二電晶體包含通道層、炸及介電層以及閘極電極。閘極介電層圍繞通道層的側壁。閘極電極圍繞閘極介電層的側壁。記憶體元件設置於第二電晶體上方。
一種半導體元件包括基材、第一電晶體陣列、第一絕緣層、第二電晶體陣列以及第一記憶體元件。第一電晶體陣列位於基材上方。第一絕緣層覆蓋第一電晶體陣列。第二電晶體陣列設置於第一絕緣層上方。第二電晶體陣列中的電晶體包含第一通道層、第一閘極介電層、以及第一閘極電極。第一閘極介電層圍繞第一通道層的側壁。第一閘極電極圍繞第一閘極介電層的側壁。第一記憶體元件設置於第二電晶體陣列上方，並電連接第二電晶體陣列。
一種形成半導體元件之方法包括：形成第一導電線；形成閘極電極層於第一導電線上；圖案化開口於閘極電極層中；形成閘極介電層於開口的側壁上；形成通道層於開口中的閘極介電層的側壁上；形成設置於通道層上方之記憶體元件；以及圖案化閘極電極層以定義閘極電極，其中閘極電極中的每一者圍繞通道層的對應側壁。
100,200,300,400,500,600,700,800:半導體元件
100F:前端工程部分
100B:後端工程部分
102:基材
104,190,290,390,490,590,690:電晶體
106,234:絕緣層
110,166,178:導電線
114,120,154,170,180,712:介電層
114a,120a:間隔層
118,128:閘極電極層
118a:閘極電極
124,158,334,534:開口
132,232,332,432:通道層
136:底部電極層
136a:底部電極
140,140a:記憶體層
144:頂部電極層
144a:頂部電極
150,150’,150’’,450:記憶體堆疊
162:填充材料
174:通孔
330,338,438,530,538,638:電極材料
710:導電通孔
T:厚度
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳 地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1A圖至第1Q圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖及平面圖。
第1R圖為根據本揭示案之一或更多個實施例的記憶體單元之線路的示意圖。
第2A圖至第2E圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第3A圖至第3G圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第4A圖至第4D圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第5A圖至第5G圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第6A圖至第6C圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第7A圖至第7B圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
第8圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。
以下揭示內容提供用於實施所提供標的之不同特 徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所示的一個元件或特徵與另一(另外)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
本文所討論的實施例將提供示例，以能夠進行或使用本揭露，並且本領域一般技術人員將容易理解可以進行的修改，同時保持在不同實施例的預期範圍內。貫穿各種視圖和說明性實施例，相似的參考標號用於指示相似的元件。儘管方法實施例可以在討論中以特定順序執行，但是其他方法實施例可以以任何邏輯順序執行。
本揭露針對一種具有高密度埋入式記憶體陣列之邏輯電路的半導體元件。本揭露之半導體元件包含前端工程(front-end-of-line,FEOL)部分以及配置於FEOL之上的後端工程(back-end-of-line,BEOL)部分。記憶體單元包含記憶體陣列以及電晶體陣列被形成在半導體元件的BEOL部分。每個記憶體元件包含電阻式隨機存取記憶體(Resistive random access memory,RRAM)、相變隨機存取記憶體(Phase-change random access memory,PCRAM)、磁阻式隨機存取記憶體(Magetoresistive random access memory,MRAM)以及任何形式可記憶相容於奈米尺度之邏輯電路。每個記憶體元件可以儲存一個單一位元，此位元可以被讀取或是寫入。邏輯電路、輸入/輸出(input/output,I/O)電路、排除靜電(electrostatic discharge,ESD)電路，以及其他可形成在半導體元件中之FEOL部分的電路系統。
第1A圖至第1Q圖為根據本揭示案之一或更多個實施例的半導體元件100之中間步驟的剖面圖及平面圖。舉例來說，第1R圖繪示半導體元件100之一部分的平面圖。第1A圖至第1O圖之截面圖為第1Q圖中之截面線A-A所標示之部分。第1P圖之截面圖為第1Q圖中之截面線B-B所標示之部分。應當被理解的是，在一些方法的實施例中，額外的製造步驟可以在如圖所示的過程之前、之間以及之後被提供，並且部分製造步驟可以被取代或排 除。操作/過程的順序是可被替換的。
參照第1A圖，半導體元件100之FEOL部分100F被繪示。FEOL部分100F包含一個基材102。基材102可以為一個半導體基材，例如矽(參雜或未被參雜)或一個絕緣層上覆矽(semiconductor-on-insulator,SOI)之有源層。半導體基材可以包含其它半導體材料，例如鍺；半導體化合物包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；半導體合金包含矽鍺(SiGe)、GaAsP、AlInAs、GaInAs、GaInP、及/或GaInAsP；或其組合。其他基材，例如多層或梯度基材，也可以被使用。
根據一些實施例，電晶體陣列被形成在基材102上並且被絕緣層106覆蓋。電晶體陣列可以由電晶體104組成。在一些實施例中，電晶體104包含邏輯電路、I/O電路、ESD電路、其他任何電路或其組合。電晶體104可以包含一個n型場效電晶體(n-type field effect transistor,n-FET)以及一個p型場效電晶體(p-type field effect transistor,p-FET)。在一些實施例中，電晶體104為鰭式FETs(FinFETs)、環繞式閘極FETs(gate-all-around,GAA FETs)、平面式FETs或是其組合。至少一個電晶體104可以具有一個源極電極以及一個汲極電極側面介入的一個通道層。舉例來說，當電晶體104為FinFETs，電晶體104可以包含一種配置於鰭片相對面之源極及汲極的特徵。
根據一些實施例，FEOL部分100F可以進一步包含一個形成在基材102上之絕緣層106。在一些實施例中，絕緣層106可以包含氧化矽、氮氧化矽、氮化矽、上旋介電材料或一個低k介電質例如多孔的氧化矽或其他具有介電係數低於約3.9的適合的介電材料。絕緣層106可以藉由可流動CVD(flowable CVD,FCVD)(即，一種CVD基底材料，其可以在沈積時流動以填充間隙及空隙並保持高長寬比並且可以藉由固化轉換為一種氧化物)，高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition,HDP-CVD)、低於大氣壓的CVD(sub-atmospheric CVD,SACVD)、其他合適的CVD技術、原子層沈積(atomic layer deposition,ALD)、旋塗、或其組合。在一些實施例中，電晶體104藉由絕緣層106被電性地彼此隔開。
在形成FEOL部分100F後，繼續進行製作半導體元件100之BEOL部分100B的步驟(請見第1O圖)。舉例來說，參照第1B圖，導電線110被形成在絕緣層106上並且沿著第一方向(例如，第1Q圖中之X方向)延伸。導電線110可以包含，位於阻擋層之上的導電層，阻擋層位於黏著層之上，例如Ti/TiN/TaN或其組合。在其中一個實施例中，導電線110中的導電層可以包含一種金屬材料，例如Ru、Ta、Al、TiN、W、Cu、其類似者、其合金或其組合。在一些實施例中，阻擋層包含Ta、Ti、Pt、其他惰性金屬、其他耐火金屬、其氮化物或其組合。在其 中一個實施例中，導電線110被形成在一個介電層(也可稱為層間介電質(ILD)層，未繪示於圖中)。ILD層可以藉由包含Si、O、C及/或H之材料製成，例如氧化矽、SiCOH、SiOC及SiOCN、低k材料、有機材料、其他合適的介電材料或其組合。在一些實施例中，導電線110提供來源線以隨後形成記憶體單元。
在一些實施例中，形成導電線110藉由先沈積ILD層並且圖案化ILD層以形成開口(即，利用合適的光微影及蝕刻製程)，並且藉由阻擋層及導電層填充位於ILD層的開口。在其他一些實施例中，形成導電線110藉由先沈積阻擋層及導電層；圖案化阻擋層及導電層至導電線110；並且填充位於相鄰之導電線110及ILD層之間的空隙。在以上任何一種實施例中，在導電層及ILD層被沈積後，一個平坦化製程，例如化學機械平坦化(chemical mechanical planarization,CMP)，被執行以移除導電層位於介電層上的多餘部分或自ILD層暴露出的導電線110。導電層或阻擋層可以被藉由物理氣相沈積(physical vapor deposition,PVD)沈積、CVD、ALD、電子束沈積(e-beam evaporation)、或其他合適的製程。ILD層可以藉由任何CVD技術、旋塗、或其組合而被形成。
參照第1C圖，介電層114、閘極電極層118以及介電層120被沈積在導電線110上。在其中一個實施例中，介電層114及120之材料包含Si、O、C、N及/或 H，例如氧化矽、SiCOH、SiOC、SiOCN、SiON、SiN、低k材料、有機材料、其他任何合適的介電材料或其組合。在一些實施例中，介電層114及120可以各別具有一個厚度，其約為0.2mm至約0.5mm。介電層114及120可以藉由CVD技術、PVD、旋塗或其組合被沈積。
在一些實施例中，閘極電極層118可以由一種導電金屬，例如Ru、Ta、Ti、Al、TiN、W、其合金、其類似者或其組合形成。閘極電極層118可以藉由PVD、CVD技術、ALD、電子束沈積、其他合適的製程或其組合而被沈積。在一些實施例中，閘極電極層118具有厚度T在約0.1nm至約10nm之間。
參照第1D圖，在一些實施例中，開口124被形成在介電層120、閘極電極層118及介電層114中。開口124可以藉由一或多次光微影及蝕刻製程被形成。舉例來說，在一個實施例中，一個光阻層被施加在介電層120及藉由光微影被圖案化。未被光阻層覆蓋的部分介電層120、閘極電極層118及介電層114藉由一或多次非等向性蝕刻製程被蝕刻，例如反應離子蝕刻(reactive ion etch,RIE)或離子束蝕刻(ion beam etch,IBE)。非等相性蝕刻製程可以包含使用各種合適之氣體以蝕刻不同層。在一些實施例中，開口124可以具有大致上為圓形的形狀或具有類矩形的形狀，例如橢圓形、圓弧狀之長方形或其類似者。在一些實施例中，開口124具有直徑或長軸為約10nm至約100nm。
參照第1E圖，根據一些實施例，閘極介電層128被保形地形成在開口124中並且位於介電層120上。在一些實施例中，閘極介電層128包含高k介電層，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、鉿氧化鋁(HfO2-Al2O3)合金、Ta2O3、La2O3、HfO2-La2O3、Y2O3、其他合適的高k介電材料或其組合。閘極介電層128可以藉由ALD或其他合適的CVD技術被形成。在一些實施例中，閘極介電層128具有厚度在約0.5mm至約20mm之間。
參照第1F圖，根據一些實施例，閘極介電層128的底部部分藉由蝕刻製程被移除，並且導電線110被暴露。在一些實施例中，蝕刻製程為非等向性並且包含反應離子蝕刻或離子束蝕刻且被配置以包含最少側向蝕刻的情況垂直地蝕刻閘極介電層128。位於介電層120之上的閘極介電層128可以部分地或完全地藉由蝕刻製程被移除。
參照第1G圖，根據一些實施例，通道層132形成在閘極介電層128之上並填充開口124。在一些實施例中，通道層132包含具有能帶高於矽之氧化半導體。舉例來說，通道層132具有能帶值為約2eV至約4eV。在一些實施例中，通道層132包含氧化銦(In2O3)、氧化銦鋅(IZO)、氧化鋅錫(ZTO)、氧化銦鎵(IGO)、氧化銦鎢(IWO)、氧化銦鎵鋅(IGZO)、氧化錫(SnO2)、氧化鎳(NiO)、氧化銅(CuO2)、氧化鋅(ZnO)、其類似者或其組合。通道層132可以由任何合適的CVD 技術、PVD或其組合形成。
參照第1H圖，根據一些實施例，閘極介電層128及通道層132之超出部分藉由平坦化製程，例如CMP，而被移除。舉例來說，在介電層120之上的閘極介電層128及通道層132之部分將被移除。根據一些實施例，在平坦化製程後，在平面視角上位於開口124中的最終的閘極介電層128為環狀，並且位於開口124中的最終的通道層132為柱狀。
參照第1I圖至第1J圖，根據一些實施例，記憶體堆疊被沈積在通道層132及介電層120之上。在其中一個實施例中，記憶體堆疊包含底部電極層136、記憶體層140以及頂部電極層144。參照第1I圖，記憶體堆疊中的底部電極層136藉由一或多個適合的技術，例如CVD、ALD、PVD、濺射、電鍍、其類似者或其組合，而被沈積在介電層120及通道層132之上。在一些實施例中，底部電極層136由多層材料形成。底部電極層136可以包含Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、CoxFeyBzWw、TiN、TaN、其類似者、其組合或他們的多層。舉例來說，底部電極層136可以包含氮化鉭層和形成在氮化鉭層上方的氮化鈦層。
接著，在第1J圖中，記憶體堆疊中的記憶體層140藉由一或多個適合的技術，例如CVD、ALD、PVD、濺鍍、電鍍、其類似者或其組合，而被沈積在底部電極層136之上。在一些實施例中，記憶體層140包含電阻材料 (resistive material)。電阻材料可以由金屬氧化物，例如NiOx、WOx、HfOx、ZnOx、TiOx、TaOx、FeOx、GeOx、AlOx、NbOx、GdOx、CeOx、ZrOx、CuOx、CuSiOx、PrCaMnOx、或其組合做成，其中x可以為對應金屬的最高氧化數或低於此氧化數之氧的數目。在一些其他實施例中，記憶體層包含其他電阻材料，例如TiON、Ag-GeSe、Cu-GeSe或其組合。
在一些實施例中，記憶體層140包含二元相變材料(binary phase change material)，例如GeSb、InSbTe、GaSeTe、SnSbTe、InSbGe及/或GaSbTe；或四元系統，例如GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO、及/或GeSbTeN。在特定實施例中，相變材料為GaSeTe的合金(即，Ge2Sb2Te5)，其可具有或不具有氮參雜及/或氧化矽。
在一些其他實施例中，記憶體層140為多層結構，即，包含磁性穿隧接面(magnetic tunnel junction,MTJ)，其可以包含具有被一個自由層與一個參考層包夾的阻擋層之疊層結構。不論記憶體層140為高阻態或低阻態，其皆與自由層和參考層之自旋極化的相對傾向性相關。自由層可以由一或多個鐵磁性材料，例如一或多層CoFe、NiFe、CoFeB、CoFeBW、Ru、其合金、其類似者或其組合所形成。在一些實施例中，阻擋層是由一或多個材料，例如MgO、AlO、AlN、其類似者或其組合所形成。參考層可以由一種鐵磁性材料，例如CoFe、NiFe、CoFeB、 CoFeBW、其合金、其類似者或其組合所形成。
在一些實施例中，記憶體層140也包含藉由間隔層與MTJ結構耦合的人工反鐵磁(synthetic antiferromagnet,SAF)層。SAF層可以提供一個反鐵磁耦合以固定參考層之自旋極化方向為一個固定方向，其耦合強度可以被間隔層之厚度所決定。固定參考層之自旋極化方向允許記憶體層140藉由改變自由層相對於參考層之自旋極化方向，將其拴固在一個低阻態與一個高阻態之間。在一些實施例中，間隔層由材料，例如W、Mo、其類似者或其組合所形成。在一些實施例中，SAF層可以包含多層不同材料。舉例來說，SAF層可以包含具有一或多個鐵磁性層以及一或多個非磁性層之層疊。具體來說，SAF層可以藉由具有被兩個鐵磁性層所包夾的一個非磁性層之結構，或者具有非磁性層與鐵磁性層交替堆疊之堆疊所形成。鐵磁性層可以由材料，例如Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金、其類似者或其組合所形成。非磁性層可以由材料，例如Cu、Ru、Ir、Pt、W、Ta、Mg、其類似者或其組合所形成。
在一些實施例中，記憶體層140進一步包含形成在MTJ疊層之自由層之上的自旋轉移矩(spin-orbit torque,SOT)層。SOT層可以由重金屬或金屬合金，例如W、Ta、Pt、Au、Pt、W3Ta、BixSey、BiSeTe、其多層、其合金、其類似者或其組合所形成。在一些實施例中，SOT層作為自旋極化電流的產生者。藉由導通SOT 層的電流，朝向橫向方向之自旋極化電流被產生，這些自旋極化電流被用於控制MTJ結構中之自由層的磁偶極。
在記憶體層140被沈積後，記憶體堆疊之頂部電極層144藉由一或多個合適的技術，例如CVD、ALD、PVD、濺鍍、電鍍、其類似者或其組合而被沈積在記憶體層140上。頂部電極層144可以包含一或多層材料，例如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、Zr、TiN、TaN、其類似者、其組合或多層。舉例來說，頂部電極層144可以包含Ru層以及形成在Ru層之上的Ta層。在一些例子中，頂部電極層144可以作為「頂蓋層」或者頂部電極層144中的一或多層可以作為「頂蓋層」。
參照第1K圖，根據一些實施例，圖案化製程被實施以圖案化底部電極層136、記憶體層140以及頂部電極層144以形成單獨的記憶體堆疊150(即，包含底部電極136a、記憶體層140a及頂部電極144a)。圖案化製程可以包含一或多個適合的光微影及蝕刻製程。舉例來說，光阻被施加在頂部電極層144並且接著藉由一或多次光微影製程被圖案化。部分未被圖案化之光阻所覆蓋之記憶體堆疊之多個層可以被藉由一或多次非等向性蝕刻製程所蝕刻。一或多次非等向性蝕刻製程可以包含RIE製程或是IBE製程，藉由多個合適氣體以蝕刻記憶體堆疊中的不同的多個層。記憶體堆疊150可以各別具有實質上為圓形之形狀、或類橢圓狀，例如橢圓形、圓邊長方形或其類似者。在一些實施例中，記憶體堆疊150具有一個大於或實質上 等於開口124大小之尺寸。舉例來說，在一些實施例中，記憶體堆疊150其直徑或長邊可以為約10nm至約500nm。記憶體堆疊150其面積可以為約100nm2至約250000nm2。在一些實施例中，記憶體堆疊150形成記憶體單元中的一個記憶體陣列。
參照第1L圖，根據一些實施例，介電層154形成在記憶體堆疊150及介電層120之上。在一個實施例中，位於記憶體堆疊150之上的部分的介電層154藉由平坦化製程，例如CMP，而被移除，並暴露記憶體堆疊150。介電層154可以包含一種材料，其可類似於上述段落所提及之絕緣層106之材料，並且可以藉由類似方法被形成。
參照第1M圖，根據一些實施例，開口158被形成在間隔層120a、閘極電極層118a及間隔層114a中，並且於其中形成記憶體單元中所選定之電晶體190。在一些實施例中，開口158被形成於兩個相鄰記憶體堆疊150之間。舉例來說，參照第1Q圖，開口被配置於填充材料162(隨後將填充開口158)實質上將被沈積之位置。在一些實施例中，開口158(即，填充材料162)沿著一個方向延展(即，如第1Q圖中之Y方向)，其實質上垂直導電線110。舉例來說，開口158(即，填充材料162)延伸穿過並且隔開閘極電極層使其成為不相連區塊以定義閘極電極118a(即，第1Q圖中所示之條帶118a)。於平面圖中，閘極電極118a可以圍繞或包圍閘極介電層128的一個側壁或通道層132的一個側壁。在一些實施例中， 開口158可以延伸穿越介電層120以及介電層114以定義間隔層120a及114a。於平面圖中，間隔層120a及114a可以具有實質上與閘極電極118a相同之形狀。舉例來說，間隔層120a及114a垂直的插入閘極電極118a並且側向地圍繞在閘極介電層128及通道層132周圍。
在一些實施例中，各個選定之電晶體190包含通道層132，其被閘極介電層128及閘極電極118a所包圍。通道層132可以被導電線110及底部電極136a插入(即，作為源極/汲極電極功用)。底部電極136a可以同時作為記憶體堆疊150之電極及選定之電晶體190之汲極電極。在一些實施例中，選定之電晶體190為具有垂直通道之無接面電晶體，其在第一源極/汲極電極(即，部分的導電線110)與第二源極/汲極電極(即，部分的底部電極136a)之間延伸。開口158可以藉由蝕刻製程蝕刻介電層120、閘極電極層118及介電層114而被形成。蝕刻製程可以為非等向且可以包含RIE製程或IBE製程，其利用多種適合的氣體以蝕刻不同的多個層。
參照第1N圖，根據一些實施例，填充材料162被沈積以填充開口158。舉例來說，填充材料162可以包含一種材料，其可類似於上述段落所提及之介電層114、介電層120及介電層154之材料，並且可以藉由類似方法被形成。在一些實施例中，填充材料162可以使用相同於介電層154之材料所製成。在一些實施例中，沈積之後，填充材料162之多餘部分，例如位於介電層154之上之填 充材料162，藉由對於暴露記憶體堆疊150頂表面之平坦化製程，例如CMP，所移除。
參照第1O圖，根據一些實施例，導電線166被形成在介電層154及填充材料162之上，並且連接記憶體堆疊150。在一個實施例中，導電線166被形成在介電層170之中(即，參照第1Q圖)。在一些實施例中，導電線166藉由嵌入法(damascene process)所形成。導電線166可以包含一種材料，其可類似於上述段落所提及之導電線110之材料，並且可以藉由類似方法被形成。在一個實施例中，導電線166在一個方向延伸(即，如第1Q圖中所示沿著X方向延伸)，其實質上平行於導電線110或實質上垂直於閘極電極118a。在一些實施例中，導電線166提供記憶體單元的位元線。
參照第1P圖(繪示第1R圖中沿著標示B-B之選擇部分的剖面圖)，根據一些實施例，通孔174及導電線178被形成。通孔174可以連接閘極電極118a以製作導電線178及閘極電極118a之電連接。在一些實施例中，導電線178及導電線166(見第1O圖)被形成在相同的介電層，例如繪示於第1P圖中之介電層170。舉例來說，在此種實施例中，通孔174被形成在間隔層120a及介電層154中，並且導電線166及178被形成於介電層170中。然而，在其他一些實施例中，導電線178及導電線166被形成在不同介電層。舉例來說，在此種實施例中，導電線178被形成在介電層170之上的上部介電層，並且通孔 174延伸穿過間隔層120a、介電層154及介電層170以在導電線178及閘極電極118a之間製作電連接。導電線178可以包含一種材料，其可類似於上述段落所提及之導電線110之材料。通孔174及導電線178可以藉由PVD、CVD、ALD或其他合適的方法而被形成。在一個實施例中，導電線178向一個方向延伸(即，如第1Q圖中所示沿著Y方向延伸)，其實質上垂直於導電線110或實質上垂直於閘極電極118a。另外，為了形成通孔174，開口可以藉由合適的層，例如，光微影以及蝕刻製程，而被定義，並且開口可以接著藉由填充一種導電材料已形成通孔174。在一些實施例中，導電線178提供記憶體單元的字元線。
在一些實施例中，通孔174及導電線178藉由單次嵌入法或兩次嵌入法而被形成。舉例來說，當通孔174及導電線178藉由單次嵌入法製程被形成，通孔174可以先被形成，並且在相同或不同位置之製程中，導電線166及178接著被形成在介電層170中。當通孔174及導電線178藉由兩次嵌入法製程被形成，通孔174及導電線178可以一起被形成(即，在相同沈積製程中)，並且導電線166可以在通孔174及導電線178的形成之前或之後而被形成。
一或多個額外設置的通孔及導電線(未於圖中示出)可以被形成在導電線178之上。額外設置的通孔及導電線可以藉由與通孔174及導電線178之類似方法被形成。在一些實施例中，連接平板或凸塊(未於圖中示出)也被形 成在額外設置的通孔及導電線之上以完成BEOL部分100B。
本揭露之多個實施例具有一些優勢的技術特徵。舉例來說，選定之電晶體190與記憶體堆疊150之記憶體陣列被整合以形成BEOL部分100B中的記憶體單元。記憶體陣列以及選定之電晶體190在BEOL部分100B中實現1T1R(一電晶體一電阻式記憶體)型記憶體單元。舉例來說，參照第1R圖中所示之與1T1R型記憶體單元等價的線路，每個記憶體堆疊150活動地連接在電晶體190的一邊。1T1R型記憶體單元可以藉由對電源線(導電線110)、位元線(導電線166)以及字元線(導電線178)施加多種電壓而被操作。因此，選定之電晶體190可以被形成在位於FEOL部分100F中的邏輯電路、輸入/輸出電路以及ESD線路之上，而不是形成在與他們相同的水平面。因此，記憶體單元的足跡可以被縮減。應當被理解的是，儘管只有1T1R型記憶體單元被繪示在上述實施例中，其他類型的記憶體單元結構，例如2T1R型記憶體單元結構或其他變化型，也應當被包含在本揭露之範疇中。
第2A圖至第2E圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。在特定一些實施例中，除了以下討論的細節，半導體元件200與半導體元件100相同。
參照第2A圖，根據一些實施例，在閘極介電層128形成在開口124的一側壁上之後(即，參照第1F圖)， 通道層232被保形地沈積在導電線110及閘極介電層128之上。通道層232可以包含一種材料，其可類似於上述段落所提及之通道層132之材料。通道層232可以藉由ALD或其他合適的CVD技術而被形成。通道層232可以具有厚度在約3nm至閘極電極層118之厚度T的約三分之一。當通道層232的厚度小於3nm，通道層232的載子濃度將會過低並且可能無法產生足夠的驅動電流以滿足RRAM、MRAM或PCRAM的要求。
參照第2B圖，根據一些實施例，通道層232的底部藉由非等向性蝕刻製程被移除，並且導電線110被暴露。在一個實施例中，非等向性蝕刻製程包含RIE製程或IBE製程，並且配置以在最小側向蝕刻之情況下蝕刻通道層232。參照第2C圖，根據一些實施例，絕緣層234被形成以填充開口124。絕緣層234可以包含氧化矽、氮氧化矽、碳氧化矽、低k介電層或其組合。絕緣層234可以藉由CVD、PVD或其他合適的方法被形成。
參照第2C圖，根據一些實施例，位於介電層120上之部分閘極介電層128、通道層232以及絕緣層234藉由平坦化製程，例如CMP，被移除，在閘極介電層128、通道層232以及絕緣層234上留下平坦的頂面。在一些實施例中，在平面視角中，位於開口124中的通道層232及閘極介電層128皆為環狀。在平面視角中，位於開口124中的閘極介電層128及通道層232可以為相同中心。接著，進行類似繪示於第1I圖至第1P圖之步驟，記憶體單元包 含藉由記憶體堆疊150所形成的記憶體陣列以及藉由選定之電晶體290所形成的電晶體陣列，如第2E圖所繪示。選定之電晶體290除了具有薄通道層232，以及在平面視角中其通道層232圍繞或包圍絕緣層234的一個側壁之外，選定之電晶體290類似於選定之電晶體190。因為通道層232是薄的，閘極電極層118可以對選定之電晶體290之Ioff電流提供有效的控制。
第3A圖至第3G圖為根據本揭示案之一或更多個實施例的半導體元件300之中間步驟的剖面圖。在一些特定實施例中，除了以下討論的細節，半導體元件300與半導體元件100或200相同。
參照第3A圖，根據一些實施例，在閘極介電層128形成在開口124的一個側壁上之後(即，參照第1F圖)，電極材料330被形成在導電線110以及閘極介電層128上。在一些實施例中，電極材料330藉由一種提供相對低側壁覆蓋之方法，例如PVD，而被沈積。舉例來說，電極材料330可以具有底部厚度為側壁厚度之約3-20倍。參照第3B圖，根據一些實施例，電極材料330之側壁部分藉由非等向性蝕刻，例如RIE製程或IBE製程而被移除。非等向性蝕刻可以被配置以最小化側壁再沈積並且最大化底部再沈積，具體來說，可以藉由利用一個合適的頃角而達成。在一些實施例中，電極材料330，在移除側壁部分之後，具有厚度為約0.1nm至約10nm。電極材料330之厚度可以為介電層114之厚度的一半以上。在一些 實施例中，電極材料330包含一種金屬材料。舉例來說，金屬材料可以包含一種富含鈦的材料，例如TiN。
參照第3C圖，根據一些實施例，通道層232被形成在電極材料330之上並且填充開口124。在一些實施例中，通道層332包含氧化半導體，例如氧化銦(In2O3)、氧化銦鋅(IZO)、氧化錫鋅(ZTO)、氧化銦鎵(IGO)、氧化銦鎢(IWO)、氧化銦鎵鋅(IGZO)、氧化錫(SnO2)、氧化鎳(NiO)、氧化銅(I)(Cu2O)、氧化鋅(ZnO)、其類似者或其組合。
參照第3D圖，根據一些實施例，部分的通道層332及電極材料330被移除。在一些實施例中，位於介電層120之上的部分的通道層332及部分的電極材料330藉由平坦化製程，例如CMP，而被移除。通道層332可以接著藉由蝕刻製程被蝕刻並且創造開口334。開口334可以被介電層120所圍繞。在一些實施例中，開口334具有實質上等於電極材料330之厚度的高度。
參照第3E圖，根據一些實施例，電極材料338可以形成在通道層332之上並且填充開口334。在一個實施例中，電極材料338過度填充開口334，並且位於介電層120之上的部分的電極材料338藉由平坦化製程，例如CMP而被移除，如第3F圖所示。接著，進行類似繪示於第1I圖至第1P圖之步驟，記憶體單元包含藉由記憶體堆疊150所形成的記憶體陣列以及藉由選定之電晶體390所形成的電晶體陣列，如第3G圖所繪示。選定之電晶體390 包含源極/汲極電極材料330及338自導電線110與底部電極136a隔開。在一些實施例中，通道層332獲取從源極/汲極電極材料330及338擴散並被其吸收的氧，使得介於導通材料及源極/汲極電極之間的接觸電阻被最小化。
第4A圖至第4D圖為根據本揭示案之一或更多個實施例的半導體元件400之中間步驟的剖面圖。在特定一些實施例中，除了以下討論的細節，半導體元件400與半導體元件300相同。
參照第4A圖，根據一些實施例，在通道層332被蝕刻以形成開口334(即，參照第3D圖)之後，電極材料438被形成在介電層120並且填充開口334。電極材料438可以包含一種材料，其可類似於上述段落所提及之電極材料338之材料，並且可以藉由類似方法被形成。在一些實施例中，平坦化製程，例如CMP，被使用以減少電極材料438的厚度至合適值並且使電極材料438的頂面平坦。
參照第4B圖，根據一些實施例，記憶體層140以及頂部電極層144被形成在電極材料438之上。參照第4C圖，根據一些實施例，記憶體層140以及頂部電極層144被圖案化以形成各別的記憶體堆疊450。在一些實施例中，電極材料438在剖面視角具有T字型形狀。舉例來說，電極材料438可以具有第一部分，其具有實質上與通道層332相同之寬度，以及第二部分，其具有實質上與記 憶體層140a相同之寬度。接著，進行類似繪示於第1L圖至第1P圖之步驟，記憶體單元包含藉由記憶體堆疊450所形成的記憶體陣列以及藉由選定之電晶體490所形成的電晶體陣列，如第3G圖所繪示。記憶體堆疊450以及選定之電晶體490分別對應地類似於記憶體堆疊150以及選定之電晶體390，除了電極材料438在剖面視角具有T字型形狀。電極材料438可以同時使用記憶體堆疊450之底部電極以及選定之電晶體490的汲極電極。因此可以省略製造用於各別記憶體堆疊之底部電極的步驟。
第5A圖至第5G圖為根據本揭示案之一或更多個實施例的半導體元件100之中間步驟的剖面圖。在特定一些實施例中，除了以下討論的細節，半導體元件500與半導體元件100、200或300相同。
參照第5A圖，根據一些實施例，在閘極介電層128形成在開口124的側壁上之後(如第1F圖所示)，電極材料530被沉積在導電線110以及閘極介電層128之上。在一些實施例中，電極材料530藉由具有差的側壁覆蓋效果之方法，例如PVD/CVD而被沉積，舉例而言。具體來說，電極材料530可以具有厚於側壁厚度的3-20倍之底部厚度。參照第5B圖，電極材料530之側壁部分藉由非等向性蝕刻製程，例如RIE製程或IBE製程而被移除。非等向性蝕刻製程可以被配置以最小化側壁之再沉積並且最大化底部之再沉積。在一些實施例中，電極材料530，在移除側壁部分之後，具有厚度約0.1nm至約10nm。 舉例來說，電極材料530可以具有介電層114之厚度的一半以上的厚度。在一些實施例中，電極材料530包含摻雜材料，例如硼矽玻璃(BSG)或磷矽玻璃(PSG)。
參照第5C圖，根據一些實施例，通道層532被形成在電極材料530之上並且填充開口124。在一些實施例中，通道層532包含多晶矽、Ge、SiGe或其組合。通道層532可以摻雜為與電極材料530相反的類型。
參照第5D圖，根據一些實施例，部分的通道層332以及電極材料530被移除。在一些實施例中，位於介電層120之上的部分的通道層332以及部份的電極材料530藉由平坦化製程，例如CMP，而被移除。通道層332可以接著藉由蝕刻製程被蝕刻，並且創造開口534。開口534可以被介電層120所圍繞。在一些實施例中，開口534具有實質上等於電極材料530之厚度的高度。
參照第5E圖，根據一些實施例，電極材料538被形成在通道層532之上並且填充開口534。電極材料538可以包含一種材料，其可類似或相同於上述段落所提及之電極材料530之材料。在其中一個實施例中，電極材料538填充開口534，並且位於介電層120之上的部分電極材料538可以藉由平坦化製程，例如CMP，而被移除，如第5F圖所繪示。接著，進行類似繪示於第1I圖至第1P圖之步驟，記憶體單元包含藉由記憶體堆疊150所形成的記憶體陣列以及藉由選定之電晶體590所形成的電晶體陣列，如第5G圖所繪示。選定之電晶體490類似於選定之 電晶體190，除了選定之電晶體490具有源極/汲極電極材料530及538自導電線110與底部電極136a隔開。通道層532可以藉由源極/汲極電極材料530及538垂直地插入以提供垂直通道。
第6A圖至第6C圖為根據本揭示案之一或更多個實施例的半導體元件600之中間步驟的剖面圖。在特定一些實施例中，除了以下討論的細節，半導體元件600與半導體元件500相同。
參照第6A圖，根據一些實施例，在通道層532被蝕刻以形成開口534之後(參照第5D圖)，電極材料638被形成在介電層120之上並且填充開口534。電極材料638可以包含一種材料，其可類似於上述段落所提及之電極材料538之材料，並且可以藉由類似方法被形成。在一些實施例中，平坦化製程，例如CMP，被用以減少電極材料638的厚度以達到期望值並且使電極材料638之頂部表面平坦。
參照第6B圖，根據一些實施例，底部電極層136、記憶體層140以及頂部電極層144被形成在電極材料638之上。參照第6C圖，根據一些實施例，底部電極層136、記憶體層140、頂部電極層144以及電極材料638被圖案化。在一些實施例中，在剖面視圖中，電極材料638具有T字型形狀，並且記憶體堆疊150被形成在電極材料638之上。接著，進行類似繪示於第1L圖至第1P圖之步驟，記憶體單元包含藉由記憶體堆疊150所形成的記憶體陣列 以及藉由選定之電晶體690所形成的電晶體陣列，如第6C圖所繪示。選定之電晶體690類似於選定之電晶體590，除了選定之電晶體690的汲極電極材料638在剖面視角具有T字型形狀。因為選定之電晶體690的汲極電極材料638與記憶體堆疊150一起被圖案化，對準記憶體堆疊150以及選定之電晶體690的公差窗口可以被增加。
第7A圖至第7B圖為根據本揭示案之一或更多個實施例的半導體元件之中間步驟的剖面圖。在特定一些實施例中，除了以下討論的細節，半導體元件700與半導體元件100相同。參照第7A圖，根據一些實施例，在導電線110被形成之後(即，參照第1B圖)，導電通孔710被形成在導電線110之上。在一些實施例中，導電通孔710被形成在介電層712之中。導電通孔710可以包含一種材料，其可類似於上述段落所提及之導電線110之材料，並且可以藉由嵌入法被形成。介電層712可以包含一種材料，其可類似於上述段落所提及之導電線110所形成在其中的ILD層之材料，並且可以藉由任何合適的CVD技術被形成。導電通孔710可以提供與導電線110類似的功用(即，源極電極)，並因此於某些BEOL製程中提供更加之彈性空間以匹配金屬間介電質之高度。接著，進行類似繪示於第1C圖至第1P圖之步驟，記憶體單元包含藉由記憶體堆疊150所形成的記憶體陣列以及藉由選定之電晶體190所形成的電晶體陣列，如第7B圖所繪示。導電通孔710可以與導電線110共同作為源極線。然而，半導體元件700 被繪示利用半導體元件100的整合方法，應當被理解導電通孔710可以被用於本揭露中的多種實施例之半導體元件，包含上述繪示的半導體元件200、300、400、500以及600。
第8圖為根據本揭示案之一或更多個實施例的半導體元件800之中間步驟的剖面圖。在第8圖中，半導體元件800包含多個層級之記憶體單元。每個記憶體單元藉由介電層180被插入。介電層180可以包含一種材料，其可類似於上述段落所提及之介電層154之材料，並且可以藉由類似的方法被形成。在一些實施例中，半導體元件800包含單一類型記憶體結構。記憶體堆疊150、150’、150’’在不同的層級的半導體陣列中可以為同一種類的記憶體，例如RRAM、MRAM或PCRAM(即，具有由電阻材料、相變材料或MTJ結構所形成之記憶體元件)。在一些其他實施例中，半導體元件800包含混和型記憶體結構。舉例來說，記憶體堆疊150、150’、150’’在不同的層級的半導體陣列中可以具有不同類型的記憶體，例如選擇自RRAM、MRAM或PCRAM中之組合。然而，半導體元件800被繪示利用半導體元件100的整合方法，應當被理解，半導體元件800的單一類型或混和類型之記憶體結構可以被用於本揭露中的多種實施例之半導體元件，包含上述繪示的半導體元件200、300、400、500、600以及700。
在其中一個實施例中，半導體元件包含基材、第一 導電線位於基材上並且沿第一方向延伸、電晶體配置於第一導電線上以及記憶體堆疊配置於電晶體上。電晶體包含通道層、閘極介電層圍繞通道層的側牆，以及閘極電極圍繞閘極介電層的側牆並且沿第二方向延伸。在一些實施例中，通道層具有柱狀形狀。在一些實施例中，通道層於平面視角中具有環狀形狀。在一些實施例中，通道層於平面視角中圍繞絕緣層的側壁。在一些實施例中，第二電晶體進一步包含第一電極以及第二電極藉由通道層分開。在一些實施例中，第一電極設置於通道層之下並且包含導電線沿第一方向延伸。在一些實施例中，第一電極被配置於通道層之下並且具有側壁對齊通道層的側壁。在一些實施例中，第一電極與第二電極的每一者包含金屬材料或摻雜半導體材料。在一些實施例中，第二電極具有部分位於閘極介電層之上並且具有側壁對齊記憶體元件之側壁。在一些實施例中，通道層包含IGO、ZnO、IGZO、IWO或其組合。在一些實施例中，通道層包含多晶矽、Ge、SiGe或其組合。在一些實施例中，第二電晶體進一步包含間隔層圍繞閘極電極，並且其中間隔層於平面視角中具有環狀形狀。在一些實施例中，記憶體元件包含電阻材料、相變材料或磁性穿隧接面結構。
在其中一個實施例中，半導體元件包含基材、第一電晶體陣列位於基材上、第一絕緣層覆蓋第一電晶體陣列、第二電晶體陣列配置於第一絕緣層上，以及第一記憶體堆疊配置並連接於第二電晶體陣列上，其中第二電晶體陣列 中的每個電晶體包含第一通道層、第一閘極介電層圍繞第一通道層的側壁以及第一閘極電極圍繞第一閘極介電層的側壁。在一些實施例中，第一電晶體陣列包含鰭式場效電晶體、環繞式閘極電晶體或平面式電晶體。在一些實施例中，半導體元件進一步包含第三電晶體陣列以及第二記憶體元件配置於第一記憶體元件上，其中第二記憶體元件與第三記憶體陣列電連接。在一些實施例中，第一記憶體元件以及第二記憶體元件包含不同類型的記憶體。
在其中一個實施例中，一種形成半導體元件之方法包含形成第一導電線於基材上；形成閘極電極層於第一導電線上；形成開口於閘極電極層上；形成閘極介電層於開口的側壁上；形成通道層於位於開口中的閘極介電層的側壁上；形成記憶鐵堆疊配置於通道層上；以及隔開閘極電極層與閘極電極，其中閘極電極圍繞通道層的側壁。在一些實施例中，閘極介電層以及通道層完全填充開口。在一些實施例中，形成半導體元件之方法進一步包含形成絕緣層以在形成通道層之後填充開口的剩餘部分。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下於本文作出各種改變、代 替及替換。
102:基材
104:電晶體
106:絕緣層
110,166:導電線
114a,120a:間隔層
118a:閘極電極
128:閘極電極層
132:通道層
150,150’,150”:記憶體堆疊
180:介電層
800:半導體元件

Claims (10)

  1. 一種半導體元件，包括：一第一電晶體，設置於一基材上方；一第二電晶體，設置於該第一電晶體上方，其中該第二電晶體包含：一通道層；一閘極介電層，其圍繞該通道層的一側壁；以及一閘極電極，其圍繞該閘極介電層的一側壁，其中該閘極介電層延伸超過該閘極電極的一整體高度；以及一記憶體元件，設置於該第二電晶體上方。
  2. 如請求項1所述之半導體元件，其中該通道層具有一柱狀形狀。
  3. 如請求項1所述之半導體元件，其中該通道層於一平面視角中具有一環狀形狀。
  4. 如請求項1所述之半導體元件，其中該第二電晶體進一步包含一第一電極以及一第二電極藉由該通道層分開。
  5. 一種半導體元件，包括：一基材；一第一電晶體陣列，位於該基材上方； 一第一絕緣層，覆蓋該第一電晶體陣列；一第二電晶體陣列，設置於該第一絕緣層上方，其中該第二電晶體陣列中的一電晶體包含：一第一通道層；一第一閘極介電層，圍繞該第一通道層的一側壁；以及一第一閘極電極，圍繞該第一閘極介電層的一側壁，其中該第一閘極介電層的一高度較該第一閘極電極的一高度高；以及複數個第一記憶體元件，設置於該第二電晶體陣列上方，並電連接該第二電晶體陣列。
  6. 如請求項5所述之半導體元件，其中該第一電晶體陣列包含一鰭式場效電晶體、一環繞式閘極電晶體或一平面式電晶體。
  7. 如請求項5所述之半導體元件，進一步包含一第三電晶體陣列以及複數個第二記憶體元件配置於該些第一記憶體元件上，其中該些第二記憶體元件與該第三記憶體陣列電連接。
  8. 一種形成半導體元件之方法，包括：形成一第一導電線；形成一閘極電極層於該第一導電線上； 圖案化複數個開口於該閘極電極層中；形成一閘極介電層於該些開口的一側壁上；形成一通道層於該些開口中的該閘極介電層的一側壁上；形成設置於該通道層上方之一記憶體元件；以及圖案化該閘極電極層以定義複數個閘極電極，其中該些閘極電極中的每一者圍繞該通道層的一對應側壁。
  9. 如請求項8所述之形成半導體元件之方法，其中該閘極介電層以及該通道層完全填充該些開口。
  10. 如請求項8所述之形成半導體元件之方法，進一步包含形成一絕緣層以在形成該通道層之後填充該些開口的複數個剩餘部分。
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