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CN113540148B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

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CN113540148B
CN113540148B CN202110726349.3A CN202110726349A CN113540148B CN 113540148 B CN113540148 B CN 113540148B CN 202110726349 A CN202110726349 A CN 202110726349A CN 113540148 B CN113540148 B CN 113540148B
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Abstract

本申请的实施例提供了一种半导体器件，包括：衬底，具有第一侧和第二侧；第一晶体管，包括位于第一突起上方的第一栅极以及插入第一突起的第一源极区域和第一漏极区域；第一掩埋接触件，设置为与第一突起相邻并具有延伸到衬底中的至少一部分；第一接触塞，设置在第一漏极区域上方；第一导线，设置在第一接触塞上方并通过第一接触塞电连接至第一漏极区域；第一通孔，穿过衬底并连接第一掩埋接触件；以及第二导线，设置在衬底的第二侧上方并电连接至第一通孔。第一掩埋接触件电连接到第一源极区域或第一栅极。根据本申请的其他实施例，还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体存储器用于集成电路中以用于包括例如手机和个人计算机器件的电子应用。一种类型的半导体存储器件是磁阻式随机存取存储器(MRAM)，其涉及自旋电子器件，将半导体技术与磁性材料和器件结合在一起。电子的自旋通过其磁矩而不是电子的电荷用于存储位值。
常规的MRAM单元是自旋传递扭矩(STT)MRAM单元。典型的STT-MRAM单元可以包括磁性隧道结(MTJ)堆叠件，其包括钉扎层、位于钉扎层上方的被钉扎层、位于被钉扎层上方的隧道层以及位于隧道层上方的自由层。在形成MRAM单元期间，首先沉积多个毯式层。然后，通过光刻和蚀刻工艺对毯式层进行图案化以形成MTJ堆叠件。
STT-MRAM单元遭受可靠性问题，因为编程电流必须流过隧道层，并且因此使隧道层劣化或损坏。因此，开发了自旋轨道扭矩(SOT)MRAM。在对SOT-MRAM单元进行编程时，编程电流不流过隧道层，因此与STT-MRAM相比，提高了SOT-MRAM的可靠性。
发明内容
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底，具有第一侧和第二侧；第一晶体管，设置在第一侧上，其中，第一晶体管包括位于第一突起上方的第一栅极以及位于第一栅极的相应侧上的第一源极部件和第一漏极部件；第一掩埋接触件，设置为与第一突起相邻并具有延伸到衬底中的至少一部分，其中，第一掩埋接触件电连接至第一源极部件或第一栅极；第一接触塞，设置在第一漏极部件上方；第一导线，设置在第一接触塞上方并通过第一接触塞电连接至第一漏极部件；第一通孔，穿过衬底并连接第一掩埋接触件；以及第二导线，设置在衬底的第二侧上方并电连接至第一通孔。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底，具有第一侧和第二侧；以及存储器件，包括：晶体管，设置在衬底的第一侧上方，其中，晶体管包括栅极以及插入栅极的源极部件和漏极部件；第一导线，设置在晶体管上方；存储器堆叠件，设置在第一导线上方；和第二导线，设置在衬底的第二侧上方，其中，第二导线中的至少一者是存储器件的源极线或字线。
根据本申请的又一个实施例，提供了一种形成半导体器件的方法，包括：在衬底的一侧上方形成突起；形成与突起相邻的掩埋接触件，其中，掩埋接触件具有延伸到衬底中的部分；形成包裹在突起上方的栅极；在突起的区域中形成外延部件，其中，栅极或外延部件电连接至掩埋接触件；在栅极和外延部件上方形成第一导线；形成穿过衬底并连接至掩埋接触件的通孔；以及在衬底的另一侧上方形成第二导线，其中，第二导线电连接至通孔。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A-图14A、图1B-图14B、图12C、图14C、图15-图26示出根据一些实施例的半导体器件的形成中的中间阶段的截面图和平面图。
图27-图29示出根据一些实施例的半导体器件的形成中的中间阶段的截面图和平面图。
图30示出根据一些实施例的SOT-MRAM器件的形成中的中间阶段的截面图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。虽然方法实施例可以讨论为按照特定的顺序实施，但其他方法实施例也可以以任何合理的顺序来实施。
图1A至图14A、图1B至图14B、图12C、图14C和图15至图30是根据本公开的各种实施例的半导体器件的形成中的中间阶段的示例性截面图和平面图。图1A至图14A中的截面图对应于图12C、图14C和图15中所示的平面图的截面，诸如图12C中标记的截面A-A。图1B至图14B中的截面图对应于图12C、图14C和图15中所示的平面图的截面，诸如图12C中标记的截面B-B。图16至图24、图26、图28和图30中的截面图对应于图15中所示的平面图的截面，诸如图15中标记的截面C-C。图27中的截面图对应于图28中所示的平面图的截面，诸如图28中标记的截面C-C。图25和图29对应于图15和图28中所示的平面图的截面，诸如图15中标记的截面D-D。
参考图24，在一些实施例中，半导体器件100包括前段制程(FEOL)部分100F和设置在FEOL部分100F的侧部上方的后段制程(BEOL)部分100B。半导体器件100还包括设置在FEOL部分100F的另一侧上方的后侧BEOL部分100BB。
半导体器件100可以包括用于设置各种器件的各种区域。在一些实施例中，半导体器件100包括用于存储器件的单元区域、用于逻辑电路的逻辑区域、用于竖直布线的布线区域、用于其他功能电路的区域或其组合。例如，参考图15和图24，半导体器件100可以包括存储器件，其包括以阵列布置在单元区域100M内的多个存储器单元101。根据一些实施例，存储器件的每个单元101包括设置在BEOL部分100B中的存储器堆叠件185。每个存储器堆叠件185可以电连接到在单元区域100M内的FEOL部分100F中设置的一个或多个晶体管130。每个存储器堆叠件185可以存储单个位，其可以被读取或写入。在一些实施例中，晶体管130是鳍式场效应晶体管(FinFET)或全环栅场效应晶体管(GAAFET)。
在一些实施例中，如图15所示，在Y方向上与单元区域100M相邻地形成布线区域100R。替代地，可以沿垂直于Y方向的方向(例如，如图15所示的X方向)与单元区域100M相邻地形成布线区域100R'(例如，参考图24)。在一些实施例中，连接布线区域100R和布线区域100R'。布线区域100R和100R'提供竖直布线，用于在BEOL部分100B和后侧BEOL部分100BB之间进行电连接。然而，根据一些实施例，布线区域100R和100R'被省略，并且竖直布线被集成到半导体器件100的任何区域中，诸如单元区域100M和/或逻辑区域。
转向图1A和图1B以及图12C，示出半导体器件100的形成中的中间阶段。衬底102包括第一侧102A和与第一侧102A相反的第二侧102B。衬底102可以是半导体衬底，诸如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。
根据一些实施例，多个突起104形成在衬底102的第一侧102A上方。突起104可以包括鳍或横向延伸的纳米线的堆叠件。如图12C所示，突起104沿X方向延伸。根据一些实施例，在突起104上方形成掩模层106。掩模层106可以帮助限定突起104的图案并且保护突起104免于在后续工艺中被损坏。在一些实施例中，掩模层106包括衬垫层和位于衬垫层上方的硬掩模。衬垫层可以包括诸如氧化硅的氧化物。硬掩模可以包括诸如氮化硅、氮化铝或其组合的氮化物。突起104可以由衬底102或通过外延沉积形成。例如，根据一些实施例，突起104具有与衬底102相同的材料。然而，在其他实施例中，突起104具有与衬底102不同的材料。
在图2A和图2B中，根据一些实施例，绝缘层108形成在相邻的突起104之间并覆盖掩模层106和突起104。在一些实施例中，绝缘层108包括多层结构，诸如具有设置在一个或多个衬里上方的隔离部件。可以在突起104的侧壁和衬底102的第一侧102A的上表面上方形成一个或多个衬里。在一些实施例中，衬里包括氧化硅、氮化硅、氮氧化硅或其组合。隔离部件可以包括氧化硅、氮氧化硅、旋涂介电材料或低k电介质，诸如多孔氧化硅或介电常数低于3.9的其他合适的介电材料。隔离部件可以通过可流动CVD(FCVD)(例如，在远程等离子体系统中进行的基于CVD的材料沉积和后固化以使其转化为另一种材料(诸如氧化物))、高密度等离子体化学气相沉积(HDP-CVD)、次大气压CVD(SACVD)或通过旋涂来形成。
转向图3A和图3B，根据一些实施例，执行诸如化学机械抛光(CMP)的抛光工艺以去除绝缘层108的一部分。可以使用掩模层106作为蚀刻停止层来执行抛光工艺。在一些实施例中，省略该抛光工艺。
在图4A和图4B中，根据一些实施例，掩埋接触孔110A和掩埋接触孔110B形成在绝缘层108中并且与突起104相邻。在图5A和图5B中，根据一些实施例，掩埋接触孔110A和110B填充有导电材料。在图6A和图6B中，根据一些实施例，执行诸如CMP的平坦化工艺以去除导电材料的多余部分以形成掩埋接触件112A和掩埋接触件112B。例如，去除绝缘层108和掩模层106上方的一部分导电材料。
在一些实施例中，在平面图中，掩埋接触孔110A和110B具有圆形、正方形或圆化的正方形。在其他实施例中，掩埋接触孔110A和110B具有诸如椭圆、矩形或圆化的矩形的形状，其在平面图中具有与突起104基本平行的长轴(例如，与图12C所示的X方向基本平行)。在一些实施例中，掩埋接触孔110A和110B的底部低于突起104的底部和衬底102的顶面102A。例如，掩埋接触孔110A和110B的深度D为比突起104的底部或衬底102的顶面102A深约10nm至约50nm。掩埋接触孔110A和掩埋接触孔110B的直径可以为约10nm至约40nm。在一些实施例中，掩埋接触孔110A或掩埋接触孔110B具有约1:10至约1:100的纵横比。可以以相同的光刻和蚀刻工艺形成掩埋接触孔110A和掩埋接触孔110B。替代地，掩埋接触孔110A和掩埋接触孔110B在相同的蚀刻工艺中形成，但是具有分离的光刻工艺。
根据一些实施例，在布线区域100R中，在随后形成的栅电极132(例如，参考图13A)下方形成掩埋接触件112A。掩埋接触件112A也可以形成在半导体器件100的任何区域中，例如包括但不限于单元区域100M、逻辑区域、其他布线区域或其组合。根据一些实施例，在单元区域100M和布线区域100R中，在随后形成的晶体管130的源极区域130S(例如，参考图12B)下方形成掩埋接触件112B。掩埋接触件112B也可以形成在半导体器件100的任何区域中，例如包括但不限于逻辑区域、其他布线区域或其组合。在一些实施例中，如图12C所示，掩埋接触件112A和掩埋接触件112B在Y方向上彼此错开。
在一些实施例中，掩埋接触件112A和112B的导电材料包括位于阻挡层上方的导电层。掩埋接触件112A和112B的导电层可以包括钨、钴、钌、铑、其合金或其组合。阻挡层可以是沿着掩埋接触孔110A和110B形成的层。掩埋接触件112A和112B的阻挡层可以包括钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物、这些的组合等。然而，在其他实施例中，阻挡层可以不与掩埋接触件一起使用。可以通过溅射、物理气相沉积(PVD)、CVD或原子层沉积(ALD)来沉积导电材料。
转向图7A和图7B，根据一些实施例，通过蚀刻工艺将掩埋接触件112A和112B回蚀刻(例如，从顶部蚀刻)。腔体114A和114B分别形成在掩埋接触件112A和112B上方并将其暴露。蚀刻工艺可以是干蚀刻工艺，诸如反应离子蚀刻或离子束蚀刻；湿蚀刻工艺；或其他合适的蚀刻工艺。例如，可以通过诸如SF6的氟基材料来蚀刻掩埋接触件。回蚀刻工艺在掩埋接触孔110A和110B中留下掩埋接触件112A和112B的高度H。在一些实施例中，高度H为约30nm至约100nm。
转向图8A和图8B，根据一些实施例，保护层120形成在绝缘层108上方并填充腔体114A和114B。保护层120可以包括氧化硅、氮氧化硅、旋涂介电材料、光刻胶或低k电介质，诸如多孔氧化硅或介电常数低于3.9的其他合适的介电材料。保护层120可以通过CVD、HDP-CVD、SACVD、FCVD或通过旋涂形成。在一些实施例中，保护层120包括与绝缘层108的隔离部件相同的材料。
转向图9A和图9B，根据一些实施例，执行诸如CMP的抛光工艺。在实施例中，通过抛光工艺去除掩模层106、绝缘层108的一部分和保护层120的一部分。在一些实施例中，突起104的上部也通过抛光工艺去除。
转向图10A和图10B，根据一些实施例，通过蚀刻工艺回蚀刻(例如，从顶部蚀刻)绝缘层108和保护层120。可以去除绝缘层108的一部分和保护层120的一部分，并且突起104可以突出在绝缘层108的顶面上方。在一些实施例中，在同一蚀刻工艺中蚀刻绝缘层108和保护层120。在其他实施例中，在不同的蚀刻工艺中蚀刻绝缘层108和保护层120。例如，可以蚀刻绝缘层108和保护层120之一，同时另一层被图案化的光刻胶层覆盖，然后在去除图案化的光刻胶层之后，在施加或不施加另一光刻胶层的情况下蚀刻另一层。在一些实施例中，保护层120的顶面高于或基本上与绝缘层108的顶面齐平。
在图11A和图11B中，根据一些实施例，通过蚀刻工艺去除掩埋接触件112A上方的保护层120的部分。因此，在掩埋接触件112B仍被保护层120覆盖的同时，掩埋接触件112A被暴露。在一些实施例中，图10A所示的蚀刻工艺还可以包括去除掩埋接触件112A上方的保护层120的部分，因此，省略了用于暴露掩埋接触件112A的分离的蚀刻工艺。
转向图12A，在暴露的掩埋接触件112A上方形成伪栅极带132。如图12C所示，伪栅极带132沿Y方向延伸并跨过突起104。尽管图12A仅示出伪栅极带132部分地包裹在突起104上方，但是根据一些实施例，当突起104由纳米线的堆叠件制成时，伪栅极带132可以完全包裹在突起104周围。伪栅极带132可以包括多晶硅。伪栅极带132可以通过包括以下步骤的方法形成：沉积覆盖突起104、暴露的掩埋接触件112A和绝缘层108的伪栅极层；在伪栅极层上方形成具有带图案的光刻胶层；以及根据光刻胶层的图案蚀刻伪栅极层。可以在蚀刻多晶硅层的蚀刻工艺期间或之后去除光刻胶层。在一些实施例中，在伪栅极带132的暴露表面上形成栅极间隔件(图中未示出)。可以使用形成栅极间隔件的任何合适的方法。在一些实施例中，可以使用诸如ALD、CVD等的沉积来形成栅极间隔件。在一些实施例中，栅极间隔件具有约1nm至约5nm的厚度。栅极间隔件可以包括任何合适的材料。例如，栅极间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
转向图12B和图12C，根据一些实施例，在伪栅极带132旁边，在突起104上方形成晶体管130的源极部件130S和漏极部件130D。源极部件130S和漏极部件130D被伪栅极带132分离(因此，在图12B所示的截面平面中仅源极部件130S可见)。在一些实施例中，在伪栅极带132下方的部分旁边，突起104被开槽以形成凹部，然后通过外延生长工艺(包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺)在凹部中形成源极/漏极部件130S和130D。源极/漏极部件130S和130D可以包括Ge、Si、GaAs、砷化铝镓(AlGaAs)、SiGe、磷砷化镓(GaAsP)、GaSb、InSb、砷化铟镓(InGaAs)、InAs或其他合适的材料。在用源极/漏极部件130S和130D填充凹部之后，源极/漏极部件130S和130D的顶层的进一步外延生长水平扩展并且刻面可以开始形成，诸如菱形刻面。源极/漏极部件130S和130D可以在外延工艺期间被原位掺杂。在一些实施例中，源极/漏极部件130S和130D未被原位掺杂，并且执行注入工艺以掺杂源极/漏极部件130S和130D。可以执行一个或多个退火工艺以激活掺杂剂。退火工艺包括快速热退火(RTA)和/或激光退火工艺。源极/漏极部件130S和130D中的每个可以具有从约1019cm-3到约1021cm-3的杂质浓度。
在一些实施例中，在源极/漏极部件130S和130D上方共形地形成蚀刻停止层(图中未示出)。蚀刻停止层可以由具有与源极/漏极部件130S和130D不同的膜特性的介电材料形成，以在随后的制造阶段中执行蚀刻工艺时提高蚀刻选择性。在一些实施例中，蚀刻停止层包括氮化硅、碳化硅、氮氧化硅或其组合。
绝缘层140设置在每个伪栅极带132之间并且在源极/漏极部件130S和130D上方。绝缘层140可以包括氧化硅、氮氧化硅、旋涂介电材料或低k电介质，诸如多孔氧化硅或介电常数低于3.9的其他合适的介电材料。绝缘层可以通过FCVD、HDP-CVD、SACVD或通过旋涂形成。绝缘层140可以包括单层或多层。绝缘层140可以具有与绝缘层108的隔离部件相同的材料。在一些实施例中，绝缘层140具有通过回磨而与伪栅极带132的顶面基本齐平的顶面。在其他实施例中，绝缘层140覆盖伪栅极带132的顶部。
转向图13A和图13B，根据一些实施例，通过替换伪栅极带132在衬底102的第一侧102A上方形成栅极结构150。栅极结构150包括形成在栅极介电层上方的功函数金属层(或替代地，多个功函数金属层)。金属栅电极设置在功函数金属层上。然而，根据需要，栅极结构中可以包括许多其他层，诸如界面层、衬层、阻挡层或其他合适的层。栅极结构150的栅极介电层可以包括氧化硅。可以通过合适的氧化和/或沉积方法形成氧化硅。替代地，栅极结构150的栅极介电层可以包括高k介电层，诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其组合或其他合适的材料。高k介电层可以通过ALD和/或其他合适的方法形成。
形成功函数金属层以调节NMOS或PMOS中随后形成的金属栅极结构的功函数。因此，功函数金属层可以是用于PMOS器件的p型功函数金属材料或用于NMOS器件的n型功函数金属材料。p型功函数金属的合适示例(其可以具有在4.8eV和5.2eV之间的功函数)包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数金属材料及其组合。n型功函数金属材料的合适示例(其可以具有在3.9eV至4.3eV之间的功函数)包括Ti、Ag、TaAl、TaAlC、HfAl、TiAl、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数金属材料或其组合。
功函数值与功函数金属层的材料成分相关联。选择功函数金属层的材料以调节功函数值，从而在要形成在相应区域中的器件中实现期望的阈值电压(Vt)。功函数金属层可以提供统一的阈值电压(Vt)和漏极电压。功函数金属层可以通过CVD、PVD、ALD和/或其他合适的工艺来沉积。在本文描绘的一个实例中，功函数金属层使用ALD工艺形成。
在图13B中，源极接触塞154形成在源极部件130S上方。在一些实施例中，每个源极接触塞154将至少两个或更多个相邻的源极部件130S连接到掩埋接触件112B之一，如图13B所示。在其他实施例中，每个源极接触塞154将一个源极部件130S连接到掩埋接触件112B之一。源极接触塞154可以通过适当的光刻、蚀刻和沉积工艺来形成。例如，可以在绝缘层140上沉积光刻胶层。通过光刻工艺将光刻胶层图案化为具有使掩埋接触件和其相邻的源极部件130S对准的开口。根据光刻胶层的开口来蚀刻掩埋接触件112B上方的绝缘层140、蚀刻停止层和保护层120，以形成暴露掩埋接触件112B和源极部件130S的开口。通过合适的沉积工艺用导电材料填充开口。然后执行诸如CMP工艺的平坦化工艺以去除绝缘层140上方的多余的导电材料。在一些实施例中，在沉积光刻胶层之前，在绝缘层140上方形成一个或多个介电层(图中未示出)，然后与绝缘层140一起蚀刻，并保留在半导体器件100的最终结构中。
在一些实施例中，源极接触塞154包括位于阻挡层上方的导电层。源极接触塞154的阻挡层可以由以下材料的一层或多层形成：钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物或这些的组合等。源极接触塞154的导电层可以是金属材料，诸如钨、钴、钌、铑、其合金等或其组合。可以使用诸如CVD、PVD、ALD、镀覆等的适当工艺来形成源极接触塞154的阻挡层或导电层。
转向图14A、图14B和图14C，在栅极结构150、绝缘层140和源极接触塞154上方沉积介电层156。在一些实施例中，介电层156可以包括氧化硅、氮氧化硅、氮化硅、碳氧化硅、聚合物、低k电介质或其组合。介电层156可以通过FCVD、HDP-CVD、SACVD或通过旋涂形成。在一些实施例中，介电层156被省略。
然后，根据一些实施例，在晶体管130的漏极部件130D上方形成漏极接触塞158。漏极接触塞158可以通过适当的光刻、蚀刻和沉积工艺来形成。例如，可以在介电层156上方毯式沉积光刻胶层。通过光刻工艺将光刻胶层图案化为具有与漏极部件130D对准的开口。根据光刻胶层的开口蚀刻介电层156、保护层140和蚀刻停止层，以形成暴露漏极部件130D的开口。通过合适的沉积工艺用导电材料填充开口。然后执行诸如CMP工艺的平坦化工艺以去除介电层156上方的多余的导电材料。
在一些实施例中，漏极接触塞158包括位于阻挡层上方的导电层。漏极接触塞158的阻挡层可以由以下材料的一层或多层形成：钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物或这些的组合等。漏极接触塞158的导电材料可以是金属材料，诸如钨、钴、钌、铑、其合金等或其组合。可以使用诸如CVD、PVD、ALD、镀覆等的适当工艺来形成漏极接触塞158的阻挡层或导电材料。
如图14C所示，漏极接触塞158可以具有至少两种不同的形状。例如，在实施例中，如图14C所示，一对相邻的漏极接触塞158的一列在Y方向上(即，沿列的方向)具有相对较长的长度，并且在平面图中具有矩形或椭圆形状。如图14C所示，一对相邻的漏极接触塞158的另一列在Y方向上具有相对较短的长度，并且在平面图中具有正方形或圆形形状。在一个实施例中，如图14C所示，每个漏极接触塞158都连接到一个漏极部件130D。在其他实施例中，每个漏极接触塞158可以连接到两个或更多个漏极部件130D。在一些实施例中，两个相邻的漏极接触塞158在X方向上具有约30nm至约150nm的距离。
在图14A、图14B和图14C所示的阶段，完成了FEOL部分100F的制造过程。图15至图26以截面图和平面图示出制造BEOL部分100B和后侧BEOL部分100BB的中间阶段。在图15和图16中(对应于图15中标记的截面C-C)，在绝缘层140(或电介质156，未在图16中示出)上方形成介电层160，并且在介电层160中形成导线162。在一些实施例中，一些导线162物理和电连接到至少单元区域100M中的相应漏极接触塞158。例如，如图15所示，导线162可以具有多个两个相邻列。导线162的相邻列中之一对准并连接到漏极接触塞158，其在Y方向上(即，沿列的方向)具有相对较长的长度，而导线162的相邻列中的另一个对准并连接到在Y方向上具有相对较短的长度的漏极接触塞158。根据该布置，接触塞158的两个相邻列可以在Y方向上(即，沿列的方向)彼此部分或完全未对准，但是可以在X方向上(即，垂直于列的方向)重叠。例如，在图15中，接触塞158的两个相邻列在Y方向上完全未对准。
可以使用诸如镶嵌、双镶嵌、镀敷、沉积等或其组合的适当技术来形成导线162。在一些实施例中，通过首先沉积介电层160并图案化介电层162以形成开口(例如，使用适当的光刻和蚀刻工艺)，并用阻挡层和导电层填充介电层160中的开口，来形成导线162。导线162的阻挡层可以由以下材料的一层或多层形成：钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物或这些的组合等。导线162的导电层可以是金属材料，诸如铜、铝、钴、其合金等或其组合。可以使用诸如CVD、PVD、ALD、镀覆等的适当工艺来形成导线162的阻挡层或导电层。
尽管在附图中未示出，但是在一些实施例中，一些导线162也物理和电连接到布线区域100R和100R'中的源极接触塞154，以形成竖直布线，其提供BEOL部分100B和后侧BEOL部分100BB之间的电连接(例如，参考图24)。在一些实施例中，当在介电层160与源极接触塞154之间存在一个或多个介电层(例如，介电层156，图16中未示出)时，对一个或多个介电层进行图案化以暴露布线区域100R和100R'内的源极掩埋接触件154，同时制造导线162。在一些实施例中，通过分离的镶嵌工艺形成单元区域100M内的导线162和布线区域100R和100R'内的导线162。例如，可以通过单镶嵌工艺形成单元区域100M内的导线162，并且可以通过双镶嵌工艺形成布线区域内的导线162。
转向图17，在介电层168内形成一层或多层通孔164和导线166，以与导线162电连接。在一些实施例中，首先在导线162和介电层160上方形成介电层168。介电层168可以由与以上针对介电层160所述的材料相似的材料形成，并且可以使用类似的技术来形成。可以使用适当的光刻和蚀刻工艺在介电层168中形成开口以暴露导线162。导电材料可以填充开口以形成通孔164和导线166。可以使用平坦化工艺来去除多余的导电材料。在一些实施例中，通孔164和导线166包括与以上针对导线162所述的材料类似的材料。
转向图18，底部电极170形成为将随后形成的存储器堆叠件185(例如，参考图19)电连接至导线166。底部电极170可以形成在介电层174内，其形成在介电层168上方。介电层174可以由与以上针对介电层160所述的材料类似的材料形成，并且可以使用与介电层160类似的技术来沉积。
在一些实施例中，底部电极170由多层材料形成。底部电极170的材料可以包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、CoxFeyBzWw、氮化钛(TiN)、氮化钽(TaN)等、其组合或其多层。例如，底部电极170可以包括氮化钽层和形成在氮化钽层上方的氮化钛层。可以使用一种或多种合适的技术，诸如CVD、ALD、PVD、溅射、镀敷等或其组合，来沉积底部电极170的材料。
在一些实施例中，通过首先在介电层168和导线166上方沉积作为一个或多个毯式层的底部电极170的材料来形成底部电极170。然后，可以使用例如适当的光刻和蚀刻工艺对底部电极170的材料进行图案化以形成底部电极170。然后，可以在底部电极170上方沉积介电层174，并且执行平坦化工艺以暴露底部电极170。
在一些实施例中，通过首先沉积介电层174并图案化介电层174以形成开口(例如，使用适当的光刻和蚀刻工艺)，然后用底部电极170的材料填充介电层174中的开口，来形成底部电极170。在一些实施例中，可以执行诸如CMP工艺或研磨工艺的平坦化工艺以去除底部电极170的材料的多余部分。
转向图19，示出根据一些实施例的在单元区域100M中的存储器堆叠件185的形成。存储器堆叠件185可以是SOT-MRAM堆叠件185。SOT-MRAM堆叠件185包括提供半导体器件100的单元101的磁存储功能的多层。例如，单元区域100M中的每个单元101可以包括一个SOT-MRAM堆叠件185。在一些实施例中，通过沉积多层作为毯式层并随后图案化这些层以形成具有期望的形状和配置的SOT-MRAM堆叠件185，来形成SOT-MRAM堆叠件185。在一些实施例中，SOT-MRAM堆叠件185的层包括自旋轨道扭矩(SOT)层180、磁隧道结(MTJ)堆叠件182和顶部电极184。SOT-MRAM堆叠件185的SOT层180、MTJ堆叠件182和/或顶部电极184可以各自包括一种或多种材料的一层或多层。
根据一些实施例，SOT-MRAM堆叠件185的层被沉积为毯式层(见图26)。SOT层180可以首先沉积在介电层172和底部电极170上方。然后，MTJ堆叠件182可以沉积在SOT层180上方，并且然后顶部电极184可以沉积在MTJ堆叠件182上方。取决于被沉积的材料，可以使用一种或多种合适的沉积技术来沉积SOT层180、MTJ堆叠件182和/或顶部电极184。沉积技术可以包括诸如CVD、PVD、ALD、溅射、镀覆等的技术或其组合。
参考图26，根据一些实施例，示出沉积以形成SOT-MRAM堆叠件185的SOT层180、MTJ堆叠件182和顶部电极184的层。图26中描述的SOT-MRAM堆叠件185的层是代表性示例，并且具有其他层、材料、布置、组成或尺寸的SOT-MRAM堆叠件、SOT层、MTJ堆叠件或顶部电极被认为在本公开的范围内。
在一些实施例中，首先沉积SOT层180并且使其与底部电极170电接触。在半导体器件100的存储器件中的单元101内，SOT层180用作自旋极化电流的生成器。通过使电流流过单元101的SOT层180，在横向方向上生成自旋极化电流，并且这些自旋极化电流用于控制MTJ堆叠件182的上面的自由层182A的磁矩。通过在MTJ堆叠件182下方而不是在MTJ堆叠件182上方形成SOT层180，可以减少工艺步骤的数量。例如，避免了附加的工艺步骤来形成与MTJ堆叠件182相邻以连接至SOT层180的通孔。
在一些实施例中，SOT层180由重金属或金属合金形成，诸如W、Ta、Pt、AuPt、W3Ta、BixSey、BiSeTe、其多层、其合金等或其组合。SOT层180的厚度可以在约1nm和约20nm之间，诸如约5nm。在一些情况下，可以针对SOT层180的组成或其他特性来优化SOT层180的厚度。例如，使用较厚的SOT层180可以增加所生成的自旋极化电流，但是自旋扩散还可能降低较厚的SOT层180的效率。SOT层180中的自旋扩散的量可以取决于SOT层180的材料的自旋扩散长度。以这种方式，SOT层180的厚度可以被选择为在SOT层180的给定应用和给定材料的情况下最大化单元101的性能。
然后，在一些实施例中，在SOT层180上方形成MTJ堆叠件182，其包括自由层182A、阻挡层182B、参考层182C、间隔件层182D和合成反铁磁(SAF)层182E。MTJ堆叠件182的自由层182A可以沉积在SOT层180上方。在单元101的MTJ堆叠件182内，自由层182A用作状态保持层，并且其磁态确定单元101的状态。例如，自由层182A的磁矩是可控制的(例如，通过控制在SOT层180中流动的电流)，并且通过以这种方式控制自由层182A的磁矩，可以将单元101的电阻置于高阻态或低阻态。单元101是处于高阻态还是低阻态取决于自由层182A和参考层182C的自旋极化的相对取向。自由层182A可以由一种或多种铁磁材料形成，诸如CoFe、NiFe、CoFeB、CoFeBW、Ru、其合金等或其组合的一层或多层。自由层182A可以包括不同材料的多层，诸如介于CoFeB的两层之间的Ru层，但是可以使用层或材料的其他构造。在一些实施例中，自由层182A的材料包括沉积为具有特定晶体取向(诸如(100)取向)的晶体材料。自由层182A的厚度可以在约0.4nm和约4nm之间。在一些实施例中，具有平面内磁各向异性(IMA)的自由层182A可以具有在约1.3nm和约4nm之间的厚度，或者具有垂直于平面磁各向异性(PMA)的自由层182A可以具有在约0.4nm和约1.3nm之间的厚度。自由层182A的合适厚度可以由自由层182A的组成或自由层182A的磁性确定。
阻挡层182B可以沉积在自由层182A上方。在一些实施例中，阻挡层182B由诸如MgO、AlO、AlN等或其组合的一种或多种材料形成。在一些实施例中，阻挡层182B的材料包括沉积为具有特定晶体取向(诸如(100)取向)的晶体材料。可以沉积阻挡层182B的材料以具有与自由层182A相同的晶体取向。在一些实施例中，阻挡层182B可以具有在约0.6nm和约3nm之间的厚度，诸如约1nm。在一些情况下，控制阻挡层182B的厚度可以控制MTJ堆叠件182的电阻(RMTJ)。例如，较厚的阻挡层182B可以增加MTJ堆叠件182的电阻。在一些实施例中，通过控制MTJ堆叠件182的电阻RMTJ以匹配连接到单元101的电路的寄生电阻，可以改善单元101的性能。在一些情况下，以这种方式匹配电阻可以增加可以读取单元101的操作条件的范围。阻挡层182B可以足够薄，使得电子能够隧穿阻挡层182B。
参考层182C可以沉积在阻挡层182B上方。参考层182C可以由铁磁材料形成，诸如CoFe、NiFe、CoFeB、CoFeBW、其合金等或其组合的一层或多层。在一些实施例中，参考层182C的材料包括沉积为具有特定晶体取向(诸如(100)取向)的晶体材料。可以沉积参考层182C的材料以具有与阻挡层182B相同的晶体取向。在一些实施例中，参考层182C的厚度可以在约1nm和约1.3nm之间。在一些情况下，控制参考层182C的厚度可以控制MTJ堆叠件182的电阻(RMTJ)。例如，较厚的参考层182C可以增加MTJ堆叠件182的电阻。如先前所述，可以以这种方式控制参考层182C的厚度以使MTJ堆叠件182的电阻RMTJ与相关联的电路的寄生电阻匹配。
间隔件层182D可以沉积在参考层182C上方。在一些实施例中，间隔件层182D由诸如W、Mo等或其组合的材料形成。在一些实施例中，间隔件层182D的厚度可以在约和约1nm之间。在一些实施例中，较厚的间隔件层182D可以用于减少参考层182C或自由层182A与上面的层的晶格失配的影响。间隔件层182D可以足够薄，使得电子能够隧穿间隔件层182D。
可以在间隔件层182D上方形成合成反铁磁(SAF)层182E。SAF层182E用于在固定方向上钉扎参考层182C的自旋极化方向。钉扎参考层182C的自旋极化方向允许通过改变自由层182A相对于参考层182C的自旋极化方向而使单元101在低阻态和高阻态之间切换。
在一些实施例中，SAF层182E可以包括不同材料的多层。例如，SAF层182E可以包括一个或多个铁磁性层和一个或多个非磁性层的堆叠件。例如，SAF层182E可以由夹在两个铁磁层之间的非磁性层或交替的非磁性层和铁磁性层的堆叠件形成。铁磁层可以由诸如Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金等或其组合的材料形成。非磁性层可以由诸如Cu、Ru、Ir、Pt、W、Ta、Mg等或其组合的材料形成。在一些实施例中，SAF层182E的铁磁层可以具有在约1nm和约3nm之间的厚度。在一些实施例中，较厚的SAF层182E可以具有更强的反铁磁特性，或者可以更坚固地抵抗外部磁场或热波动。在一些实施例中，SAF层182E的非磁性层可以具有在约和约1nm之间的厚度。例如，SAF层182E可以包括具有约0.4nm或约0.85nm的厚度的Ru层，但是其他层或厚度也是可能的。在一些实施例中，SAF层182E的一层或多层包括沉积为具有特定晶体取向(诸如(111)取向)的晶体材料。
顶部电极184可以包括沉积在MTJ堆叠件182上方的一层或多层，以保护MTJ堆叠件182并提供到MTJ堆叠件182的顶部的电连接。例如，如图26所示，顶部电极184可以包括沉积在MTJ堆叠件182的SAF层182E上方的一个或多个层。顶部电极184可以包括一层或多层材料，诸如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、Zr、氮化钛(TiN)、氮化钽(TaN)等、其组合或其多层。例如，顶部电极184可以包括Ru层184A和在Ru层上方形成的Ta层184B。在一些实施例中，顶部电极184可以具有在约1nm和约5nm之间的厚度，诸如约4nm。例如，顶部电极184可以包括具有约2nm的厚度的Ru层和形成在Ru层上方的具有约2nm的厚度的Ta层。在其他实施例中，顶部电极184可以包括与该示例不同的层和/或不同厚度的层。在一些情况下，顶部电极184可以被认为是“覆盖层”，或者顶部电极184内的一个或多个层可以被认为是“覆盖层”。
在一些实施例中，在沉积SOT层180、MJT堆叠件182和顶部电极184之后，执行第一图案化工艺以将SOT层180、MTJ堆叠件182和顶部电极184图案化为第一形状。第一图案化工艺可以包括合适的光刻和蚀刻工艺。在一些实施例中，通过第一图案化工艺在SOT层180中蚀刻的图案限定每个单元101的SOT层180的形状、大小或横向尺寸。例如，每个单元101可以包括SOT层180，其长度在约50nm和约500nm之间，宽度在约10nm和约100nm之间。在一些实施例中，SOT层180可以具有在约500nm2和约50000nm2之间的面积。
之后，执行第二图案化工艺以图案化MTJ堆叠件182和顶部电极184，从而形成SOT-MRAM堆叠件185。第二图案化工艺可以包括合适的光刻和蚀刻工艺。在一些实施例中，SOT层180用作蚀刻停止层。以这种方式，第二图案化工艺将MTJ堆叠件182和顶部电极184整形为在SOT层180上方具有期望的形状和大小。如图19所示，第二图案化工艺蚀刻MTJ堆叠件182和顶部电极184，使得MTJ堆叠件182和顶部电极184的横向面积小于SOT层180。MTJ堆叠件182和顶部电极184的最终形状可以具有近似圆形的形状，也可以具有长方形的形状，诸如椭圆形、圆化的矩形等。
转向图20，在形成SOT-MRAM堆叠件185之后，在布线区域100R和/或100R'中的介电层186和介电层168中形成通孔188和导线190以与导线166进行电连接并且实现布线区域100R和/或100R'中的竖直布线。在一些实施例中，通孔188和导线190通过双镶嵌工艺形成。导线和通孔188可以由与以上针对导线162所述的材料相似的材料形成。
在图21中，根据一些实施例，在介电层196中形成通孔192和导线194，以与单元区域100M中的顶部电极184电连接，并与布线区域100R和/或100R'中的导线190电连接。在一些实施例中，介电层196可以具有一个或多个层。介电层196可以由与以上针对介电层160所述的材料相似的材料形成，并且可以使用类似的技术来形成。通孔194和导线196可以由与以上针对通孔164和导线166所述类似的材料形成，并且可以使用类似的技术形成。在一些实施例中，单元区域100M中的一些导线196用作半导体器件100的存储器件的每个单元101的读取位线(“RBL”)。
根据一些实施例，可以在导线196和介电层196上方形成一组或多组附加通孔和导线(在图中未示出)。可以以与通孔164和导线166类似的方式形成附加通孔和导线组。在一些实施例中，还在附加通孔和导线组上方形成接合焊盘和凸块(图中未示出)以完成BEOL部分100B。
转向图22，在衬底102中形成衬底贯通孔198，并且物理和电连接到掩埋接触件112B。在一些实施例中，衬底贯通孔198物理和电连接到栅电极150下方的掩埋接触件112A(例如，参考图25)。可以通过诸如激光打孔工艺或机械打孔工艺的打孔工艺从衬底102的第二侧102B形成通孔(有时称为硅贯通孔或衬底贯通孔)198。打孔工艺形成暴露掩埋接触件112A和112B的过孔。然后将导电材料填充到过孔中。通过诸如CMP或研磨工艺的平坦化工艺来去除衬底102的第二侧102B上方的多余导电材料。因为掩埋接触件112A和112B的底部低于突起104的底部和衬底102的第一侧102A，所以形成衬底贯通孔198的公差增加，这可以防止形成在衬底的第一侧102A上方的部件在形成衬底贯通孔198期间受到损害。在一些实施例中，衬底贯通孔198可以由与以上针对通孔164所述的材料相似的材料形成。在一些实施例中，掩埋接触件112A和112B的部分突出到衬底贯通孔198中。
转向图23，形成一层或多层后侧导线。例如，如图23所示，形成两层导线200和216。导线202形成在介电层200中。通孔214和导线216形成在介电层210中。在一些实施例中，导线202中的至少一些和/或导线216中的至少一些通过衬底贯通孔198电连接到掩埋接触件112B。根据一些实施例，通过电连接到掩埋接触件112B和晶体管130的源极部件130S，导线200的至少一部分和/或导线216的至少一部分用作配置为操作SOT-MRAM堆叠件185的源极线。参考图24，至少一些导线202和/或至少一些导线216通过衬底贯通孔198电连接到栅极结构150下方的掩埋接触件112A。根据一些实施例，通过电连接到掩埋接触件112A和晶体管130的栅极结构150，导线22的至少一部分和/或导线216的至少一部分用作配置为操作SOT-MRAM堆叠件185的字线。在一些实施例中，后侧导线202的至少一部分用作配置为操作SOT-MRAM堆叠件185的源极线，后侧导线216的至少一部分用作配置为操作SOT-MRAM堆叠件185的字线，反之亦然。尽管图23仅示出了单元区域100M和布线区域100R'(的一部分)，但是本领域技术人员将知道，后侧导线202和216不限于设置在上述区域中。例如，后侧BEOL 100BB可以占据与FEOL部分100B和BEOL部分100B相似的面积。在一些实施例中，后侧导线202和216可以设置在其他区域中或跨其他区域，诸如逻辑区域或其他布线区域，诸如布线区域100R。
在一些实施例中，源极部件和漏极部件的布置不限于如在单元区域100M中所示的源极/漏极部件的布置。根据一些实施例，掩埋接触件112B不限于连接到晶体管130的源极部件130S。例如，可以在半导体器件100的布线区域100R、100R'或其他区域中与源极部件、漏极部件或其组合相邻地形成掩埋接触件112B。换句话说，在替代实施例中，掩埋接触件112B可以用于电连接到漏极部件130D，接触塞154可以用于电连接到源极部件130S。在其他实施例中，可以采用掩埋接触件来连接到源极部件130S和漏极部件130D两者，并且可以采用接触塞来电连接到其他源极部件130S和漏极部件130D。
转向图24，在介电层210和导线216上方形成钝化层，以保护后侧导线不被湿气损坏。钝化层220可以包括氮化硅、氮氧化硅、氧化铝、氮化铝或其组合。钝化层220可以通过CVD、PVD或旋涂形成。
图27至图29以截面图和平面图示出根据本公开的另一实施例的半导体器件200的形成中的中间阶段。在图27和图28中(图27对应于图28中标记的截面C-C)，示出了半导体器件200。半导体器件200与半导体器件100相同，除了仅源极线的一部分设置在后侧BEOL部分100BB中，并且一些导线162(标记为“162SL”)用作被配置为操作SOT-MRAM堆叠件185的源极线。在半导体器件200中，配置为操作SOT-MRAM堆叠件185的字线可以设置在BEOL部分100B、后侧部分100BB或其组合中。例如，参考图29(对应于图28中标记的截面D-D)，一些栅极结构150(标记为“150WL”)用作字线的一部分，其被配置为操作SOT-MRAM堆叠件185并通过通孔250电连接到导线162，并且配置为操作SOT-MRAM堆叠件185的字线(例如，导线202或导线216)通过掩埋接触件112A和衬底贯通孔198延伸到后侧BEOL部分100BB中的导线202和/或216。.在图30中，示出半导体器件300。半导体器件300与半导体器件100或200相同，除了SOT-MRAM堆叠件385设置在后侧BEOL部分100BB中。SOT-MRAM堆叠件385可以通过导线202、衬底贯通孔198、掩埋接触件112B和掩埋接触塞154电连接到晶体管130的源极部件130S。SOT-MRAM堆叠件385可以通过导线202、衬底贯通孔198和掩埋接触件112A电连接到晶体管的栅极结构150。在一些实施例中，SOT-MRAM堆叠件385通过布线区域100R'中的竖直布线和导线162电连接到晶体管130的漏极部件130D。替代地，SOT-MRAM堆叠件385可以通过与漏极部件相邻的掩埋接触件并且以类似于源极区域的方式电连接到漏极区域来电连接到晶体管130的漏极部件130D。
本发明的实施例具有一些有利特征。例如，本公开的半导体器件100、200或300提供在衬底的两侧上方形成的导线(即，BEOL的互连结构)，这提供了布线设计的更大灵活性。在一些情况下，当漏极接触塞的间距太小时，器件设计者或制造商可能会难以设置用于电连接下面的漏极接触塞的导线，因为在BEOL的第一层上，大部分空间被用作存储器件的源极线的导线所占据。根据本公开的一些实施例，通过移动源极线的至少一部分将创建空间来设置用于电连接下面的漏极塞的导线。例如，导线(例如，导线162)的相邻列可以在列的方向上部分或完全未对准。替代地，导线(例如，导线162)的相邻列可以在垂直于列方向的方向上部分重叠。附加地，根据本公开的一些实施例，后侧BEOL提供了额外的空间来集成更多的嵌入式器件。
在实施例中，一种器件包括：衬底，具有第一侧和第二侧；以及存储器件，包括：晶体管，设置在衬底的第一侧上方，其中，晶体管包括栅极以及插入栅极的源极部件和漏极部件；第一导线，设置在晶体管上方；存储器堆叠件，设置在第一导线上方；以及第二导线，设置在衬底的第二侧上方，其中，第二导线中的至少一个是存储器件的源极线或字线。
在实施例中，一种器件包括：衬底，具有第一侧和第二侧；第一晶体管，其中，第一晶体管包括位于第一突起上方的第一栅极以及插入第一突起的第一源极区域和第一漏极区域；第一掩埋接触件，设置为与第一突起相邻并具有延伸到衬底中的至少一部分，其中，第一掩埋接触件电连接至第一源极区域或第一栅极；第一接触塞，设置在第一漏极区域上方；第一导线，设置在第一接触塞上方并通过第一接触塞电连接至第一漏极区域；第一通孔，穿过衬底并连接第一掩埋接触件；以及第二导线，设置在衬底的第二侧上方并电连接至第一通孔。
在实施例中，一种器件包括：衬底，具有第一侧和第二侧；以及存储器件，包括：晶体管，设置在衬底的第一侧上方，其中，晶体管包括栅极以及插入栅极的源极部件和漏极部件；第一导线，设置在晶体管上方；存储器堆叠件，设置在第一导线上方；以及第二导线，设置在衬底的第二侧上方，其中，第二导线中的至少一个是存储器件的源极线或字线。
在实施例中，一种方法包括：在衬底的一侧上方形成突起；形成与突起相邻的掩埋接触件，其中，掩埋接触件具有延伸到衬底中的部分；形成包裹在突起上方的栅极；形成插入突起的外延部件，其中，栅极或外延部件电连接到掩埋接触件；在栅极和外延部件上方形成第一导线；形成穿过衬底并连接至掩埋接触件的通孔；以及在衬底的另一侧上方形成第二导线，其中，第二导线电连接至通孔。
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底，具有第一侧和第二侧；第一晶体管，设置在第一侧上，其中，第一晶体管包括位于第一突起上方的第一栅极以及位于第一栅极的相应侧上的第一源极部件和第一漏极部件；第一掩埋接触件，设置为与第一突起相邻并具有延伸到衬底中的至少一部分，其中，第一掩埋接触件电连接至第一源极部件或第一栅极；第一接触塞，设置在第一漏极部件上方；第一导线，设置在第一接触塞上方并通过第一接触塞电连接至第一漏极部件；第一通孔，穿过衬底并连接第一掩埋接触件；以及第二导线，设置在衬底的第二侧上方并电连接至第一通孔。在一些实施例中半导体器件还包含：存储器件，包括设置在第一导线上方的存储器堆叠件。在一些实施例中，其中，第二导线中的至少一者是存储器件的源极线。在一些实施例中，其中，第二导线中的至少一者是存储器件的字线。在一些实施例中，其中，器件具有单元区域和布线区域，并且第一晶体管和存储器堆叠件设置在单元区域中。在一些实施例中半导体器件还包括：第二晶体管，设置在布线区域中，其中，第二晶体管包括位于第二突起上方的第二栅极以及插入第二突起的第二源极部件和第二漏极部件，其中，第二晶体管至少通过第二导线电连接到第一晶体管的第一源极部件或第一栅极。在一些实施例中半导体器件还包括：第三接触塞，设置在第二源极部件或第二漏极部件上方并且将第二源极部件或第二漏极部件电连接到第一导线。在一些实施例中半导体器件还包括：第二掩埋接触件，设置为与第二突起相邻，其中，第二掩埋接触件具有延伸到衬底中的部分，并且电连接到第二栅极或第二源极部件和第二漏极部件之一。在一些实施例中，半导体器件还在第二掩埋接触件电连接至第二源极部件和第二漏极部件之一时包括设置在第二源极部件或第二漏极部件上方的第四接触塞，其中，第四接触塞将第二源极部件和第二漏极部件之一电连接到第二掩埋接触件；以及第二通孔，穿过衬底并连接至第二掩埋接触件，其中，第二通孔电连接至第二导线。在一些实施例中，其中，第一导线具有两个相邻列，其中，两个相邻列在沿列的方向上彼此部分或完全未对准。在一些实施例中，其中，第一导线具有两个相邻列，其中，两个相邻列在垂直于列的方向上部分重叠。在一些实施例中半导体器件还包括：存储器堆叠件，设置在衬底的第二侧上方，其中，存储器堆叠件至少通过第一掩埋接触件和第一通孔电连接至第一晶体管。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底，具有第一侧和第二侧；以及存储器件，包括：晶体管，设置在衬底的第一侧上方，其中，晶体管包括栅极以及插入栅极的源极部件和漏极部件；第一导线，设置在晶体管上方；存储器堆叠件，设置在第一导线上方；和第二导线，设置在衬底的第二侧上方，其中，第二导线中的至少一者是存储器件的源极线或字线。在一些实施例中，其中，存储器堆叠件包括磁性隧道结层和自旋轨道扭矩层。在一些实施例中，其中，晶体管包括鳍式场效应晶体管或全环栅场效应晶体管。在一些实施例中，其中，栅极是存储器件的字线。在一些实施例中，其中，第一导线中的至少一者是存储器件的源极线。
根据本申请提供了又一个实施例，提供了一种形成半导体器件的方法，包括：在衬底的一侧上方形成突起；形成与突起相邻的掩埋接触件，其中，掩埋接触件具有延伸到衬底中的部分；形成包裹在突起上方的栅极；在突起的区域中形成外延部件，其中，栅极或外延部件电连接至掩埋接触件；在栅极和外延部件上方形成第一导线；形成穿过衬底并连接至掩埋接触件的通孔；以及在衬底的另一侧上方形成第二导线，其中，第二导线电连接至通孔。在一些实施例中，形成半导体器件的方法还包括：在第一导线上方形成存储器堆叠件。在一些实施例中，其中，第二导线中的至少一者是配置为操作存储器堆叠件的源极线或字线。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底，具有第一侧和第二侧；
第一晶体管，设置在所述第一侧上，其中，所述第一晶体管包括位于第一突起上方的第一栅极以及位于所述第一栅极的相应侧上的第一源极部件和第一漏极部件；
第一掩埋接触件，设置为与所述第一突起相邻并具有延伸到所述衬底中的至少一部分，其中，所述第一掩埋接触件电连接至所述第一源极部件或所述第一栅极；
第一接触塞，设置在所述第一漏极部件上方；
第一导线，设置在所述第一接触塞上方并通过所述第一接触塞电连接至所述第一漏极部件；
第一通孔，穿过所述衬底并连接所述第一掩埋接触件；以及
第二导线，设置在所述衬底的第二侧上方并电连接至所述第一通孔。
2.根据权利要求1所述的半导体器件，还包含：存储器件，包括设置在所述第一导线上方的存储器堆叠件。
3.根据权利要求2所述的半导体器件，其中，所述第二导线中的至少一者是所述存储器件的源极线。
4.根据权利要求2所述的半导体器件，其中，所述第二导线中的至少一者是所述存储器件的字线。
5.根据权利要求2所述的半导体器件，其中，所述器件具有单元区域和布线区域，并且所述第一晶体管和所述存储器堆叠件设置在所述单元区域中。
6.根据权利要求5所述的半导体器件，还包括：
第二晶体管，设置在所述布线区域中，其中，所述第二晶体管包括位于第二突起上方的第二栅极以及插入所述第二突起的第二源极部件和第二漏极部件，其中，所述第二晶体管至少通过所述第二导线电连接到所述第一晶体管的第一源极部件或第一栅极。
7.根据权利要求6所述的半导体器件，还包括：第三接触塞，设置在所述第二源极部件或所述第二漏极部件上方并且将所述第二源极部件或所述第二漏极部件电连接到所述第一导线。
8.根据权利要求6所述的半导体器件，还包括：
第二掩埋接触件，设置为与所述第二突起相邻，其中，所述第二掩埋接触件具有延伸到衬底中的部分，并且电连接到所述第二栅极或所述第二源极部件和所述第二漏极部件之一。
9.根据权利要求8所述的半导体器件，还在所述第二掩埋接触件电连接至所述第二源极部件和所述第二漏极部件之一时包括设置在所述第二源极部件或所述第二漏极部件上方的第四接触塞，其中，所述第四接触塞将所述第二源极部件和所述第二漏极部件之一电连接到所述第二掩埋接触件；以及
第二通孔，穿过所述衬底并连接至所述第二掩埋接触件，其中，所述第二通孔电连接至所述第二导线。
10.根据权利要求1所述的半导体器件，其中，所述第一导线具有两个相邻列，其中，所述两个相邻列在沿所述列的方向上彼此部分或完全未对准。
11.根据权利要求1所述的半导体器件，其中，所述第一导线具有两个相邻列，其中，所述两个相邻列在垂直于所述列的方向上部分重叠。
12.根据权利要求1所述的半导体器件，还包括：存储器堆叠件，设置在所述衬底的第二侧上方，其中，所述存储器堆叠件至少通过所述第一掩埋接触件和所述第一通孔电连接至所述第一晶体管。
13.一种半导体器件，包括：
衬底，具有第一侧和第二侧；以及
存储器件，包括：
晶体管，设置在所述衬底的第一侧上方，其中，所述晶体管包括栅极以及插入所述栅极的源极部件和漏极部件；
第一导线，设置在所述晶体管上方；
存储器堆叠件，设置在所述第一导线上方；和
第二导线，设置在所述衬底的第二侧上方，其中，所述第二导线中的至少一者是所述存储器件的源极线或字线。
14.根据权利要求13所述的半导体器件，其中，所述存储器堆叠件包括磁性隧道结层和自旋轨道扭矩层。
15.根据权利要求13所述的半导体器件，其中，所述晶体管包括鳍式场效应晶体管或全环栅场效应晶体管。
16.根据权利要求13所述的半导体器件，其中，所述栅极是所述存储器件的字线。
17.根据权利要求13所述的半导体器件，其中，所述第一导线中的至少一者是所述存储器件的源极线。
18.一种形成半导体器件的方法，包括：
在衬底的一侧上方形成突起；
形成与所述突起相邻的掩埋接触件，其中，所述掩埋接触件具有延伸到所述衬底中的部分；
形成包裹在所述突起上方的栅极；
在所述突起的区域中形成外延部件，其中，所述栅极或所述外延部件电连接至所述掩埋接触件；
在所述栅极和所述外延部件上方形成第一导线；
形成穿过所述衬底并连接至所述掩埋接触件的通孔；以及
在所述衬底的另一侧上方形成第二导线，其中，所述第二导线电连接至所述通孔。
19.根据权利要求18所述的形成半导体器件的方法，还包括：在所述第一导线上方形成存储器堆叠件。
20.根据权利要求19所述的形成半导体器件的方法，其中，所述第二导线中的至少一者是配置为操作所述存储器堆叠件的源极线或字线。
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