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CN114284267A - 集成电路及其制造方法 - Google Patents

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CN114284267A
CN114284267A CN202011271727.5A CN202011271727A CN114284267A CN 114284267 A CN114284267 A CN 114284267A CN 202011271727 A CN202011271727 A CN 202011271727A CN 114284267 A CN114284267 A CN 114284267A
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CN
China
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transistor
integrated circuit
dielectric layer
power supply
source
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Application number
CN202011271727.5A
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English (en)
Inventor
王新泳
田丽钧
陈志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Priority to TW110137369A priority patent/TWI786872B/zh
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Priority to US17/873,935 priority patent/US11929361B2/en
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Abstract

本公开涉及集成电路及其制造方法。一种集成电路包括第一晶体管、第二晶体管、第一电源线和第二电源线。第一晶体管具有第一有源区域和第一栅极结构，其中，第一有源区域在第一栅极结构的相对侧上具有源极区域和漏极区域。第二晶体管位于第一晶体管之下，并且具有第二有源区域和第二栅极结构，其中，第二有源区域在第二栅极结构的相对侧上具有源极区域和漏极区域。第一电源线位于第一晶体管之上，其中，第一电源线电连接到第一有源区域的源极区域。第二电源线位于第二晶体管之下，其中，第二电源线电连接到第二有源区域的源极区域。

Description

集成电路及其制造方法
技术领域
本公开总体涉及集成电路及其制造方法。
背景技术
随着集成电路变得更小，集成电路的布局被改变以减小集成电路所占的总面积。通过用比先前版本的集成电路元件更小的集成电路元件的新结构进行替代，来实现布局面积的减小。还通过减小集成电路层中电路元件之间的距离，来实现布局面积的减小。
发明内容
根据本公开的一个实施例，提供了一种集成电路，包括：第一晶体管，所述第一晶体管具有第一有源区域和第一栅极结构，所述第一栅极结构在所述第一有源区域的四个侧上环绕所述第一有源区域，其中，所述第一有源区域在所述第一栅极结构的相对侧上具有源极区域和漏极区域；第二晶体管，位于所述第一晶体管之下，所述第二晶体管具有第二有源区域和第二栅极结构，所述第二栅极结构在所述第二有源区域的四个侧上环绕所述第二有源区域，其中，所述第二有源区域在所述第二栅极结构的相对侧上具有源极区域和漏极区域；第一电源线，位于所述第一晶体管之上，其中，所述第一电源线电连接到所述第一晶体管的第一有源区域的源极区域；以及第二电源线，位于所述第二晶体管之下，其中，所述第二电源线电连接到所述第二晶体管的第二有源区域的源极区域。
根据本公开的另一实施例，提供了一种制造集成电路的方法，包括：在衬底之上沉积第一电介质层；在所述第一电介质层之上沉积金属层；对所述第一电介质层和所述金属层进行图案化；在所述金属层之上沉积第二电介质层，使得所述第二电介质层与所述金属层的顶表面、所述金属层的侧壁和所述第一电介质层的侧壁接触；在所述第二电介质层中形成与所述金属层的顶表面接触的多个第一通孔；以及在所述第二电介质层之上形成与所述多个第一通孔中的至少一个通孔接触的晶体管。
根据本公开的又一实施例，提供了一种制造集成电路的方法，包括：在衬底的前侧之上形成第一电介质层；形成延伸穿过所述第一电介质层并进入所述衬底的多个第一通孔；在所述第一电介质层之上形成晶体管；蚀刻所述衬底的背侧以在所述衬底的背侧中形成凹陷区域；穿过所述衬底的所述凹陷区域形成多个第二通孔，使得所述第二通孔与所述第一通孔接触；以及在所述开口中沉积与所述第二通孔接触的金属层。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A是根据本公开的一些实施例的集成电路。
图1B是根据本公开的一些实施例的集成电路的示意图。
图1C是根据本公开的一些实施例的集成电路的侧视图。
图1D-图1F是根据本公开的一些实施例的集成电路的平面图。
图2A是根据本公开的一些实施例的集成电路。
图2B-图2D是根据本公开的一些实施例的集成电路的平面图。
图3是根据本公开的一些实施例的集成电路的平面图。
图4是根据本公开的一些实施例的集成电路的平面图。
图5-图12示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
图13A-图14示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
图15示出了根据本公开的一些实施例的形成集成电路的方法。
图16-图24示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
图25示出了根据本公开的一些实施例的形成集成电路的方法。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
图1A是根据本公开的一些实施例的集成电路。图1B是根据本公开的一些实施例的集成电路的示意图。图1C是根据本公开的一些实施例的集成电路的侧视图。图1D-图1F是根据本公开的一些实施例的集成电路的平面图。
参考图1A。图中显示了集成电路IC1。集成电路IC1包括第一晶体管T1和第二晶体管T2。在一些实施例中，第一晶体管T1和第二晶体管T2是金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，第一晶体管T1和第二晶体管T2具有不同的导电类型。作为图1A的示例，第一晶体管T1可以是p型晶体管，例如PFET，并且第二晶体管T2可以是n型晶体管，例如NFET。然而，在一些其他实施例中，第一晶体管T1可以是n型晶体管，例如NFET，并且第二晶体管T2可以是p型晶体管，例如PFET。
在一些实施例中，第一晶体管T1包括栅极G1、源极S1和漏极D1。在另一方面，第二晶体管T2包括栅极G2、源极S2和漏极D2。第一晶体管T1和第二晶体管T2彼此电耦合。第一晶体管T1和第二晶体管T2可以组合地提供互补FET(CFET)器件。例如，第一晶体管T1的栅极G1和第二晶体管T2的栅极G2电耦合，并且电耦合到信号线SGI。在另一方面，第一晶体管T1的漏极D1和第二晶体管T2的漏极D2电耦合，并且电耦合到信号线SGZN。第一晶体管T1的源极S1电耦合到电源线VDD，并且第二晶体管T2的源极S2电耦合到电源线VSS。在一些实施例中，当集成电路IC1工作时，向电源线VDD施加高电平电压(例如，正电压)，并且向电源线VSS施加低电平电压(例如，接地电压或负电压)。
注意，如果第一晶体管T1是n型晶体管，例如NMOS，并且第二晶体管T2是p型晶体管，例如PMOS。在该内容下讨论的电源线VDD和电源线VSS可以被分别交换为电源线VSS和电源线VDD，其中高电平电压被施加到电源线VDD，低电平电压被施加到电源线VSS。
参考图1B到图1F，其中图1B是图1A的集成电路IC1的示意图，图1C是图1B的侧视图。在另一方面，图1D是示出图1A的集成电路IC1的上部的平面图，图1E是示出图1A的集成电路IC1的下部的平面图。图1F是图1A的整个集成电路IC1的平面图。具体地说，图1F的平面图包括叠加在图1E的平面图上的图1D的平面图。
集成电路IC1包括沿X方向延伸的有源区域A1和有源区域A2。集成电路IC1还包括沿Y方向延伸的栅极结构GS1和栅极结构GS2。在一些实施例中，栅极结构GS1环绕有源区域A1的四个侧(即，顶侧、底侧和连接顶侧和底侧的相对横向侧)，并且栅极结构GS2环绕有源区域A2的四个侧。也就是说，栅极结构GS1和GS2分别与有源区域A1和A2的至少四个侧接触。因此，本文所讨论的结构可以称为栅极环绕式(GAA)结构。在一些实施例中，有源区域A1和A2可以被称为用于形成本文所讨论的GAA器件的沟道区域的“纳米片”或“纳米线”。在一些实施例中，有源区域A1包括位于栅极结构GS1的相对侧上的源极区域SR1和漏极区域DR1，这可以在图1D中清楚地看到。在另一方面，有源区域A2包括位于栅极结构GS2的相对侧上的源极区域SR2和漏极区域DR2，这可以在图1E中清楚地看到。在一些实施例中，在附图中的图例(图1D到1F)中用标记“纳米片”标识了有源区域A1和有源区域A2。在一些实施例中，在附图中的图例(图1D到图1F)中用标记“栅极”标记了栅极结构GS1和GS2。
栅极结构GS1和包括源极区域SR1和漏极区域DR1的有源区域A1形成与如图1A所示的第一晶体管T1相对应的第一晶体管T1。在一些实施例中，图1B到图1F的栅极结构GS1、源极区域SR1和漏极区域DR1分别对应于图1A的栅极G1、源极S1和漏极D1。类似地，栅极结构GS2和包括源极区域SR2和漏极区域DR2的有源区域A2形成与如图1A所示的第二晶体管T2相对应的第二晶体管T2。在一些实施例中，图1B到图1F的栅极结构GS2、源极区域SR2和漏极区域DR2分别对应于图1A的栅极G2、源极S2和漏极D2。如图1B到图1F所示，第一晶体管T1沿竖直方向(例如Z方向)堆叠在第二晶体管T2之上。此外，如上所述，第一晶体管T1和第二晶体管T2是GAA结构，因此晶体管T1和T2可以互换地称为GAA晶体管T1和T2。另外，第一晶体管T1是p型晶体管，并且第二晶体管T2是n型晶体管。然而，在其他实施例中，第一晶体管T1可以是n型晶体管，并且第二晶体管T2可以是p型晶体管。
在一些实施例中，有源区域A1和A2由半导体材料(例如硅)或其他合适的半导体材料制成。在一些实施例中，栅极结构GS1和GS2可以包括多晶硅(多晶硅)。在一些其他实施例中，栅极结构GS1和GS2可以是金属栅极结构。每个金属栅极结构可以包括栅极电介质层、功函数金属层和填充金属。栅极电介质层可以包括高K电介质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)及其组合或其他合适的材料。功函数金属层可以是用于p型器件(例如，第一晶体管T1)的p型功函数层，或者是用于n型器件(例如，第二晶体管T2)的n型功函数层。示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函数材料或其组合。示例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或其组合。功函数层可以包括多个层。在一些实施例中，填充金属可以包括钨(W)。在一些其他实施例中，栅极电极包括铝(Al)、铜(Cu)或其他合适的导电材料。
源极区域SR1和漏极区域DR1是有源区域A1中的掺杂半导体区域，并且位于对应的栅极结构GS1的相对侧上。类似地，源极区域SR2和漏极区域DR2是有源区域A2中的掺杂半导体区域，并且位于对应的栅极结构GS2的相对侧上。在一些实施例中，由于第一晶体管T1是p型器件，源极区域SR1和漏极区域DR1可以包括p型掺杂剂，例如用于形成p型FET的硼。在其他实施例中，由于第二晶体管T2是n型器件，源极区域SR1和漏极区域DR1可以包括n型掺杂剂，例如用于形成n型FET的磷。在一些其他实施例中，源极区域SR1、漏极区域DR1、源极区域SR2和漏极区域DR2可以是外延生长区域。
源极接触部112环绕有源区域A1的源极区域SR1的四个侧，并且漏极接触部114环绕有源区域A1的漏极区域DR1的四个侧。在另一方面，源极接触部122环绕有源区域A2的源极区域SR2的四个侧，并且漏极接触部124环绕有源区域A2的漏极区域DR2的四个侧。在一些实施例中，源极接触部112、漏极接触部114、源极接触部122和漏极接触部124中的每一个可以包括衬垫和内衬有衬垫的插塞。在一些实施例中，衬垫可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他合适的材料。插塞可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)或其他合适的导电材料。在一些实施例中，源极接触部112、漏极接触部114、源极接触部122和漏极接触部124在附图中的图例(图1D至图1F)中用标记“MD”来标识。
集成电路IC1还包括通孔130和电源线VSS。电源线VSS设置在第二晶体管T2下方。在一些实施例中，通孔130与源极接触部122的底表面和电源线VSS的顶表面接触。也就是说，通孔130将源极接触部122和电源线VSS电耦合。因此，第二晶体管T2的源极区域SR2电耦合到电源线VSS。在一些实施例中，通孔130可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，电源线VSS可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔130在附图中的图例中用标记“BDV”来标识。在一些实施例中，电源线VSS在附图中的图例(图1D到1F)中用标记“EBM”来标识。
注意，第一晶体管T1是p型晶体管，并且第二晶体管T2是n型晶体管。然而，在其他实施例中，如果第一晶体管T1是n型晶体管并且第二晶体管T2是p型晶体管，则标记电源线VSS可以被交换为电源线VDD。
集成电路IC1还包括通孔135。在一些实施例中，通孔135与第一晶体管T1的栅极结构GS1的底表面和第二晶体管T2的栅极结构GS2的顶表面接触。也就是说，通孔130将第一晶体管T1的栅极结构GS1电耦合到第二晶体管T2的栅极结构GS2。在一些实施例中，通孔135可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔135在附图中的图例(图1D到图1F)中用标记“VGB”来标识。
集成电路IC1还包括通孔140和电源线VDD。电源线VDD被设置在晶体管T1之上。在一些实施例中，通孔140与源极接触部112的顶表面和电源线VDD的底表面接触。也就是说，通孔140将源极接触部112和电源线VDD电耦合。因此，第一晶体管T1的源极区域SR1电耦合到电源线VDD。在一些实施例中，通孔140可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，电源线VDD可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔140在附图中的图例(图1D到图1F)中用标记“VD”来标识。在一些实施例中，电源线VSS在附图中的图例(图1D到图1F)中用标记“M0”来标识。
注意，第一晶体管T1是p型晶体管，并且第二晶体管T2是n型晶体管。然而，在其他实施例中，如果第一晶体管T1是n型晶体管并且第二晶体管T2是p型晶体管，则标记电源线VDD可以被交换为电源线VSS。
集成电路IC1还包括通孔145和信号线SGI。信号线SGI设置在第一晶体管T1之上。在一些实施例中，通孔145与第一晶体管T1的栅极结构GS1的顶表面和信号线SGI的底表面接触。也就是说，通孔145将第一晶体管T1的栅极结构GS1和信号线SGI电耦合。在另一方面，由于第二晶体管T2的栅极结构GS2通过通孔135电耦合到第一晶体管T1的栅极结构GS1，所以第二晶体管T2的栅极结构GS2和第一晶体管T1的栅极结构GS1两者都电耦合到信号线SGI。在一些实施例中，通孔145可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，信号线SGI可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔145在附图中的图例(图1D到图1F)中用“VG”来标识。在一些实施例中，信号线SGI在附图中的图例(图1D到图1F)中用标记“M0”来标识。
集成电路IC1还包括通孔155和金属线150。在一些实施例中，金属线150沿Y方向与第二晶体管T2相邻。在一些实施例中，通孔155与金属线150的侧壁和漏极接触部124的侧壁接触(在图1E中可以清楚地看到)。也就是说，通孔155将金属线150电耦合到漏极接触部124以及第二晶体管T2的漏极区域DR2。在一些实施例中，通孔155可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，金属线150可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔155在附图中的图例(图1D到图1F)中用“TV_2”来标识。在一些实施例中，金属线150在附图中的图例(图1D到图1F)中用“MB_2”来标识。
集成电路IC1还包括通孔165和金属线160。在一些实施例中，金属线160沿Y方向与第一晶体管T1相邻。在一些实施例中，通孔165与金属线160的侧壁和漏极接触部114的侧壁接触(在图1D中可以清楚地看到)。也就是说，通孔165将金属线160电耦合到漏极接触部114以及第一晶体管T1的漏极区域DR1。在一些实施例中，通孔165可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，金属线160可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔165在附图中的图例(图1D到图1F)中用“TV_1”来标识。在一些实施例中，金属线160在附图中的图例(图1D到图1F)中用“MB_1”来标识。
集成电路IC1还包括通孔170。通孔170与金属线150的顶表面和金属线160的底表面接触。也就是说，通孔170将金属线150电耦合到金属线160。如上所述，由于金属线150耦合到第二晶体管T2的漏极区域DR2，并且金属线160耦合到第一晶体管T1的漏极区域DR1，所以第二晶体管T2的漏极区域DR2通过通孔170电耦合到第一晶体管T1的漏极区域DR1。在一些实施例中，通孔170可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔170在附图中的图例(图1D到图1F)中用标记“VB_2”来标识。
集成电路IC1还包括通孔175和信号线SGZN。信号线SGZN设置在第一晶体管T1之上。在一些实施例中，通孔175与金属线160的顶表面和信号线SGZN的底表面接触。也就是说，通孔175将金属线160电耦合到信号线SGZN。如上所述，由于第一晶体管T1的漏极区域DR1电耦合到金属线160，所以第一晶体管T1的漏极区域DR1电耦合到信号线SGZN。此外，由于第二晶体管T2的漏极区域DR2电耦合到第一晶体管T1的漏极区域DR1，因此第二晶体管T2的漏极区域DR2电耦合到信号线SGZN。在一些实施例中，通孔175可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，信号线SGZN可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，通孔175在附图中的图例(图1D到图1F)中用标记“VB_1”来标识。在一些实施例中，信号线SGZN在附图中的图例(图1D到图1F)中用标记“M0”来标识。
参考图1B到图1F，第一晶体管T1沿竖直方向(例如Z方向)堆叠在第二晶体管T2之上。电源线VSS设置在第二晶体管T2下方，并且电源线VDD设置在第一晶体管T1之上。也就是说，第一晶体管T1和第二晶体管T2沿竖直方向位于电源线VSS和电源线VDD之间。换句话说，电源线VSS和电源线VDD沿竖直方向设置在第一晶体管T1和第二晶体管T2的相对侧上。此外，电源线VSS具有比电源线VDD更大的面积。作为图1B中的示例，沿着Y方向，电源线VSS比电源线VDD宽。在这方面，更大面积的电源线VSS可以作为其他集成电路(未示出)的电源，这将改进布线灵活性。
利用这种结构，在不同层(层级)中形成的电源线VSS和电源线VDD可以降低单元高度，并改进电网分布。在另一方面，第二晶体管T2下方的电源线VSS可以形成有更大的面积，这将改进布线灵活性。
图2A是根据本公开的一些实施例的集成电路。图2B-图2D是根据本公开的一些实施例的集成电路的平面图。
参考图2A。图中显示了集成电路IC2。集成电路IC2包括晶体管T11、T12、T13、T14、T21、T22、T23和T24。在一些实施例中，晶体管T11、T12、T13、T14、T21、T22、T23和T24是金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，晶体管T11、T12、T13和T14具有相同的导电类型，并且晶体管T21、T22、T23和T24分别具有相同的导电类型。在一些实施例中，晶体管T11、T12、T13和T14具有第一导电类型(例如，p型)，并且晶体管T21、T22、T23和T24具有与第一导电类型不同的第二导电类型(例如，n型)。作为图2A的示例，晶体管T11、T12、T13和T14可以是p型晶体管，例如PMOS。在另一方面，晶体管T21、T22、T23和T24可以是n型晶体管，例如NMOS。然而，在一些其他实施例中，晶体管T11、T12、T13和T14可以是n型晶体管，例如NMOS，并且晶体管T21、T22、T23和T24可以是p型晶体管，例如PMOS。
晶体管T11包括栅极G11、源极S11和漏极D11。晶体管T12包括栅极G12、源极S12和漏极D12。晶体管T13包括栅极G13、源极S13和漏极D13。晶体管T14包括栅极G14、源极S14和漏极D14。晶体管T21包括栅极G21、源极S21和漏极D21。晶体管T22包括栅极G22、源极S22和漏极D22。晶体管T23包括栅极G23、源极S23和漏极D23。晶体管T24包括栅极G24、源极S24和漏极D24。
晶体管T11的源极S11和晶体管T13的源极S12彼此电耦合，并且电耦合到电源线VDD。晶体管T22的源极S22和晶体管T24的源极S24彼此电耦合，并且电耦合到电源线VSS。在一些实施例中，当集成电路IC2工作时，高电平电压被施加到电源线VDD，并且低电平电压被施加到电源线VSS。
晶体管T11的栅极S11电耦合到信号线SGB2，并且晶体管T22的栅极S22电耦合到信号线SGB2。也就是说，晶体管T11的栅极S11电耦合到晶体管T22的栅极S22。
晶体管T12的栅极S12电耦合到信号线SGA2，并且晶体管T24的栅极S24电耦合到信号线SGA2。也就是说，晶体管T12的栅极S12电耦合到晶体管T24的栅极S24。
晶体管T13的栅极S13电耦合到信号线SGB1，并且晶体管T21的栅极S21电耦合到信号线SGB1。也就是说，晶体管T13的栅极S13电耦合到晶体管T21的栅极S21。
晶体管T14的栅极S14电耦合到信号线SGA1，并且晶体管T21的栅极S21电耦合到信号线SGA1。也就是说，晶体管T14的栅极S14电耦合到晶体管T21的栅极S21。
晶体管T11的漏极D11、晶体管T12的源极S12、晶体管T12的漏极D12和晶体管T14的源极S14彼此电耦合。晶体管T22的漏极D22和晶体管T21的源极S21彼此电耦合。晶体管T24的漏极D24和晶体管T23的源极S23彼此电耦合。晶体管T12的漏极D12、晶体管T21的漏极D21、晶体管T14的漏极D14和晶体管T23的漏极D23彼此电耦合，并且电耦合到信号线SGZN。
参考图2B到图2D，其中图2B到图2D是图2A的集成电路IC2的平面图。图2B到图2D类似于图1D到图1F，因为图2B是示出图2A的集成电路IC2的上部的平面图，并且图2C是示出图2A的集成电路IC2的下部的平面图。图2D是图2A的整个集成电路IC2的平面图。例如，图2D是包括图2B的平面图叠加在图2C的平面图之上的平面图。注意，图2B到2D的一些元素类似于图1B到图1F中描述的那些元素，因此为了简洁相关结构细节将不再重复。
集成电路IC2包括沿X方向延伸的有源区域A1(参见图2B)和有源区域A2(参见图2C)。关于图2B的有源区域A1，集成电路IC2还包括环绕有源区域A1的四侧的栅极结构GS11、GS12、GS13和GS14。也就是说，栅极结构GS11、GS12、GS13和GS14分别与有源区域A1的至少四个侧接触。在一些实施例中，有源区域A1包括源极/漏极区域SD11、SD12、SD13、SD14和SD15，其中源极/漏极区域SD11和SD12位于栅极结构GS11的相对侧上，源极/漏极区域SD12和SD13位于栅极结构GS13的相对侧上，源极/漏极区域SD13和SD14位于栅极结构GS14的相对侧上，并且源极/漏极区域SD14和SD15位于栅极结构GS12的相对侧上。在一些实施例中，源极/漏极区域SD12位于栅极结构GS11和GS13之间，源极/漏极区域SD13位于栅极结构GS13和GS14之间，并且源极/漏极区域SD14位于栅极结构GS14和GS12之间。也就是说，栅极结构GS11和GS13共享相同的源极/漏极区域SD12，栅极结构GS13和GS14共享相同的源极/漏极区域SD13，并且栅极结构GS14和GS12共享相同的源极/漏极区域SD14。
参考图2A和2B。栅极结构GS11和源极/漏极区域SD11和SD12形成图2A的晶体管T11，其中栅极结构GS11对应于图2A的栅极G11，源极/漏极区域SD11对应于图2A的漏极D11，并且源极/漏极区域SD12对应于图2A的源极S11。栅极结构GS13和源极/漏极区域SD12和SD13形成图2A的晶体管T13，其中栅极结构GS13对应于图2A的栅极G13，源极/漏极区域SD12对应于图2A的源极S13，并且源极/漏极区域SD13对应于图2A的漏极D13。栅极结构GS14和源极/漏极区域SD13和SD14形成图2A的晶体管T14，其中栅极结构GS14对应于图2A的栅极G14，源极/漏极区域SD13对应于图2A的源极S14，并且源极/漏极区域SD14对应于图2A的漏极D14。栅极结构GS12和源极/漏极区域SD14和SD15形成图2A的晶体管T12，其中栅极结构GS12对应于图2A的栅极G12，源极/漏极区域SD14对应于图2A的漏极D12，并且源极/漏极区域SD15对应于图2A的源极S14。因此，图2B的源极/漏极区域SD12可以充当图2A的晶体管T11的源极S11和晶体管T13的源极S13。图2B的源极/漏极区域SD13可以充当图2A的晶体管T13的漏极D13和晶体管T14的源极S14。图2B的源极/漏极区域SD14可以充当图2A的晶体管T14的漏极D14和晶体管T12的漏极D12。
关于图2C的有源区域A2，集成电路IC2还包括环绕有源区域A2的四侧的栅极结构GS21、GS22、GS23和GS24。也就是说，栅极结构GS21、GS22、GS23和GS24分别与有源区域A2的至少四个侧接触。在一些实施例中，有源区域A2包括源极/漏极区域SD21、SD22、SD23、SD24和SD25，其中源极/漏极区域SD21和SD22位于栅极结构GS22的相对侧上，源极/漏极区域SD22和SD23位于栅极结构GS21的相对侧上，源极/漏极区域SD23和SD24位于栅极结构GS23的相对侧上，并且源极/漏极区域SD24和SD25位于栅极结构GS24的相对侧上。在一些实施例中，源极/漏极区域SD22位于栅极结构GS22和GS21之间，源极/漏极区域SD23位于栅极结构GS21和GS23之间，并且源极/漏极区域SD24位于栅极结构GS23和GS24之间。也就是说，栅极结构GS22和GS21共享相同的源极/漏极区域SD22，栅极结构GS21和GS23共享相同的源极/漏极区域SD23，并且栅极结构GS23和GS24共享相同的源极/漏极区域SD24。
参考图2A和2C。栅极结构GS22和源极/漏极区域SD21和SD22形成图2A的晶体管T22，其中栅极结构GS22对应于图2A的栅极G22，源极/漏极区域SD21对应于图2A的源极S22，并且源极/漏极区域SD22对应于图2A的漏极D22。栅极结构GS21和源极/漏极区域SD22和SD23形成图2A的晶体管T21，其中栅极结构GS21对应于图2A的栅极G21，源极/漏极区域SD22对应于图2A的源极S21，并且源极/漏极区域SD23对应于图2A的漏极D21。栅极结构GS23和源极/漏极区域SD23和SD24形成图2A的晶体管T23，其中栅极结构GS23对应于图2A的栅极G23，源极/漏极区域SD23对应于图2A的漏极D23，并且源极/漏极区域SD24对应于图2A的源极S23。栅极结构GS24和源极/漏极区域SD24和SD25形成图2A的晶体管T24，其中栅极结构GS24对应于图2A的栅极G24，源极/漏极区域SD24对应于图2A的漏极D24，并且源极/漏极区域SD25对应于图2A的源极S24。因此，图2C的源极/漏极区域SD22可以充当图2A的晶体管T22的漏极D22和晶体管T21的源极S21。图2C的源极/漏极区域SD23可以充当图2A的晶体管T21的漏极D21和晶体管T23的漏极D23。图2C的源极/漏极区域SD24可以充当图2A的晶体管T23的源极S23和晶体管T24的漏极D24。
注意，类似于图1A到图1F所述的那些结构，图2A到图2D中所讨论的结构可以被称为栅极环绕式(GAA)结构。在一些实施例中，有源区域A1和A2可以被称为用于形成本文所讨论的GAA器件的沟道区域的“纳米片”或“纳米线”。在一些实施例中，有源区域A1和有源区域A2在附图中的图例(图2C到图2D)中用标记“纳米片”来标识。在一些实施例中，栅极结构GS11-14和GS21-24在附图中的图例(图2C到图2D)中用标记“栅极”来标识。
集成电路IC2还包括源极/漏极接触部211、212、213、214和215(参见图2B)。源极/漏极接触部211、212、213、214和215分别环绕源极/漏极区域SD11、SD12、SD13、SD14和SD15的四个侧。集成电路IC2还包括源极/漏极接触部221、222、223、224和225(参见图2C)。源极/漏极接触部221、222、223、224和225分别环绕源极/漏极区域SD21、SD22、SD23、SD24和SD25的四个侧。
关于图2B，集成电路IC2还包括金属线231、232和233。在一些实施例中，金属线231、232和233与有源区域A1相邻。集成电路IC2还包括通孔241、242、243、244和245。在一些实施例中，通孔241与源极/漏极接触部211的侧壁和金属线231的侧壁接触，并且通孔242与源极/漏极接触部213的侧壁和金属线231的侧壁接触。因此，有源区域A1的源极/漏极区域SD11通过通孔241、金属线231和通孔242电耦合到有源区域A1的源极/漏极区SD13。通孔243与源极/漏极接触部214的侧壁和金属线232的侧壁接触。在一些实施例中，通孔244与源极/漏极接触部213的侧壁和金属线233的侧壁接触，并且通孔245与源极/漏极接触部215的侧壁和金属线233的侧壁接触。因此，有源区域A1的源极/漏极区域SD13通过通孔244、金属线233和通孔245电耦合到有源区域A1的源极/漏极区域SD15。在一些实施例中，金属线231、232和233在附图中的图例(图2C至图2D)中用标记“MB_1”来标识。在一些实施例中，通孔241、242、243、244和245在附图的图例(图2C至图2D)中用标记“TV_1”来标识。
集成电路IC2还包括电源线VDD和通孔252。电源线VDD沿X方向延伸，并且位于有源区域A1和栅极结构GS11-14之上。通孔252位于源极/漏极接触部212的顶表面之上并与之接触，并且位于电源线VDD的底表面下方并与之接触。因此，源极/漏极区域SD12通过源极/漏极接触部212和通孔252电耦合到电源线VDD。在一些实施例中，电源线VDD在附图中的图例(图2C至图2D)中用标记“M0”来标识。在一些实施例中，通孔252在附图中的图例(图2C至图2D)中用标记“VD”来标识。
集成电路IC2包括信号线SGA1、SGA2、SGB1、SGB2和SGZN。集成电路IC2包括通孔251、253、254、255和256。信号线SGA1、SGA2、SGB1、SGB2和SGZN沿X方向延伸，并位于有源区域A1和栅极结构GS11-14之上。通孔251位于栅极结构GS11的顶表面之上并与之接触，并且位于信号线SGB2的底表面下方并与之接触。因此，栅极结构GS11通过通孔251电耦合到信号线SGB2。通孔253位于栅极结构GS13的顶表面之上并与之接触，并且位于信号线SGB1的底表面下方并与之接触。因此，栅极结构GS13通过通孔253电耦合到信号线SGB1。通孔254位于栅极结构GS14的顶表面之上并与之接触，并且位于信号线SGA1的底表面下方并与之接触。因此，栅极结构GS14通过通孔254电耦合到信号线SGA1。通孔255位于栅极结构GS12的顶表面之上并与之接触，并且位于信号线SGA2的底表面下方并与之接触。因此，栅极结构GS12通过通孔255电耦合到信号线SGA2。通孔256位于金属线232的顶表面之上并与之接触，并且位于信号线SGZN的底表面下方并与之接触。因此，源极/漏极区域SD14通过源极/漏极接触部214、通孔243、金属线232和通孔256电耦合到信号线SGZN。在一些实施例中，信号线SGA1、SGA2、SGB1、SGB2和SGZN在附图中的图例(图2C到图2D)中用标记“M0”来标识。在一些实施例中，通孔251、253和255在附图中的图例(图2C到图2D)中用标记“VG”来标识。在一些实施例中，通孔256在附图中的图例(图2C到图2D)中用标记“VB_1”来标识。
关于图2C，集成电路IC2包括通孔261和262以及电源线VSS。电源线VSS位于有源区域A2和栅极结构GS21-24下方。通孔261位于电源线VSS的顶表面之上并与之接触，并且位于源极/漏极接触部221的底表面下方并与之接触。因此，源极/漏极区域SD21通过源极/漏极接触部221和通孔261电耦合到电源线VSS。在另一方面，通孔262位于电源线VSS的上表面之上并与之接触，并且位于源极/漏极接触部225的下表面下方并与之接触。因此，源极/漏极区域SD25通过源极/漏极接触部225和通孔262电耦合到电源线VSS。在一些实施例中，电源线VSS在附图中的图例(图2C到图2D)中用“EBM”来标识。在一些实施例中，通孔261和262在附图中的图例(图2C到图2D)中用标记“BDV”来标识。
集成电路IC2包括通孔271、272、273和274。通孔271、272、273和274分别位于浇口栅极GS22、GS21、GS23和GS24的顶表面之上并与之接触。在另一方面，如图2B、图2C和图2D所示，通孔271、272、273和274分别位于栅极结构GS11、GS13、GS14和GS12的底表面下方并与之接触。也就是说，栅极结构GS22、GS21、GS23和GS24分别通过相应的通孔271、272、273和274电耦合到栅极结构GS11、GS13、GS14和GS12。由于栅极结构GS11、GS13、GS14和GS12分别电耦合到信号线SGB2、SGB1、SGA1和SGA2，因此栅极结构GS22、GS21、GS23和GS24分别电耦合到信号线SGB2、SGB1、SGA1和SGA2。在一些实施例中，通孔271、272、273和274在附图中的图例(图2C至图2D)中用标记“VG”来标识。
集成电路IC2包括通孔280、金属线285和通孔290。金属线285与有源区域A2和源极/漏极接触部223相邻。通孔280与源极/漏极接触部223的侧壁和金属线285的侧壁接触。通孔290位于金属线285的顶表面之上并与之接触。如图2B、图2C和图2D所示，通孔290位于金属线232的底表面下方并与之接触。由于金属线电耦合到信号线SGZN，因此源极/漏极区域SD23电耦合到信号线SGZN。在一些实施例中，通孔280在附图中的图例(图2C到图2D)中用标记“TV_2”来标识。在一些实施例中，金属线285在附图中的图例(图2C到图2D)用标记“MB_2”来标识。在一些实施例中，通孔290在附图中的图例(图2C到图2D)中用标记“VB_2”来标识。
图3是根据本公开的一些实施例的集成电路的平面图。
图中显示了集成电路IC3。集成电路IC3包括多个行RW1、RW2、RW3、RW4、RW5和RW6，其中集成电路IC3的每一行包括沿X方向布置的多个单元。例如，关于集成电路IC3的行RW1，集成电路IC3至少包括单元CL1和单元CL2。在一些实施例中，单元CL1与上文关于图1A到图1F讨论的集成电路IC1相似或相同，并且单元CL2与上文关于图2A到图2D讨论的集成电路IC1相似或相同。
如上所述，单元CL1(例如，图1A至图1F的集成电路IC1)包括电源线VDD、信号线SGI和信号线SGZN。在另一方面，单元CL2(例如，图2A至图2D的集成电路IC2)包括电源线VDD、信号线SGA1、信号线SGA2、信号线SGB1、信号线SGB2和信号线SGZN。在一些实施例中，单元CL1的电源线VDD和单元CL2的电源线VDD是相同的。换句话说，单元CL1和单元CL2共享同一电源线VDD。更具体地，集成电路IC3的RW1行中的单元共享相同的电源线VDD。
在另一方面，关于集成电路IC3的行RW2，集成电路IC3至少包括单元CL3和单元CL4。在一些实施例中，单元CL3与以上关于图1A到图1F所讨论的集成电路IC1相似或相同，并且单元CL4与以上关于图2A到图2D所讨论的集成电路IC1相似或相同。
如上所述，单元CL3(例如，图1A至图1F的集成电路IC1)包括电源线VDD、信号线SGI和信号线SGZN。在另一方面，单元CL4(例如，图2A至图2D的集成电路IC2)包括电源线VDD、信号线SGA1、信号线SGA2、信号线SGB1、信号线SGB2和信号线SGZN。在一些实施例中，单元CL3的电源线VDD和单元CL4的电源线VDD是相同的。换句话说，单元CL3和单元CL4共享同一电源线VDD。更具体地，集成电路IC3的RW2行中的单元共享相同的电源线VDD。
在一些实施例中，单元CL1和CL3的电源线VDD、信号线SGI和信号线SGZN；单元CL2和CL4的电源线VDD、信号线SGA1、信号线SGA2、信号线SGB1、信号线SGB2和信号线SGZN；以及集成电路IC3的其他单元的电源线和信号线存在于同一层，例如金属-0(M0)层。
在一些实施例中，每条电源线VDD具有宽度W1。关于集成电路IC3的行RW1，单元CL1的信号线SGI和单元CL2的信号线SGA2、信号线SGB1、信号线SGB2基本上在同一轨道上，并且具有宽度W2。在另一方面，单元CL1的信号线SGZN和单元CL2的信号线SGA1、信号线SGZN基本上在同一轨道上，并且具有宽度W3。类似地，关于集成电路IC3的行RW2，单元CL3的信号线SGI和单元CL4的信号线SGA2、信号线SGB1、信号线SGB2基本上在同一轨道上，并且具有宽度W4。在另一方面，单元CL3的信号线SGZN和单元CL4的信号线SGA1、信号线SGZN基本上在同一轨道上，并且具有宽度W5。在一些实施例中，宽度W2、W3、W4和W5基本上相同，并且是技术节点(例如，10nm节点、7nm节点、5nm节点、3nm节点或更高级节点)中的临界尺寸(CD)。这里，术语“临界尺寸”是图案特征的最小(或最低)尺寸，例如宽度W2、W3、W4和W5。在一些实施例中，电源线VDD的宽度W1大于信号线的宽度W2、W3、W4和W5。也就是说，电源线VDD的宽度W1大于临界尺寸。这里，术语“宽度”被定义为电源线或信号线沿Y方向的长度。
如图3所示，在沿Y方向的两条电源线VDD之间存在四个号线轨道。注意，集成电路IC3的单元(例如，单元CL1-CL4)的电源线VSS与电源线VDD和信号线不在同一层。这是因为，如上面关于图1A至图1F和图2A至图2D所论的，电源线VSS设置在电源线VDD和信号线下方。
图4是根据本公开的一些实施例的集成电路的平面图。
图中示出了集成电路IC4，集成电路IC4类似于上文关于图1A至图1F讨论的集成电路IC1。因此为了简单起见，不再重复相关细节。集成电路IC4包括电源线VDD、信号线SGI和信号线SGZN。与上面关于图3讨论的那些不同，电源线VDD的宽度W11基本上与信号线SGI的宽度W12和信号线SGZN的宽度W13基本相同。在一些实施例中，宽度W11、W12和W13是技术节点中的临界尺寸(CD)。通过形成具有临界尺寸的电源线VDD，可以提高最终产品的密度。
图5-图12示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
参考图5。图中显示了半导体衬底600。在一些实施例中，衬底600包括硅。替代地，衬底600可以包括锗、硅锗、砷化镓或其他适当的半导体材料。另外替代地，衬底600可以包括外延层。例如，衬底600可以具有上覆块状半导体的外延层。此外，衬底600可以针对性能增强而应变。例如，外延层可以包括与块状半导体的半导体材料不同的半导体材料，例如上覆块状硅的硅锗层或上覆块状硅锗的硅层。这种应变衬底可以通过选择性外延生长(SEG)形成。此外，衬底600可以包括绝缘体上半导体(SOI)结构。另外，衬底600可以包括埋置电介质层，例如埋置氧化物(BOX)层，例如通过氧注入分离(SIMOX)技术、晶圆键合、SEG或其他适当方法形成的。
参考图6。在衬底600之上沉积电介质层605。在一些实施例中，电介质层605可以包括SiO2、Si3N4、SiOxNy、氟掺杂硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。电介质层605可以通过合适的工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。
参考图7。金属层610沉积在电介质层605之上。在一些实施例中，金属层610可以包括铜(Cu)、铝(Al)或合适的导电材料。金属层610可以通过合适的工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。
参考图8。金属层610和电介质层605被图案化。在一些实施例中，在金属层610之上形成图案化掩模，其中该图案化掩模包括暴露金属层610的部分的开口。然后，执行蚀刻工艺以通过使用图案化掩模作为蚀刻掩模来去除金属层610和底层电介质层605的暴露部分。在蚀刻工艺之后，去除图案化掩模。在一些实施例中，图案化掩模可以是光致抗蚀剂层。在一些其他实施例中，图案化掩模可以是硬掩模层。
参考图9。在图案化金属层610和图案化电介质层605之上形成电介质层620。在一些实施例中，电介质层620从图案化金属层610的顶表面通过图案化金属层610的侧壁延伸到图案化电介质层605的侧壁。也就是说，电介质层620与图案化金属层610的顶表面和侧壁以及图案化电介质层605的侧壁接触。在一些实施例中，电介质层620可以包括SiO2、Si3N4、SiOxNy、氟掺杂硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。电介质层620可以通过合适的工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。在一些实施例中，电介质层620和电介质层605可以由相同的材料制成，例如SiO2。在一些实施例中，电介质层620和电介质层605可以统称为隔离结构，其向金属层610提供电隔离。在一些实施例中，隔离结构也可以被称为浅沟槽隔离(STI)结构。在一些实施例中，可以执行化学机械抛光(CMP)工艺以使电介质层620的顶表面平坦化。
参考图10。在电介质层620中形成电介质层630。在一些实施例中，可以通过例如以下方式来形成电介质层630：将电介质层620图案化以形成暴露衬底600的顶表面的凹槽；在凹槽中和电介质层620之上沉积电介质材料；以及随后执行CMP工艺以去除多余的电介质材料，直到电介质层620的顶表面暴露。在一些实施例中，电介质层620可以包括SiO2、Si3N4、SiOxNy、氟掺杂硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。电介质层630可以通过合适的方法形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。在一些实施例中，电介质层630的材料可以不同于电介质层605和620的材料。例如，在一些实施例中，电介质层630可以由氮化硅制成，并且电介质层605和620由氧化硅制成。
参考图11。在电介质层620中形成与金属层610接触的多个通孔640。在一些实施例中，通孔640可以例如通过以下方式形成：将电介质层620图案化以形成暴露金属层610的顶表面的开口；在开口中和电介质层620之上沉积导电材料，并且随后执行CMP工艺以去除多余的导电材料，直到电介质层620的顶表面暴露。在一些实施例中，通孔640可以包括铜(Cu)、铝(Al)或合适的导电材料。通孔640可以通过合适的工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。
参考图12。集成电路650、层间电介质(ILD)层660和电介质层670形成在电介质层620和电介质层630之上。在一些实施例中，集成电路650可以由前段制程(FEOL)、中段制程(MEOL)和后段制程(BEOL)中的一个或多个操作形成。在一些实施例中，FEOL、MEOL和BEOL操作可以包括沉积工艺、蚀刻工艺、光刻工艺、外延工艺或合适的工艺。在一些实施例中，ILD层660可以包括氧化硅、氮化硅、氮氧化硅、正乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k电介质材料和/或其他合适的电介质材料。在一些实施例中，电介质层670可以包括SiO2、Si3N4、SiOxNy、氟掺杂硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。在一些实施例中，电介质层670的材料可以不同于ILD层660的材料。例如，在一些实施例中，电介质层670可以由氮化硅制成，并且ILD层660可以由氧化硅制成。在一些实施例中，电介质层670和电介质层630可以由相同的材料制成，并且ILD层660和电介质层605和620可以由相同的材料制成。在一些实施例中，电介质层670和电介质层630可以通过适当的沉积工艺形成，例如CVD、PVD、ALD等。
在一些实施例中，图12的金属层610可以用作图1A到图1F中讨论的电源线VSS，并且图12的通孔640可以用作图1A到图1F中讨论的通孔130。在另一方面，图12的集成电路650可以包括图1A到图1F中位于图1A到图1F的通孔130和电源线VSS之上的集成电路IC1的元件。更具体地，图12的集成电路650可以包括：位于衬底600之上的第二晶体管T2、位于第二晶体管T2之上的第一晶体管T1以及位于第二晶体管T2之上的电源线VDD，如图1A到图1F中所讨论的。其他元件在上面关于图1A至图1F进行了讨论。因此为了简洁相关结构细节将不再重复。作为结果，集成电路650、通孔640和金属层620形成图1A至图1F中讨论的集成电路IC1。例如，关于图1B和图12，集成电路650可以包括图1B的晶体管T1、T2和图1B的晶体管T1、T2之上的图1B的电源线VDD。
在一些实施例中，图12的金属层610可以用作图2A到图2D中讨论的电源线VSS，并且图12的通孔640可以用作图2A到图2D中讨论的通孔261、262。在另一方面，图12的集成电路650可以包括图2A至图2D中位于图2A至图2D的通孔261、262和电源线VSS之上的集成电路IC2的元件。更具体地，图12的集成电路650可以包括位于衬底600之上的晶体管T21、T22、T23和T24、位于晶体管T21、T22、T23、T24之上的晶体管T11、T12、T13、T14以及位于晶体管T11、T12、T13、T14之上的电源线VDD，如图2A到图2D所讨论的。其他元件在上面参考图2A到图2D讨论，因此为了简洁相关的结构细节将不再重复。作为结果，集成电路650、通孔640和金属层620形成图2A到图2D中讨论的集成IC2。
在一些实施例中，图1A至图1F中讨论的集成电路IC1和图2A至图2D中讨论的集成电路IC2可以形成在图12的衬底600之上。在这方面，金属层620可以同时用作图1A至图1F的集成电路IC1的电源线VSS和图2A到图2D的集成电路IC2的电源线VSS。也就是说，集成电路IC1和集成电路IC2可以共享同一电源线(例如，金属层610)。在另一方面，图12的通孔640的部分可以用作图1A到图1F的集成电路IC1的通孔130，并且图12的通孔640的其他部分可以用作图2A到图2D的集成电路IC2的通孔261、262。此外，图12的集成电路650可以包括图1A到图1F中位于图1A到图1F的通孔130和电源线VSS之上的集成电路IC1的元件，并且还可以包括图2A至图2D中位于图2A至图2D的通孔261、262和电源线VSS之上的集成电路IC2的元件。
图13A-图14示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。图13A-图14类似于图5到图12所述的那些，因此相关结构的标记相同，并且为了简洁不再重复细节。
参考图13A和图13B，其中图13A是集成电路的截面图，图13B是集成电路的顶视图。图13A与图11类似，图13A与图11的区别在于在电介质层620中形成多个通孔680。在一些实施例中，如图13A和图13B所示，通孔680被分为第一部分680A和第二部分680B，其中第一部分680A设置在中心区域CR处，并且第二部分680B设置在围绕中心区域CR的外围区域PR处。如图13B所示，当从上方观看时，通孔680在外围区域PR处的第二部分680B围绕通孔680在中心区域CR处的第一部分680A。在一些实施例中，通孔680的第一部分680A类似于上面关于图11和图12讨论的通孔670。
参考图14。图14与图12类似，图14与图12的区别在于在ILD层660中形成多个互连结构690，其中互连结构690包围集成电路650。在一些实施例中，通孔680的第一部分680A电连接到集成电路650，并且通孔680的第二部分680B电连接到互连结构690。在一些实施例中，互连结构690竖直地延伸穿过ILD层660。在一些实施例中，互连结构690包括沿竖直方向交替堆叠的金属线和通孔。
如上所述，通孔680的中心区域CR处的第一部分680A与图12中讨论的通孔640相似。因此，金属层610可以用作通过通孔680的第一部分680A的集成电路650的电源线(例如，图1A至图1D的电源线VSS和/或图2A至图2D的电源线VSS)。在另一方面，通孔680的外围区域PR处的第二部分680B将金属层610电连接到ILD层660中的互连结构690。因此，金属层610不仅可以用作集成电路650的电源线，而且还可以为互连结构690提供互连目的，所述互连结构690可以通过衬底600电连接到其他功能器件(未示出)。因此，利用这种配置，可以提高布线灵活性。
图15示出了根据本公开的一些实施例的形成集成电路的方法M1。尽管方法M1被示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示的顺序或动作。因此，在一些实施例中，可以以与所示不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，所示的动作或事件可以被细分为多个动作或事件，这些动作或事件可以在单独的时间或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在方框S101，提供了衬底。图5示出了与方框S101中的动作相对应的一些实施例的截面图。
在方框S102，在衬底之上沉积第一电介质层。图6示出了与方框S102中的动作相对应的一些实施例的截面图。
在方框S103，在电介质层之上沉积金属层。图7示出了与方框S103中的动作相对应的一些实施例的截面图。
在方框S104，将金属层和第一电介质层图案化。图8示出了与方框S104中的动作相对应的一些实施例的截面图。
在方框S105，在图案化金属层和图案化第一电介质层之上形成第二电介质层。图9示出了与方框S105中的动作相对应的一些实施例的截面图。
在方框S106，在第二电介质层中形成第三电介质层。图10示出了与方框S106中的动作相对应的一些实施例的截面图。
在方框S107，在第二电介质层中形成与金属层接触的多个通孔。图11示出了与方框S107中的动作相对应的一些实施例的截面图。
在方框S108，在第二电介质层和第三电介质层之上形成半导体器件、层间电介质层和第四电介质层。图12示出了与方框S108中的动作相对应的一些实施例的截面图。
图16-图24示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。图16-图24中描述的一些元件与图5-图12中描述的那些元件相似。因此为了简洁将不再重复相关的结构细节。
参考图16。在半导体衬底700的前侧700F之上形成电介质层705。在一些实施例中，半导体衬底700类似于上文关于图5-图12所讨论的半导体衬底600，并且电介质层705类似于上面关于图5讨论的电介质层605。
参考图17。在衬底700中形成电介质层720。在一些实施例中，电介质层720可以例如通过以下方式形成：蚀刻电介质层705和衬底700以形成延伸穿过电介质层705和衬底700的凹槽；在凹槽中和电介质层705之上填充电介质材料；并且随后执行CMP工艺以去除多余的电介质材料，直到电介质层705的顶表面暴露。在一些实施例中，电介质层720类似于上文关于图5-图12所讨论的电介质层630。
参考图18。在电介质层705和衬底700中形成多个通孔730。在一些实施例中，通孔730可以例如通过以下方式形成：将电介质层705和衬底700图案化以形成延伸穿过电介质层705并进入衬底700的凹槽；在凹槽中和电介质层705之上填充导电材料；并且随后执行CMP工艺，直到电介质层705的顶表面暴露。在一些实施例中，通孔730类似于上文关于图5-图12所讨论的通孔670。
参考图19。集成电路740和电介质层745形成在衬底700的前侧700F上。在一些实施例中，集成电路740类似于上文关于图5-图12讨论的半导体器件650，并且电介质层745类似于上文关于图5-图12讨论的电介质层670。集成电路740形成在电介质层705之上，并且与通孔730电连接。
参考图20。在集成电路740之上形成再分配层(RDL)750，并且在RDL 750之上形成凸部755。在一些实施例中，RDL 750可以包括覆盖在集成电路740之上的电介质层751和电介质层745。RDL 750还包括设置在电介质层751中的多个通孔751，并且通孔751的部分与集成电路740接触。RDL 750还包括多个导电焊盘753，其中每个导电焊盘753与对应的通孔751接触。在图20的实施例中，示出了一层通孔751和一层导电焊盘753。然而，在一些其他实施例中，可以采用更多层的通孔和导电焊盘。在一些实施例中，凸部755分别与导电焊盘753电连接。在一些实施例中，通孔751和导电焊盘753可以包括铜(Cu)、铝(Al)或合适的导电材料。在一些实施例中，凸部755可以包括焊接材料，例如Sn、SnAg、Sn-Pb、SnAgCu(铜重量百分比小于0.3％)、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn、SnAgSb或其他合适的焊接材料。在一些实施例中，可以在凸部755和导电焊盘753之间形成凸部下冶金(under-bump-metallurgy；UBM)层(未示出)。UBM层包括扩散阻挡层和/或晶种层。扩散阻挡层可以由钛形成，尽管它也可以由诸如氮化钛、钽、氮化钽等其他材料形成。晶种层可以由铜合金形成，铜合金包括银、铬、镍、锡、金或其组合。在一个实施例中，UBM层是Cu/Ti层。
参考图21。载体760安装在凸部755上，并且从衬底700的背侧700B形成开口O1。更详细地，载体760可以通过粘合层(未示出)安装到凸部755上。在一些实施例中，粘合层可以设置(例如层压)在载体760上。粘合层可以由胶形成，例如紫外线胶，或者可以是由箔形成的层压层。载体760可以是为顶部的层提供机械支撑的合适衬底。载体760可以包括晶圆，晶圆包括玻璃、硅(例如，硅晶圆)、氧化硅、金属板、陶瓷材料等。在将载体760安装在凸部755上之后，翻转衬底700，使得衬底700的背侧700B朝向附图的顶部。然后，例如通过以下方式在衬底700中形成开口O1：执行CMP工艺以使衬底700的背侧700B平坦化；形成使衬底700的背侧700B暴露的图案化掩模；通过使用图案化掩模作为蚀刻掩模来执行对衬底700的背侧700B的蚀刻工艺；并且在蚀刻工艺之后去除图案化掩模。
参考图22。从衬底700的背侧700B在衬底700中形成多个通孔770。在一些实施例中，通孔770可以例如通过以下方式形成：通过开口O1蚀刻衬底700以形成暴露通孔730的多个孔，并且将导电材料填充到孔中。在图22的一些实施例中，通孔770中的每一个都与一个以上的通孔730接触，例如与如图所示的两个通孔730接触。然而，在一些其他实施例中，过孔770中的每个可以与更多或更少的通孔730接触。因为每个通孔770与一个以上的通孔730接触，因此每个通孔770都比每个通孔730更宽。在一些实施例中，通孔770可以包括铜(Cu)、铝(Al)或合适的导电材料。
参考图23。在通孔770之上和衬底700的开口O1中形成金属层780。金属层780与通孔770接触。在一些实施例中，金属层780可以例如通过以下方式形成：在衬底700的背侧700B之上沉积导电材料并填充开口O1；执行CMP工艺以去除多余的导电材料直到衬底700暴露；并且随后对导电材料执行深蚀刻工艺。在一些实施例中，金属层780可以包括铜(Cu)、铝(Al)或合适的导电材料。
参考图24。在衬底700的背侧700B之上形成绝缘层790以密封到金属层780。在一些实施例中，绝缘层790可以通过CVD、PVD、ALD或合适的工艺形成。绝缘层790可以包括SiO2、Si3N4、SiOxNy、氟掺杂硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。
在一些实施例中，图24的金属层780可以用作图1A到图1F中讨论的电源线VSS，并且图24的通孔730可以用作图1A到图1F中讨论的通孔130。然而，图24与图1A到图1F不同，其中通孔770进一步设置在金属层780和通孔730之间。在另一方面，图24的集成电路740可以包括图1A到图1F中在图1A到图1F的通孔130和电源线VSS之上的集成电路IC1的元件。更具体地，图24的集成电路740可以包括位于衬底700的前侧700F之上的第二晶体管T2、位于第二晶体管T2之上的第一晶体管T1和位于第二晶体管T2之上的电源线VDD，如图1A到图1F中所讨论的。其他元件在上面关于图1A到图1F进行了讨论，因此为了简洁相关结构细节将不再重复。
在一些实施例中，图24的金属层780可以用作图2A到图2D中讨论的电源线VSS，并且图24的通孔730可以用作图2A到图2D中讨论的通孔261、262。然而，图24与图2A到图2D不同，因为通孔770进一步设置在金属层780和通孔730之间。在另一方面，图24的集成电路740可以包括图2A到图2D中位于图2A到图2D的通孔261、262和电源线VSS之上的集成电路IC2的元件。更具体地，图24的集成电路740可以包括位于衬底600的前侧700F之上的晶体管T21、T22、T23和T24；位于晶体管T21、T22、T23、T24之上的晶体管T11、T12、T13、T14；以及位于晶体管T11、T12、T13、T14之上的电源线VDD，如图2A到图2D所述。其他元件在上面参考图2A到图2D讨论，因此为了简洁相关的结构细节将不再重复。
图25示出了根据本公开的一些实施例的形成集成电路的方法M2。尽管方法M2被示出和/或描述为一系列动作或事件，但是应当理解，方法不限于所示的顺序或动作。因此，在一些实施例中，可以以与所示不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，所示出的动作或事件可以被细分为多个动作或事件，这些动作或事件可以在单独的时间或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在方框S201，在衬底的前侧之上形成第一电介质层。图16示出了与方框S201中的动作相对应的一些实施例的截面图。
在方框S202，在衬底中形成第二电介质层。图17示出了与方框S202中的动作相对应的一些实施例的截面图。
在方框S203，在第一电介质层和衬底中形成多个第一通孔。图18示出了与方框S203中的动作相对应的一些实施例的截面图。
在方框S204，在衬底的前侧之上形成半导体器件和第三电介质层。图19示出了与方框S204中的动作相对应的一些实施例的截面图。
在方框S205，在半导体器件之上形成再分配层，并且在再分配层之上形成凸部。图20示出了与方框S205中的动作相对应的一些实施例的截面图。
在方框S206，将载体安装在凸部上，并且从衬底的背侧形成开口。图21示出了与方框S206中的动作相对应的一些实施例的截面图。
在方框S207，从衬底的背侧在衬底中形成多个第二通孔。图22示出了与方框S207中的动作相对应的一些实施例的截面图。
在方框S208，在通孔之上和衬底的开口中形成金属层。图23示出了与方框S208中的动作相对应的一些实施例的截面图。
在方框S209，在衬底的背侧之上形成绝缘层。图24示出了与方框S209中的动作相对应的一些实施例的截面图。
基于上述讨论，可以看出，本公开提供了优点。然而，应当理解的是，其他实施例可以提供额外的优点，并且并非所有的优点都必须在本文中公开，并且所有实施例都不需要特定的优点。一个优点是电源线VSS和电源线VDD沿竖直方向设置在第一晶体管T1和第二晶体管T2的相对侧上。此外，电源线VSS具有比电源线VDD更大的面积。利用这种配置，布线灵活性可以提高。另一个优点是，形成具有临界尺寸的电源线VDD的宽度，因此可以增加最终产品的密度。
根据本公开的一些实施例，一种集成电路包括第一晶体管、第二晶体管、第一电源线和第二电源线。第一晶体管具有第一有源区域和第一栅极结构，第一栅极结构在第一有源区域的四个侧上环绕第一有源区域，其中，第一有源区域在第一栅极结构的相对侧上具有源极区域和漏极区域。第二晶体管位于第一晶体管之下，并且具有第二有源区域和第二栅极结构，第二栅极结构在第二有源区域的四个侧上环绕第二有源区域，其中，第二有源区域在第二栅极结构的相对侧上具有源极区域和漏极区域。第一电源线位于第一晶体管之上，其中，第一电源线电连接到第一晶体管的第一有源区域的源极区域。第二电源线位于第二晶体管之下，其中，第二电源线电连接到第二晶体管的第二有源区域的源极区域。
根据本公开的一些实施例，一种方法包括：在衬底之上沉积第一电介质层；在第一电介质层之上沉积金属层；对第一电介质层和金属层进行图案化；在金属层之上沉积第二电介质层，使得第二电介质层与金属层的顶表面、金属层的侧壁和第一电介质层的侧壁接触；在第二电介质层中形成与金属层的顶表面接触的多个第一通孔；以及在第二电介质层之上形成与多个第一通孔中的至少一个通孔接触的晶体管。
根据本公开的一些实施例，一种方法包括：在衬底的前侧之上形成第一电介质层；形成延伸穿过第一电介质层并进入衬底的多个第一通孔；在第一电介质层之上形成晶体管；蚀刻衬底的背侧以在衬底的背侧中形成凹陷区域；穿过衬底的凹陷区域形成多个第二通孔，使得第二通孔与第一通孔接触；以及在开口中沉积与第二通孔接触的金属层。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。
示例1是一种集成电路，包括：第一晶体管，所述第一晶体管具有第一有源区域和第一栅极结构，所述第一栅极结构在所述第一有源区域的四个侧上环绕所述第一有源区域，其中，所述第一有源区域在所述第一栅极结构的相对侧上具有源极区域和漏极区域；第二晶体管，位于所述第一晶体管之下，所述第二晶体管具有第二有源区域和第二栅极结构，所述第二栅极结构在所述第二有源区域的四个侧上环绕所述第二有源区域，其中，所述第二有源区域在所述第二栅极结构的相对侧上具有源极区域和漏极区域；第一电源线，位于所述第一晶体管之上，其中，所述第一电源线电连接到所述第一晶体管的第一有源区域的源极区域；以及第二电源线，位于所述第二晶体管之下，其中，所述第二电源线电连接到所述第二晶体管的第二有源区域的源极区域。
示例2是示例1所述的集成电路，其中，所述第一电源线竖直地与所述第二电源线重叠。
示例3是示例1所述的集成电路，其中，所述第一电源线沿着第一方向延伸，并且所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽。
示例4是示例1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽，并且所述第一电源线沿着所述第二方向比所述信号线更宽。
示例5是示例1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，并且信号线的宽度沿着垂直于所述第一方向的第二方向与所述第一电源线的宽度基本上相同。
示例6是示例1所述的集成电路，其中，所述第二电源线的面积大于所述第一电源线的面积。
示例7是示例1所述的集成电路，还包括：通孔，位于所述第一晶体管和所述第二晶体管之间，其中，所述通孔将所述第一晶体管的所述第一栅极结构电连接到所述第二晶体管的所述第二栅极结构。
示例8是示例1所述的集成电路，还包括：第一金属线，与所述第一晶体管相邻；第二金属线，与所述第二晶体管相邻；以及第一通孔，竖直地位于所述第一金属线和所述第二金属线之间，其中，所述第一晶体管的所述第一有源区域的漏极区域通过所述第一金属线、所述通孔和所述第二金属线连接到所述第二晶体管的所述第二有源区域的漏极区域。
示例9是示例8所述的集成电路，还包括：第二通孔，横向地位于所述第一金属线和所述第一晶体管之间，其中，所述第二通孔将所述第一晶体管的所述第一有源区域的漏极区域电连接到所述第一金属线；以及第三通孔，横向地位于所述第二金属线和所述第二晶体管之间，其中，所述第三通孔将所述第二晶体管的所述第二有源区域的漏极区域电连接到所述第二金属线。
示例10是示例1所述的集成电路，其中，所述第一晶体管和所述第二晶体管具有不同的导电类型。
示例11是一种制造集成电路的方法，包括：在衬底之上沉积第一电介质层；在所述第一电介质层之上沉积金属层；对所述第一电介质层和所述金属层进行图案化；在所述金属层之上沉积第二电介质层，使得所述第二电介质层与所述金属层的顶表面、所述金属层的侧壁和所述第一电介质层的侧壁接触；在所述第二电介质层中形成与所述金属层的顶表面接触的多个第一通孔；以及在所述第二电介质层之上形成与所述多个第一通孔中的至少一个通孔接触的晶体管。
示例12是示例11所述的方法，其中，沉积所述第二电介质层被执行使得所述第二电介质层与所述衬底接触。
示例13是示例11所述的方法，还包括：在所述第二电介质层中形成与所述金属层的顶表面接触的第二通孔，其中，所述第二通孔围绕所述第一通孔；形成围绕所述集成电路的层间电介质层；以及在所述层间电介质层中形成与所述第二通孔接触的互连结构。
示例14是示例13所述的方法，其中，所述第一通孔与第二通孔同时形成。
示例15是一种制造集成电路的方法，包括：在衬底的前侧之上形成第一电介质层；形成延伸穿过所述第一电介质层并进入所述衬底的多个第一通孔；在所述第一电介质层之上形成晶体管；蚀刻所述衬底的背侧以在所述衬底的背侧中形成凹陷区域；穿过所述衬底的所述凹陷区域形成多个第二通孔，使得所述第二通孔与所述第一通孔接触；以及在所述开口中沉积与所述第二通孔接触的金属层。
示例16是示例15所述的方法，还包括：在形成所述第一电介质层之后，蚀刻所述第一电介质层和所述衬底以形成凹槽；以及在所述凹槽中填充电介质材料。
示例17是示例15所述的方法，其中，形成所述第二通孔被执行使得所述第二通孔中的每个通孔与所述第一通孔中的至少两个通孔接触。
示例18是示例15所述的方法，其中，形成所述第二通孔被执行使得所述第二通孔比所述第一通孔更宽。
示例19是示例15所述的方法，还包括：在所述衬底的背侧之上形成覆盖所述金属层的第二电介质层。
示例20是示例15所述的方法，其中，在蚀刻所述衬底的背侧之前，还包括：在所述晶体管之上形成再分配层；在所述再分配层之上形成多个凸部；形成覆盖所述凸部的载体；以及翻转所述衬底。

Claims (10)

1.一种集成电路，包括：
第一晶体管，所述第一晶体管具有第一有源区域和第一栅极结构，所述第一栅极结构在所述第一有源区域的四个侧上环绕所述第一有源区域，其中，所述第一有源区域在所述第一栅极结构的相对侧上具有源极区域和漏极区域；
第二晶体管，位于所述第一晶体管之下，所述第二晶体管具有第二有源区域和第二栅极结构，所述第二栅极结构在所述第二有源区域的四个侧上环绕所述第二有源区域，其中，所述第二有源区域在所述第二栅极结构的相对侧上具有源极区域和漏极区域；
第一电源线，位于所述第一晶体管之上，其中，所述第一电源线电连接到所述第一晶体管的第一有源区域的源极区域；以及
第二电源线，位于所述第二晶体管之下，其中，所述第二电源线电连接到所述第二晶体管的第二有源区域的源极区域。
2.根据权利要求1所述的集成电路，其中，所述第一电源线竖直地与所述第二电源线重叠。
3.根据权利要求1所述的集成电路，其中，所述第一电源线沿着第一方向延伸，并且所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽。
4.根据权利要求1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽，并且所述第一电源线沿着所述第二方向比所述信号线更宽。
5.根据权利要求1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，并且信号线的宽度沿着垂直于所述第一方向的第二方向与所述第一电源线的宽度基本上相同。
6.根据权利要求1所述的集成电路，其中，所述第二电源线的面积大于所述第一电源线的面积。
7.根据权利要求1所述的集成电路，还包括：通孔，位于所述第一晶体管和所述第二晶体管之间，其中，所述通孔将所述第一晶体管的所述第一栅极结构电连接到所述第二晶体管的所述第二栅极结构。
8.根据权利要求1所述的集成电路，还包括：
第一金属线，与所述第一晶体管相邻；
第二金属线，与所述第二晶体管相邻；以及
第一通孔，竖直地位于所述第一金属线和所述第二金属线之间，其中，所述第一晶体管的所述第一有源区域的漏极区域通过所述第一金属线、所述通孔和所述第二金属线连接到所述第二晶体管的所述第二有源区域的漏极区域。
9.一种制造集成电路的方法，包括：
在衬底之上沉积第一电介质层；
在所述第一电介质层之上沉积金属层；
对所述第一电介质层和所述金属层进行图案化；
在所述金属层之上沉积第二电介质层，使得所述第二电介质层与所述金属层的顶表面、所述金属层的侧壁和所述第一电介质层的侧壁接触；
在所述第二电介质层中形成与所述金属层的顶表面接触的多个第一通孔；以及
在所述第二电介质层之上形成与所述多个第一通孔中的至少一个通孔接触的晶体管。
10.一种制造集成电路的方法，包括：
在衬底的前侧之上形成第一电介质层；
形成延伸穿过所述第一电介质层并进入所述衬底的多个第一通孔；
在所述第一电介质层之上形成晶体管；
蚀刻所述衬底的背侧以在所述衬底的背侧中形成凹陷区域；
穿过所述衬底的所述凹陷区域形成多个第二通孔，使得所述第二通孔与所述第一通孔接触；以及
在所述开口中沉积与所述第二通孔接触的金属层。
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