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TWI759463B - 選擇元件及記憶裝置 - Google Patents

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TWI759463B
TWI759463B TW107113160A TW107113160A TWI759463B TW I759463 B TWI759463 B TW I759463B TW 107113160 A TW107113160 A TW 107113160A TW 107113160 A TW107113160 A TW 107113160A TW I759463 B TWI759463 B TW I759463B
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曽根威之
野野口誠二
清宏彰
大場和博
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日商索尼半導體解決方案公司
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Abstract

提供可以提升信賴性的選擇元件及記憶裝置。 　　本揭露之一實施形態的選擇元件，係具備：第1電極；和第2電極，係被與第1電極做對向配置；和半導體層，係被設在第1電極與第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇之至少1種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇之至少1種之第1元素；和第1熱旁通層，係於第1電極與第2電極之間，被設在半導體層之周圍之至少一部分，且熱傳導率高於半導體層。

Description

選擇元件及記憶裝置
本揭露，係在電極間具有含硫屬化物之半導體層的選擇元件及具備其之記憶裝置。
近年來，以ReRAM(Resistance Random Access Memory)等之電阻變化型記憶體為代表的資料儲存用的非揮發性記憶體，被要求大容量化。相對於此，在一般的記憶裝置中，藉由採用將複數個記憶胞排列在平面上的交叉點型記憶胞陣列結構、或將複數個記憶胞在對平面呈垂直方向上做層積的堆疊型記憶胞陣列結構，以謀求大容量化。
記憶胞，一般是藉由記憶元件及選擇元件之2個元件所構成。在ReRAM等之電阻變化型記憶體中，藉由使記憶元件的電氣特性(電阻狀態)產生變化，以進行資訊的寫入或讀出、或是抹除。選擇元件，係用來對特定之位元線及特定之字組線上所被連接之記憶元件選擇性地進行寫入動作或讀取動作所需，是被串聯地連接至記憶元件。在電阻變化型記憶體中，為了改變記憶元件之電阻狀態而需要通過比較大的電流，但該電流的大小會成為記憶裝置的信賴性降低之原因。這是因為，在選擇元件內流過的電流幾乎都會被轉換成熱，導致選擇元件的循環特性劣化。
針對這點，例如在專利文獻1中係揭露，在交叉的2種類之配線(第1金屬配線及第3金屬配線)之交點上所被分別配置的的記憶胞之間設置有層間膜的非揮發性記憶裝置。在該非揮發性記憶裝置中，記憶元件係由相變材料所構成，選擇元件係由多晶矽所構成。在相鄰之記憶胞之間所被設置的層間膜，係在記憶元件間與選擇元件間為彼此互異，在記憶元件間係設置了，熱傳導率是比被設在選擇元件間的層間膜還低的層間膜。藉此，實現了可使選擇元件難以變成高溫的記憶胞結構。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2010-040820號公報
如此，在由複數個記憶胞所成之記憶裝置中，被要求信賴性的提升。
可以提升信賴性的選擇元件及具備其之記憶裝置的提供，係被人們所期望。
本揭露之一實施形態的選擇元件，係具備：第1電極；和第2電極，係被與第1電極做對向配置；和半導體層，係被設在第1電極與第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇之至少1種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇之至少1種之第1元素；和第1熱旁通層，係於第1電極與第2電極之間，被設在半導體層之周圍之至少一部分，且熱傳導率高於半導體層。
本揭露之一實施形態的記憶裝置，係具備複數個記憶胞，各記憶胞係含有，記憶元件及被連接至記憶元件的上記本揭露之一實施形態的選擇元件。
本揭露之一實施形態的選擇元件及一實施形態的記憶裝置中，係在被設在第1電極與第2電極之間的半導體層之周圍的至少一部分，設有熱傳導率高於半導體層的第1熱旁通層。藉此，導通狀態下的半導體層之發熱，係被緩和。
若依據本揭露之一實施形態的選擇元件及一實施形態的記憶裝置，則由於是在半導體層之周圍的至少一部分，設有熱傳導率高於半導體層的第1熱旁通層，因此導通狀態下的半導體層之發熱會被緩和，可擴大安全動作領域，同時可減低動作條件的參差。藉此，可提升選擇元件及具備其之記憶裝置的信賴性。
此外，並非一定限定於這裡所記載的效果，亦可為本揭露中所記載之任一效果。
以下，參照圖式來詳細說明本揭露的實施形態。以下的說明係為本揭露之一具體例，本揭露係不被限定於以下之態樣。又，本揭露係關於各圖中所示的各構成要素之配置或寸法、寸法比等，也不受這些所限定。此外，說明的順序係如下。 　　1.第1實施形態(在OTS層之周圍設有熱旁通層的例子) 　　　1-1.選擇元件之構成 　　　1-2.記憶胞陣列之構成 　　　1-3.作用・效果 　　2.第2實施形態(使熱旁通層延展至上部電極及下部電極之周圍為止的例子) 　　3.第3實施形態(在朝一方向延展的半導體層之兩側設有熱旁通層的例子) 　　4.變形例(選擇元件及記憶胞陣列之其他例)
＜1.第1實施形態＞ 　　圖1係模式性表示本揭露的第1實施形態所述之選擇元件(選擇元件10)的剖面構成。該選擇元件10，係用來使例如圖4所示的，具有所謂交叉點陣列結構的記憶胞陣列(記憶胞陣列100)中所被複數配設的其中任意之記憶元件(記憶元件40)做選擇性動作所需。選擇元件10，其細節將於後述，但是被串聯連接至記憶元件40，具有在被對向配置的下部電極11(第1電極)與上部電極12(第2電極)之間配置有OTS(Ovonic Threshold Switching)層13(半導體層)的構成。在本實施形態的選擇元件10中，如圖2所示，係在OTS層13之周圍，配設有熱旁通層14(第1熱旁通層)。
(1-1.選擇元件之構成) 　　選擇元件10，係隨著施加電壓的增加而電阻會大幅降低(低電阻狀態；導通狀態)，在施加電壓較低時則呈現高電阻狀態(斷開狀態)。換言之，選擇元件10，係在施加電壓較低的情況下則電阻會變高，在施加電壓較高的情況下則電阻會大幅降低，可讓大電流(例如數十倍之電流)通過的非線性之電阻特性。又，選擇元件10，係一旦使施加電壓降到低於所定之電壓(閾值電壓)，或者停止電壓之施加，就會變回高電阻狀態，不會維持導通狀態(低電阻狀態)。選擇元件10，係相當於本揭露的「選擇元件」之一具體例。
下部電極11，係由半導體製程中所採用的配線材料，例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等所構成。下部電極11，係由例如Cu等具有在電場中發生離子傳導之可能性的材料所構成的情況下，則亦可將其表面，以W、WN、TiN及TaN等之難以發生離子傳導或熱擴散的材料，加以被覆。
上部電極12，雖然可以和下部電極11同樣地使用公知的半導體配線材料，但使用即使經過後退火仍不會和OTS層13反應的穩定的材料來構成，較為理想。
OTS層13，係對選擇元件10施加電壓(例如對元件的兩端施加電壓脈衝，或施加貫通選擇元件10的電流脈衝)之際會變成電流路徑，其內部電阻係隨溫度而呈可逆性變化。OTS層13係例如，含有相對於電壓(V)之增加而電流(I)是呈指數函數性增大之關係的材料(非線性電阻材料)而被構成。
在本實施形態中，OTS層13係含有週期表第16族之元素，具體而言，是從碲(Te)、硒(Se)及硫(S)所選擇出來之至少1種之硫族元素，而被構成。OTS層13，係除了上記硫族元素以外，還含有：從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇出來之至少1種之第1元素，而被構成。又，OTS層13係亦可還含有，從氧(O)及氮(N)所選擇出來之至少1種之第2元素。
OTS層13，係將硫族元素、第1元素及第2元素，例如以以下的範圍而含有為理想。硫族元素，係以10原子%以上70原子%以下之範圍而含有為理想。第1元素，係以5原子%以上50原子%以下之範圍而含有為理想。第2元素，係以1原子%以上40原子%以下之範圍而含有為理想。
此外，OTS層13，係亦可在不損及本揭露之效果的範圍內，含有這些以外之元素也無妨。
熱旁通層14，係具有比OTS層13還高的熱傳導率，會變成對選擇元件10施加電壓之際所產生的熱的，在下部電極11與上部電極12之間的熱流路徑。熱旁通層14，係例如如圖2所示，被設在OTS層13之周圍。熱旁通層14，係充分大於OTS層13之內部電阻為理想，例如具有2eV以上之能隙為理想。藉此，就可防止熱旁通層14變成電流路徑。
熱旁通層14係使用：被摻雜有碳(C)、硼(B)或磷(P)的氧化矽(SiO2 )、氮化矽(Si3 N4 )、氧化鋁(Al2 O3 )、氧化鈰(CeO2 )、氧化鋯(ZrO2 )、碳化矽(SiC)、氧化鈹(BeO)、氧化鋅(ZnO)、氧化鈦(TiO2 )、硼化砷(BAs)、硼化銻(BSb)、磷化硼(BP)或氮化硼(BN)之任一者的合金來構成為理想。表1係將代表性的材料之熱傳導率加以整理而成。熱旁通層14，係使用這些材料來形成為理想。
[表1]
Figure 107113160-A0304-0001
選擇元件10之內部電阻(Rs )，藉由例如下記式(1)而被表示。此外，所謂剖面積，係指對層積方向呈正交之平面方向的面積，以下所記的剖面積都同樣如此。又，選擇元件10之內部電阻(Rs )，正確而言係為OTS層13與熱旁通層14的並聯合成電阻，但在本實施形態中，由於設計成熱旁通層14中不會有電流流過的構成，因此選擇元件10之內部電阻(Rs )係可視為OTS層13之內部電阻。
Figure 02_image001
選擇元件10全體之電阻，係除了上記式(1)以外所被表示的內部電阻(Rs )之外，還有電極(下部電極11或上部電極12)與OTS層13之界面上的蕭特基接觸電阻等。考慮蕭特基接觸電阻及上記內部電阻而被定義的選擇元件10中所流過的電流(I)，係例如以下記式(2)而被表示。
Figure 02_image003
於本實施形態的選擇元件10中，為了使朝下部電極11方向或上部電極12方向而流動的熱流集中至熱旁通層14，熱旁通層14係滿足下記式(3)為理想。
Figure 02_image005
亦即，熱旁通層14的熱傳導率(Kbypass )與剖面積(Sbypass )之積，係大於OTS層13的熱傳導率(Kots )與剖面積(Sots )之積為理想。此外，理想來說，熱流最好全部都通過熱旁通層14，此時的熱旁通層14之熱阻(Rh )，係可用下記式(4)取近似。
Figure 02_image007
如後述的記憶胞陣列100般地，將複數個選擇元件10做排列使用的情況下，係如圖3所示，在彼此相鄰的選擇元件10之間設有電熱絕緣層15為理想。電熱絕緣層15，係具有比熱旁通層14還低的熱傳導率。藉由在彼此相鄰的選擇元件10之間設置熱傳導率較低的電熱絕緣層15，就可防止彼此相鄰的選擇元件10間的熱干擾。作為電熱絕緣層15之材料係可舉出例如：氧化矽(SiO2 )、氮化矽(Si3 N4 )或任一者之合金。除此以外，亦可使用構成OTS層13的材料。
(1-2.記憶胞陣列之構成) 　　圖4係斜視性地表示記憶胞陣列100之構成之一例。記憶胞陣列100，係相當於本揭露的「記憶裝置」之一具體例。記憶胞陣列100，係為所謂的交叉點陣列結構之記憶裝置，在朝一方向(例如X軸方向)延展之複數個字組線WL、與朝另一方向(例如Z軸方向)延展之複數個位元線BL的交點上，分別配置有記憶胞1。
圖5係表示記憶胞陣列100的電性連接之一例。亦即，記憶胞陣列100，係在各字組線WL1～WL4與各位元線BL1～BL4呈彼此對向的位置(交叉點)上分別具備有1個記憶胞M11、M12、M13、M14、M21、M22、M23、M24、M31、M32、M33、M34、M41、M42、M43、M44。
記憶胞1(M11、M12、M13、M14、M21、M22、M23、M24、M31、M32、M33、M34、M41、M42、M43、M44)係例如，如圖6所示，是由選擇元件10與記憶元件40被串聯連接而成，記憶胞1之一端(例如選擇元件10側)係被電性連接至位元線BL，他端(例如記憶元件40側)係被電性連接至字組線WL。換言之，在記憶胞陣列100中，記憶元件40係靠近於字組線WL而被配置，選擇元件10係靠近於係位元線BL而被配置。
此外，選擇元件10及記憶元件40，係亦可如例如圖16所示的記憶胞陣列200般地，選擇元件10係靠近於字組線WL而被配置，記憶元件40係靠近於係位元線BL而被配置。又，亦可為，於某個層內，記憶元件40係靠近位元線BL而被配置，選擇元件10係靠近字組線WL而被配置的記憶胞陣列中，在相鄰於該層的層內，則是記憶元件40係靠近字組線WL而被配置，選擇元件10係靠近位元線BL而被配置。甚至亦可為，於各層中，記憶元件40是被形成在選擇元件10上，也可反之，選擇元件10是被形成在記憶元件40上。
各字組線WL(WL1～WL4)，係如上記般地，朝彼此共通之方向(在圖4中係為X軸方向)延展。各位元線BL(BL1～BL4)，係朝與字組線WL之延展方向不同的方向(例如與字組線WL之延展方向呈正交之方向)，且如上記般地，朝彼此共通之方向(在圖4中係為Z軸方向)延展。此外，複數個字組線WL及複數個位元線BL，係亦可被配置在複數個層內，例如，亦可如圖17及圖18所示般地，分成複數個階層而被配置。
各字組線WL及各位元線BL，係被設在例如基板(未圖示)上。基板上係設有例如，與各字組線WL及各位元線BL做電性連接的配線群、或將該配線群與外部電路做連結所需之電路等。
記憶元件40係由例如：被對向配置的一對電極、和被設在該對電極之間的記憶層所構成。記憶元件40，係藉由施加電壓(例如對元件之兩端施加電壓脈衝，或施加貫通記憶元件40的電流脈衝)，記憶元件40(具體而言係為記憶層)之電阻值就會大幅變化。記憶元件40，係為所謂的非揮發性記憶體之1種，上記電阻值之變化，係在施加電壓消失後仍會繼續維持。記憶元件40，係相當於本揭露的「記憶元件」之一具體例。
一般而言，記憶元件之電阻值高的狀態係被稱為「重置狀態」或「斷開狀態」，電阻值低的狀態係被稱為「設置狀態」或「導通狀態」。從高電阻狀態往低電阻狀態之變化係被稱為「設置」，從低電阻狀態往高電阻狀態之變化係被稱為「重置」，首次的設置係被特別稱為「成形」。成形係為決定首次以後的電壓脈衝或電流脈衝施加之際的電流路徑的電性操作手段，係自律性地被形成。成形係也於選擇元件10中被執行。被自律形成的電流路徑，一般稱為「絲狀路徑」。1個記憶元件40，係藉由使斷開狀態對應於邏輯值「0」，使導通狀態對應於邏輯值「1」，就可記憶至少1位元的資料。
此外，記憶元件40，係除了上述的電阻變化記憶體元件以外，還可採用例如，使用熔絲或反熔絲而只能寫入一次的OTP(One Time Programable)記憶體元件、單極性之相變記憶體元件(PCRAM)、或是磁阻記憶體元件等之任一種記憶體形態。
記憶胞陣列100中，記憶元件40的一對電極(一電極及他電極)及選擇元件10的一對電極(下部電極11及上部電極12)，係亦可分別為，有別於字組線WL及位元線BL而另外設置，亦可由字組線WL及位元線BL來兼任。亦即，圖4所示的記憶胞陣列100中的記憶胞1係亦可為，從字組線WL側往位元線BL，將一電極/記憶層/他電極/下部電極11/OTS層13(及熱旁通層14)/上部電極12做層積而成的構成，也可為，記憶層與OTS層13(及熱旁通層14)是被直接層積而成的構成。此外，記憶胞1是由記憶層與OTS層13(及熱旁通層14)所構成的情況下，則如圖16所示的記憶胞陣列200般地，在選擇元件10與記憶元件40之間設有中間電極50為理想。
(1-3.作用・效果) 　　在半導體記憶體中儲存資料的單位元件係被稱為記憶胞。一般的記憶裝置中，該藉由將記憶胞複數排列在平面上(交叉點型記憶胞陣列)、或是朝對平面呈垂直方向做層積(堆疊型記憶胞陣列)，以謀求大容量化。無論哪種情況下，構成記憶胞陣列的複數個記憶胞，係分別被配置在，被稱為字組線及位元線的2個導體之交點上，其各自的位置，係藉由對對應之字組線及位元線施加適切的訊號，而被特定。記憶胞，通常是藉由記憶元件及選擇元件之2個元件所構成。例如，在NAND-Flash記憶體中，記憶元件係由浮接閘所構成，選擇元件係由場效電晶體所構成。又，於電阻變化記憶體(Resistive RAM：ReRAM)中，記憶元件係由高電阻膜所構成，選擇元件係由例如MSM (Metal-Semiconductor-Metal)二極體或MIM(Metal-Insulator-Metal)二極體所構成。
順便一提，對記憶裝置除了要求大容量化同時也要求高的信賴性。為了長期保證記憶裝置的信賴性，基於前述的理由，構成記憶胞的選擇元件所能承受的累積通電時間必須超過記憶元件的累積通電時間，這是很重要的。
選擇元件的電氣特性之評價，係例如如圖7所示，可用將選擇元件(選擇元件1100)與場效電晶體(場效電晶體1200)做直接連接的電路來進行之。對圖7所示的電路所施加的電源電壓Vin之大小及週期，係藉由外部連接的DC或AC訊號源自動掃描裝置來做控制。電流值I，係藉由萬用電表或訊號源自動掃描裝置的附屬機能而被監視。
選擇元件1100中所流過的最大電流(Icomp )，係藉由場效電晶體1200之閘極電壓(Vg)而被控制。只要能夠預先測定場效電晶體1200之特性，則電流(I)通過時的汲極電極與源極電極之間的電壓(Vds )就為可知，因此選擇元件1100之元件電壓(Vsel )係可使用下記式(5)來推定。
Figure 02_image009
此處，將選擇元件1100從斷開狀態變成導通狀態的閾值電壓令作Vth，將閾值電流令作Ith。為了使非揮發性記憶元件之狀態發生變化必須要通過一定以上之電流，該電流記號係與最大電流(Icomp )等價。
在交叉點型的記憶胞陣列中，係每1個記憶胞所佔有的面積係為有限。因此，最大電流(Icomp )除以電極面積後的電流密度之概算值，係往往會超過矽(Si)或鍺(Ge)這類標準半導體的容許值。因此，在上記MSM二極體或MIM二極體等之選擇元件(以下稱之為選擇二極體元件)中，半導體膜及絕緣膜經常會藉由含有：從硫(S)、硒(Se)及碲(Te)所選擇出來之至少1種之硫族元素，所謂的OTS材料，而被構成。圖8係表示，具有使用OTS材料而被形成的半導體膜或絕緣膜(以下稱為OTS膜)的選擇二極體元件的電流電壓特性。具有OTS膜的選擇二極體元件，係如圖8所示般地呈現負性微分電阻(Negative Differential Resistance)特性。微分電阻的符號從正變成負的交界電壓值係為閾值電壓Vth，其電流值係為閾值電流Ith。負性微分電阻特性係為呈現相變的OTS膜的特有之性質，也可解釋成，是使貫通OTS膜之電流的流路(電流路徑)變得狹窄化的動作(絲化)之性質。
要嚴謹地證實電流路徑變得狹窄化的動作是很困難的，但在成形的前後，閾值電壓或洩漏電流經常會發生特徵性改變。此外，所謂洩漏電流，係指在選擇二極體元件為斷開狀態之時所流過的閾值以下之電流。一般認為，在具有OTS膜的選擇二極體元件中，剛成膜後的OTS膜的大部分領域係被非晶相所佔據。被非晶相所佔據的領域，係非線形性及電氣絕緣性為佳。因此，在成形前的狀態下，通過選擇二極體元件的洩漏電流係非常小。
相對於此，在成形後的選擇二極體元件中，一般而言，洩漏電流會增加，閾值電壓會減少。其原因是被認為，在成形過程中，構成OTS膜的非晶相之一部分係發生結晶化而產生導電率高的領域(絲狀路徑)。絲狀路徑，係成為通過OTS膜的電流之流路，同時，也是朝OTS膜之膜厚方向流動的熱流的主要流路(熱流路徑)。
圖9及圖10係表示，於圖7所示的電路中，測定成形前(圖9)及成形後(圖10)中的選擇元件1100之斷開狀態之電阻值的結果。此外，成形前的斷開電阻係為Vsel =4V，成形後的斷開電阻係為Vsel =3V下，進行測定。圖9及圖10所示的特性圖的橫軸係為陰極電極之剖面積(Splug)的倒數1/Splug，陰極電極之剖面積(Splug)越小則越往右側，陰極電極之剖面積(Splug)越大則越往左側移動。電阻係與電流路徑之剖面積呈反比。在圖9中，成形前的斷開狀態下的電阻值係在朝右上之直線上被作圖，因此圖9的結果係表示，陰極電極之剖面積(Splug)是與電流路徑之剖面積成正比。亦即，這是意味著，洩漏電流，係於陰極電極上會比較均勻地通過。另一方面，在圖10中，成形後的斷開狀態下的電阻係並不一定與陰極電極之剖面積(Splug)成正比。這是意味著，藉由成形而在非晶相中形成了具有一定之剖面積的絲狀路徑(電流路徑)，這是發生了電流路徑狹窄化之動作(絲化)的佐證。洩漏電流係在非晶相內不均勻地流過，具體而言，是集中於絲狀路徑而流過，因此斷開狀態之電阻值與陰極電極之剖面積(Splug)的相關係變小。
如ReRAM這類具有非揮發性的記憶元件中，藉由成形而被形成的絲狀路徑係可容易地觀察。這是因為，在內部會伴隨有不可逆的結晶結構之變化，因此絲狀路徑之痕跡會殘留在構成記憶層的ReRAM材料之一部分中，因此可藉由例如SEM影像或X線吸收分光來加以確認。另一方面，選擇二極體元件中所被形成的絲狀路徑，係即使用SEM影像或X線吸收分光、或是電子顯微鏡等也很難直接觀察到，絲狀路徑之存在，係只停留在如上記圖9及圖10所示的間接證據。這是因為，選擇二極體是使用OTS材料等具有揮發性的相變材料來構成的緣故。在選擇二極體中，因成形所產生的結晶結構之變化並非永久持續，就算沒有變回完全的非晶質狀態，結晶結構之變化被認為會從容易觀察的電氣絕緣性低的結晶狀態，緩緩恢復成難以觀察的電氣絕緣性高的結晶狀態。
另外，若依據以數學手法來了解負性微分電阻與絲狀路徑之關係的Boeer理論，則根據圖8所示的電流電壓特性，可知溫度及電流密度的局部性增大，會是負性微分電阻及絲狀路徑之成因。圖11及圖12係表示，基於以焦耳熱為起源的Boeer理論而被計算出來的選擇二極體元件內部的溫度分布(圖11)及電流密度分布(圖12)。s係為規格化電力，r/R係為規格化半徑座標，(T-TR )/Θ係為規格化溫度，j/jn係為規格化電流密度。如上記，絲狀路徑，係會成為在選擇二極體元件內部(OTS膜)朝OTS膜之膜厚方向流過的電流路徑，同時也會成為熱流路徑。因此，絲狀路徑之剖面積，係為電流路徑之剖面積，同時也是熱流路徑之剖面積，分別可以用πrHWHM 2 來取近似。其中，rHWHM 係為各分布的半值半寬。由圖11及圖12可知，隨著對選擇二極體元件所投入的電力的增加，選擇二極體元件中心部的溫度及電流密度係會往無限大方向而增加。此現象就是一般所熟知的「熱崩潰」，這是在導電率會對溫度呈指數函數性增加的半導體或絕緣體等之材料中必然會發生的現象。在選擇二極體元件中，藉由採用結晶結構是可做某種程度的可逆性相變的材料，即使元件內部變成超高溫，仍可實現對循環特性之劣化的較為長期的耐性。因此，在選擇二極體元件中，不是採用矽(Si)或鍺(Ge)這類標準的結晶半導體，而是採用硫(S)、硒(Se)及碲(Te)等之硫族元素。
圖13係表示，在已被對向配置之一對電極之間具有非晶質狀態之OTS膜的一般的選擇二極體元件的電流電壓特性。圖13中係還追加圖示了，從表示負性微分電阻的電流與電壓之積所被推定的表示選擇二極體元件內部之溫度的4個曲線。4個曲線係對應於，選擇二極體元件的最高溫之溫度(T(r=0))，分別為100℃、200℃、400℃及1000℃時的等溫曲線。一般而言，400℃前後係為OTS材料的實用性的安全動作領域之上限。選擇元件二極體發生循環劣化的本質原因被認為是，OTS材料的熱傳導率較小，由Boeer理論可知，焦耳發熱領域中的溫度上升會容易上升達到OTS材料的結晶化溫度或熔融溫度。
如前述，為了長期間保證記憶裝置的信賴性，選擇二極體元件所能承受的累積通電時間，被要求必須要超過記憶元件的累積通電時間。然而，已知其實現若考慮到焦耳發熱，則是有困難的。又，非揮發性記憶元件中所被使用的最大電流係落在選擇元件二極體的安全動作領域外，這是對於記憶裝置之長期信賴性的瓶頸因素。甚至，在上述的一般選擇二極體元件之結構中，係難以控制絲狀路徑之形狀，而會導致增加複數個選擇二極體元件間的閾值電壓或閾值電流之參差。這會限制了記憶胞陣列的陣列尺寸。
相對於此，在本實施形態的選擇元件10中，在已被對向配置的下部電極11與上部電極12之間，在OTS層13之周圍，設有熱傳導率比OTS層13還高的熱旁通層14。
圖14係作為本實施形態的選擇元件10之一例，表示使用下記方法而形成的實施例的電流電壓特性。
(實施例) 　　首先，將由TiN所成之陰極電極(下部電極11)，藉由逆濺鍍而進行圖案化。接著，在成膜氣密室內一面通入氮一面藉由反應性濺鍍而在TiN上將B40C13Te17-N30(原子%)所成的OTS層13，成膜達例如30nm之厚度。接下來，將OTS層13進行旁側蝕刻而使其變成直徑60nmφ之後，在OTS層13之周圍，將由元素組成BAs所成之熱旁通層14，以內徑60nmφ、外徑100nmφ及30nm之厚度，進行成膜。最後，形成了由W膜所成之陽極電極(上部電極12)。最終的元件尺寸，係設成100nmφ。此外，在本實施例中，係調整熱電阻值，以使其相較於圖13所示的電流電壓特性圖中所使用的一般的選擇元件(選擇二極體元件)，閾值電流不會有太大的差異。
圖14中係和圖13同樣地追加圖示了，從表示負性微分電阻的電流與電壓之積所被推定的表示選擇元件內部之溫度的4個曲線。4個曲線係對應於，選擇元件10的最高溫之溫度(T(r=0))，分別為100℃、200℃、400℃及1000℃時的等溫曲線。被設在OTS層13之周圍的熱旁通層14之熱阻Rh ，係對選擇元件之閾值電壓Vth及閾值電流Ith之任一者都會有影響。
若和圖13所示的一般的選擇二極體元件相比較，則在本實施形態的選擇元件10中，內部熱阻(Rs )、與熱阻(Rh )之比值(Rs /Rh )係較大，閾值電壓係有所上升。其原因被認為是，熱流係往熱旁通層14分流，因此金屬・半導體界面(下部電極11及上部電極12與OTS層13之界面)的熱耐性係有所提升的緣故。具體而言，被認為是決定蕭特基接觸電阻之值的能障高度或理想因子變成能夠承受選擇器動作時之高溫，而變成在成形前後，這些值可被維持。其結果為，雖然此處沒有展示，但閾值電壓Vth及閾值電流Ith之參差，係分別改善20%以上。亦即，以適合於內部電阻Rs 之值的方式來控制熱阻Rh ，藉此而成功地大幅減低了選擇元件10之閾值電壓Vth及閾值電流Ith之參差。
又，在圖14中，100℃、200℃、400℃及1000℃時的等溫曲線，係朝電流電壓積較大的方向移動。這是表示了，藉由設置熱旁通層14，導致選擇元件10之熱阻(Rh )降低。亦即，可知在選擇元件10中，OTS層13係變成電流路徑，熱旁通層14係變成熱流路徑，因此使得導通狀態下的OTS層13之發熱變得緩和，擴大了OTS層13的實用性安全動作領域(例如400℃下的等溫曲線所佔有的範圍)。甚至，選擇元件10係可保持10E7次以上的循環特性，可使期待有最大電流100μA以上之餘裕。
圖15係表示成形後的選擇元件10中的內部電阻Rs 之溫度特性，係將從圖14所示的電流電壓特性所求出的選擇元件10之內部電阻Rs 以元件溫度T來表示。本實施形態的OTS層13，係於特定之相轉移溫度(圖15的Tt1 及Tt2 )下維持固相而發生相轉移。此處，在超過Tt1 的溫度下變成穩定的結晶相稱之為高溫穩定相，在Tt2 以下之溫度下變成穩定的結晶相稱之為低溫穩定相。固相間的相轉移，係為異於例如由鍺(Ge)、銻(Sb)及碲(Te)所成之相變記憶體所利用的固液相轉移(liquid-solid transformations)的現象，被稱為多形轉移(polymorphic transformation)。OTS層13，係溫度較低時(低溫穩定相或常溫穩定相)的內部電阻為較大，溫度較高時(常溫穩定相或高溫穩定相)的內部電阻為較小。內部電阻的不連續點是以該多形轉移溫度的方式而呈現。OTS層13是由如上記含有硼(B)及碳(C)而被構成的選擇元件10進行驅動時，選擇元件10之導通狀態及斷開狀態的切換，係藉由例如動作溫度為Tt2 以上、還是Tt2 以下，而被決定。
若令被施加至選擇元件10的電極為I×Vsel(W)，則選擇元件10之動作溫度係可近似地以下記式(6)來表示。為了防止選擇元件10之結晶結構被破壞，係限制成例如使得動作溫度不會超過多形轉移溫度Tt1 為理想。
Figure 02_image011
若使用上記式(1)～式(6)而近似性地導出閾值電壓Vth及閾值電流Ith之定性的表現，則分別可用下記式(7)及式(8)來表示。從式(7)可知，閾值電壓Vth係與內部電阻(Rs )、和熱阻(Rh )之比值(Rs /Rh )成正比。又，由式(8)可知，閾值電流Ith，係與熱阻(Rh )成反比。此外，式(7)及式(8)，係在導出過程包含許多的省略，因此並非數學上嚴謹的表現。又，χ係為表示熱電子釋放效應的參數，是用下記式(9)而被定義。
Figure 02_image013
再者，可知為了減低閾值電壓之參差，係只要控制使得Rs /Rh 成一定之值即可。為了減低閾值電流之參差，要求將熱阻(Rh )控制成一定之值。由上記式(1)可知，內部熱阻(Rs )之值係與電流路徑之剖面積成反比。又，由式(4)可知，熱阻(Rh )之值係與熱流路徑之剖面積成反比。在本實施形態的選擇元件10中係為，OTS層13幾乎全體都會變成電流路徑。這是因為，藉由成形而非晶質結構係變化成藉由低溫穩定相或常溫穩定相而被識別的結晶多形結構，因此OTS層13，係可恆久地且穩定的成為絲狀路徑而動作。又，熱旁通層14全體係會成為熱流路徑。亦即，電流路徑之剖面積係由熱旁通層之內徑而被決定，熱流路徑之剖面積係由熱旁通層之外徑與內徑的差而被決定。
此外，圖15中所見的特性，係在作為OTS層之材料是使用硼(B)及碳(C)的一般的選擇二極體元件中，也會看到。然而，在一般的選擇二極體元件中，隨著OTS層之劣化，其特性會在短時間內降低。
由以上可知，在本實施形態的選擇元件10中，藉由在OTS層13之周圍設置熱旁通層14，因此導通狀態下所產生的熱係會選擇性地往熱旁通層14流動，OTS層13的溫度上升係被緩和。因此，選擇元件10的安全動作領域係會擴大，同時，閾值電壓Vth及閾值電流Ith之參差係會減低。因此，可提升選擇元件10及具備其之記憶胞陣列100的信賴性。
又，在本實施形態中，如圖10所示的記憶胞陣列100般地，使用複數個選擇元件10的情況下，在彼此相鄰的選擇元件10之間係被設有電熱絕緣層15。藉此，可防止彼此相鄰的選擇元件10間的熱干擾，可更加提升記憶胞陣列100的信賴性。
接著，說明本揭露的第2及第3實施形態以及變形例。以下，關於與上記第1實施形態相同之構成要素係標示同一符號，並適宜省略其說明。
＜2.第2實施形態＞ 　　圖16係本揭露的第2實施形態所述之選擇元件(選擇元件20)的剖面構成。該選擇元件20，係和上記第1實施形態中的選擇元件10同樣地，是用來使例如具有交叉點陣列結構之記憶胞陣列(例如記憶胞陣列100)中被複數配設的其中任意之記憶元件(記憶元件40)做選擇性動作所需。選擇元件20，係被串聯連接至記憶元件40，在已被對向配置的下部電極11與上部電極12之間，配置有OTS層13。在本實施形態中，在這些下部電極11、上部電極12及OTS層13之周圍，係被連續配設有熱旁通層24，這點是和上記第1實施形態不同。
如圖16所示，在本實施形態中，是將被設在OTS層13之周圍的熱旁通層24，延展至下部電極11及上部電極12為止，因此下部電極11及上部電極12與熱旁通層24之間的接觸熱阻係被減低。因此，選擇元件20及具備其之記憶胞陣列(例如記憶胞陣列100)的安全動作領域係可更加擴大。
＜3.第3實施形態＞ 　　圖17係斜視地圖示構成本揭露的第3實施形態所述之選擇元件(選擇元件30)的OTS層33及熱旁通層34。該選擇元件30，係和上記第1實施形態中的選擇元件10同樣地，是用來使例如具有交叉點陣列結構之記憶胞陣列(例如記憶胞陣列100)中被複數配設的其中任意之記憶元件(記憶元件40)做選擇性動作所需。選擇元件30，係被串聯連接至記憶元件40，在已被對向配置的下部電極11與上部電極12之間，配置有OTS層33。在本實施形態中，OTS層33朝一方向(例如字組線WL方向或位元線BL方向)延展，在其延展的OTS層33之兩側設有熱旁通層34，這點是和上記第1及第2實施形態不同。
如圖17所示，在本實施形態中，是使OTS層33及熱旁通層34，朝例如字組線WL方向或位元線BL方向延展。在此構成中，例如OTS層33及熱旁通層34是朝字組線WL方向延展的情況下，則位元線BL方向上的熱旁通層34之效果係被限制，但可實現例如，適合於後述的堆疊型之記憶胞陣列(記憶胞陣列300，參照圖20參照)的熱旁通層。
此外，在本實施形態的選擇元件30中，上記式(1)、(3)、(4)，係藉由取代OTS層33及熱旁通層34之剖面積SOTS , Sbypass 而改為代入寬度WOTS 、Wbypass ，就可轉換成同等的表現(每單位長度的電阻及熱阻)。又，在本實施形態中，由於是由熱旁通層34來兼任上述的電熱絕緣層15之角色，因此可省略電熱絕緣層15。藉此，可縮小記憶胞(例如記憶胞4)的胞尺寸。
＜4.變形例＞ (變形例1) 　　圖18係模式性表示本揭露的變形例所述之選擇元件(選擇元件60)之剖面構成。該選擇元件60，係和上記第1實施形態中的選擇元件10同樣地，是用來使例如具有交叉點陣列結構之記憶胞陣列(例如記憶胞陣列100)中被複數配設的其中任意之記憶元件(記憶元件40)做選擇性動作所需。本變形例中的選擇元件60，係和選擇元件10同樣地，在已被對向配置的下部電極11與上部電極12之間所被設置的OTS層13之周圍具有熱旁通層64A，同時，在OTS層13之內部(例如中心部)設有熱旁通層64B(第2熱旁通層)。
熱旁通層64A及熱旁通層64B，係皆具有與上記第1實施形態中所說明的熱旁通層14相同之特性，又，使用第1實施形態中所列舉的材料來加以形成為理想。又，熱旁通層64A及熱旁通層64B，係可使用相同材料來形成，也可使用不同材料來形成。
如此，藉由將OTS層13設成圓環形狀，在其中心部設有熱旁通層64B，就可在OTS層13內部實現更為均勻的溫度分布。因此，可使OTS層13內所被形成的電流路徑之大小變得更為穩定。
此外，將本變形例的選擇元件60對應至上記式(3)等時的熱旁通層之剖面積(Sbypass )，係為被設在OTS層13之周圍的熱旁通層64A、與被設在中心部的熱旁通層64B之和。又，本變形例之構成，係不只適用於圓柱形狀之選擇元件，例如，亦可適用於上記第3實施形態中所列舉的，OTS層33是朝一方向延展的選擇元件30。具體而言，和本變形例中的熱旁通層64B同樣地，在OTS層之例如中心部，朝與OTS層33相同方向而將熱旁通層予以延展形成。藉此，可獲得和本變形例相同的效果。
(變形例2) 　　圖19係斜視性表示本揭露的變形例所述之記憶胞陣列200之構成。該記憶胞陣列200，係和上記記憶胞陣列100同樣地，係為交叉點型之記憶胞陣列。在本變形例的記憶胞陣列200中，選擇元件10，係沿著朝彼此共通之方向延展之各字組線WL而延展。記憶元件40，係沿著朝與字組線WL不同方向(例如與字組線WL之延展方向正交之方向)延展之位元線BL而延展。又，複數個字組線WL、和複數個位元線BL的交叉點上，隔著中間電極50，選擇元件10與記憶元件40係被層積的構成。
如上述，記憶胞1是由記憶層與OTS層13(及熱旁通層14)所構成的情況下，如本變形例般地，在記憶元件40(記憶層)與選擇元件10(OTS層及熱旁通層14)之間設有中間電極50為理想。
中間電極50，係如上記般地，在記憶胞1是由記憶層與OTS層13(及熱旁通層14)所構成的情況下，是兼任夾住記憶層的一對電極之一方及選擇元件10之一方的電極(此處係為上部電極12)。中間電極50係藉由例如，可防止OTS層13及記憶層中所含之硫族元素因為電場的施加而發生擴散的材料來加以構成為理想。這是因為，例如，記憶層中作為記憶體動作並保持寫入狀態的元素是會含有過渡金屬元素，但過渡金屬元素一旦因為電場的施加而往OTS層13擴散，則會有導致開關特性劣化之虞。因此，中間電極50，係含有防止過渡金屬元素之擴散及離子傳導之具有隔絕性的隔絕材料來構成為理想。作為隔絕材料係可舉出例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、碳(C)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、鈦鎢(TiW)、或矽化物等。
如此，選擇元件10及記憶元件40，係藉由設計成不只在交叉點，還分別沿著字組線WL及位元線BL延展而設置之構成，就可將形成位元線BL或字組線WL的層與例如OTS層13或記憶層同時予以成膜，而一起藉由光微影製程來進行形狀加工。藉此，可削減製程工程。
(變形例3) 　　圖20係斜視性表示本揭露的變形例所述之具有3維結構的記憶胞陣列300之構成之一例。圖21係詳細表示記憶胞陣列300的1個交叉點上的Y軸方向之剖面構成。各字組線WL，係朝彼此共通之方向(在圖20中係為X軸方向)延展。各位元線BL，係朝與字組線WL之延展方向不同方向(例如與字組線WL之延展方向正交之方向(在圖20中係為Z軸方向))，且為彼此共通之方向而延展。在具有3維結構的記憶胞陣列300中，字組線WL及位元線BL，係朝Y軸方向交互地(在圖20中係按照字組線WL/位元線BL/字組線WL之順序)被層積，在已被層積的字組線WL與位元線BL之間，分別形成記憶胞1。亦即，本變形例的記憶胞陣列300，係為交叉點型之記憶胞陣列，同時係為，複數個記憶胞1是朝Y軸方向而被層積的堆疊型之記憶胞。
在本變形例中，選擇元件10係沿著字組線WL及位元線BL，而被設在各者的上層。記憶元件40係沿著字組線WL及位元線BL，而被設在各者的下層。藉此，字組線WL與位元線BL的交叉點上係有選擇元件10與記憶元件40被層積，形成了記憶胞1。在本變形例中，選擇元件10的下部電極11及上部電極12、記憶元件40的一對電極，係分別由字組線WL、位元線BL及被設在選擇元件10與記憶元件40之間的中間電極50來兼任。亦即，字組線WL與位元線BL的交叉點上，係隔著中間電極50而有OTS層13與記憶層41被層積。記憶層41，係由例如離子源層42及電阻變化層43所構成。電阻變化層43係被配置在中間電極50側。
離子源層42係含有，藉由電場的施加而在電阻變化層43內形成傳導路徑的可動元素。該可動元素，係為例如過渡金屬元素(週期表第4族～第6族)及硫族元素，離子源層42係將這些分別含有1種或2種以上而被構成。又，離子源層42係含有氧(O)或氮(N)、或上記元素以外之元素，例如Al、Cu、鋯(Zr)及鉿(Hf)為理想。離子源層42，係除了上記元素以外，亦可含有例如：錳(Mn)、鈷(Co)、鐵(Fe)、鎳(Ni)及鉑(Pt)、Si等也無妨。
電阻變化層43係例如，是由金屬元素或非金屬元素之氧化物或是氮化物所構成，在記憶元件40的一對電極之間施加有所定之電壓的情況下，其電阻值會變化。
記憶胞陣列300中，在已被層積的字組線WL及位元線BL之各層，分別設有對應之插座(BL插座311及WL插座312)。BL插座311及WL插座312，係在例如記憶胞陣列300之外周，與記憶胞選擇電路或讀取寫入介面電路(未圖示)連接。
此外，在變形例2、3中，作為選擇元件是使用第1實施形態中所說明的選擇元件10來例示，但亦可使用第2及第3實施形態或變形例1中所說明的選擇元件20、30、60也無妨。
以上雖然舉出第1～第3實施形態及變形例來說明了本揭露，但本揭露內容係並非限定於上記實施形態等，可作各種變形。此外，本說明書中所記載的效果，係僅止於例示。本揭露的效果，並不限定於本說明書中所記載的效果。本揭露內容係亦可具有本說明書中所記載之效果以外之效果。
又，例如，本揭露係亦可採取如下之構成。 (1) 　　一種選擇元件，係具備： 　　第1電極；和 　　第2電極，係被與前記第1電極做對向配置；和 　　半導體層，係被設在前記第1電極與前記第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇之至少1種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇之至少1種之第1元素；和 　　熱旁通層，係於前記第1電極與前記第2電極之間，被設在前記半導體層之周圍之至少一部分，且熱傳導率高於前記半導體層。 (2) 　　如前記(1)所記載之選擇元件，其中，前記半導體層係還含有：從氧(O)及氮(N)所選擇出來之至少1種之第2元素。 (3) 　　如前記(1)或(2)所記載之選擇元件，其中，前記熱旁通層，係延展至前記第1電極及前記第2電極之側面為止。 (4) 　　如前記(1)至(4)之中的任一項所記載之選擇元件，其中，前記熱旁通層係含有：被摻雜有碳(C)、硼(B)及磷(P)之其中任一者的氧化矽(SiO2 )或氮化矽(Si3 N4 )、或是氧化鋁(Al2 O3 )、氧化鈰(CeO2 )、氧化鋯(ZrO2 )、碳化矽(SiC)、氧化鈹(BeO)、氧化鋅(ZnO)、氧化鈦(TiO2 )、硼化砷(BAs)、硼化銻(BSb)、磷化硼(BP)或氮化硼(BN)之任一者的合金。 (5) 　　如前記(1)至(4)之中的任一項所記載之選擇元件，其中，前記熱旁通層的熱傳導率與剖面積之積，係大於前記半導體層的熱傳導率與剖面積之積。 (6) 　　如前記(1)至(5)之中的任一項所記載之選擇元件，其中，前記半導體層係具有圓環形狀，在前記圓環形狀的中心部設有第2熱旁通層。 (7) 　　如前記(1)至(6)之中的任一項所記載之選擇元件，其中，前記半導體層係不伴隨著非晶質相與結晶相之相變，而是藉由將施加電壓設成所定之閾值電壓以上就變化成低電阻狀態，設成低於前記閾值電壓就變化成高電阻狀態。 (8) 　　一種記憶裝置，係 　　具備：複數個記憶胞； 　　前記複數個記憶胞係分別含有記憶元件及被連接至前記記憶元件的選擇元件； 　　前記選擇元件係具備： 　　第1電極；和 　　第2電極，係被與前記第1電極做對向配置；和 　　半導體層，係被設在前記第1電極與前記第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇之至少1種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇之至少1種之第1元素；和 　　熱旁通層，係於前記第1電極與前記第2電極之間，被設在前記半導體層之周圍之至少一部分，且熱傳導率高於前記半導體層。 (9) 　　如前記(8)所記載之記憶裝置，其中，在彼此相鄰的前記選擇元件之間，設有電熱絕緣層。 (10) 　　如前記(9)所記載之記憶裝置，其中，前記電熱絕緣層係被設在彼此相鄰的前記複數個記憶胞之間。 (11) 　　如前記(9)或(10)所記載之記憶裝置，其中，前記電熱絕緣層係含有：將前記半導體層予以構成之材料、氧化矽(SiO2 )或氮化矽(Si3 N4 )的合金。 (12) 　　如前記(8)至(11)之中的任一項所記載之記憶裝置，其中，前記記憶元件係為相變記憶體元件、電阻變化記憶體元件及磁阻記憶體元件之任一者。 (13) 　　如前記(8)至(12)之中的任一項所記載之記憶裝置，其中，前記複數個記憶胞係被層積2個以上。
1‧‧‧記憶胞10、20、30、60‧‧‧選擇元件11‧‧‧下部電極12‧‧‧上部電極13、33‧‧‧OTS層14、24、34、64A、64B‧‧‧熱旁通層15‧‧‧電熱絕緣層40‧‧‧記憶元件41‧‧‧記憶層42‧‧‧離子源層43‧‧‧電阻變化層50‧‧‧中間電極100、200、300‧‧‧記憶胞陣列311‧‧‧BL插座312‧‧‧WL插座1100‧‧‧選擇元件1200‧‧‧場效電晶體BL‧‧‧位元線WL‧‧‧字組線M、MC‧‧‧記憶胞
[圖1] 本揭露之第1實施形態所述之選擇元件之構成的剖面模式圖。 　　[圖2] 圖1所示的選擇元件的OTS層及熱旁通層之構成的斜視圖。 　　[圖3] 將圖1所示的選擇元件做複數配置之際之構成的剖面模式圖。 　　[圖4] 本揭露的記憶胞陣列之概略構成之一例的模式圖。 　　[圖5] 圖4中的記憶胞陣列的電性連接圖。 　　[圖6] 圖4所示的記憶胞之構成的模式圖。 　　[圖7] 用來評估選擇元件之電氣特性的測定電路圖。 　　[圖8] 一般的選擇元件之特性圖。 　　[圖9] 成形前的斷開狀態下的選擇元件之電阻值的電極剖面積依存性的特性圖。 　　[圖10] 成形後的斷開狀態下的選擇元件之電阻值的電極剖面積依存性的特性圖。 　　[圖11] 絲狀路徑內部的溫度分布的特性圖。 　　[圖12] 絲狀路徑內部的電流密度分布的特性圖。 　　[圖13] 一般的選擇元件之電流電壓特性的圖示。 　　[圖14] 圖1所示的選擇元件之電流電壓特性的圖示。 　　[圖15] 圖1所示的選擇元件之內部電阻的特性圖。 　　[圖16] 本揭露之第2實施形態所述之選擇元件之構成的剖面模式圖。 　　[圖17] 本揭露的第3實施形態所述之選擇元件的OTS層及熱旁通層構成的斜視圖。 　　[圖18] 本揭露的變形例1所述之選擇元件之構成的剖面模式圖。 　　[圖19] 本揭露的變形例2所述之記憶胞陣列之概略構成之其他例的模式圖。 　　[圖20] 本揭露的變形例3所述之記憶胞陣列之概略構成之其他例的模式圖。 　　[圖21] 圖20所示的記憶胞陣列的1交叉點上的詳細的剖面模式圖。
10‧‧‧選擇元件
11‧‧‧下部電極
12‧‧‧上部電極
13‧‧‧OTS層
14‧‧‧熱旁通層

Claims (12)

  1. 一種選擇元件，係具備：第1電極；和第2電極，係被與前記第1電極做對向配置；和半導體層，係被設在前記第1電極與前記第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇出來之至少1種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇出來之至少1種之第1元素；和第1熱旁通層，係於前記第1電極與前記第2電極之間，被設在前記半導體層之周圍之至少一部分，且熱傳導率高於前記半導體層；前記第1熱旁通層的熱傳導率與剖面積之積，係大於前記半導體層的熱傳導率與剖面積之積。
  2. 如請求項1所記載之選擇元件，其中，前記半導體層係還含有：從氧(O)及氮(N)所選擇出來之至少1種之第2元素。
  3. 如請求項1所記載之選擇元件，其中，前記第1熱旁通層，係延展至前記第1電極及前記第2電極之側面為止。
  4. 如請求項1所記載之選擇元件，其中，前記第1熱旁通 層係含有：被摻雜有碳(C)、硼(B)及磷(P)之其中任一者的氧化矽(SiO2)或氮化矽(Si3N4)、或是氧化鋁(Al2O3)、氧化鈰(CeO2)、氧化鋯(ZrO2)、碳化矽(SiC)、氧化鈹(BeO)、氧化鋅(ZnO)、氧化鈦(TiO2)、硼化砷(BAs)、硼化銻(BSb)、磷化硼(BP)或氮化硼(BN)之任一者的合金。
  5. 如請求項1所記載之選擇元件，其中，前記半導體層係具有圓環形狀，在前記圓環形狀的中心部設有第2熱旁通層。
  6. 如請求項1所記載之選擇元件，其中，前記半導體層係不伴隨著非晶質相與結晶相之相變，而是藉由將施加電壓設成所定之閾值電壓以上就變化成低電阻狀態，設成低於前記閾值電壓就變化成高電阻狀態。
  7. 一種記憶裝置，係具備：複數個記憶胞；前記複數個記憶胞係分別含有記憶元件及被連接至前記記憶元件的選擇元件；前記選擇元件係具備：第1電極；和第2電極，係被與前記第1電極做對向配置；和半導體層，係被設在前記第1電極與前記第2電極之間，並且含有：從碲(Te)、硒(Se)及硫(S)所選擇之至少1 種之硫族元素，和從硼(B)、鋁(Al)、鎵(Ga)、磷(P)、砷(As)、碳(C)、鍺(Ge)及矽(Si)所選擇之至少1種之第1元素；和第1熱旁通層，係於前記第1電極與前記第2電極之間，被設在前記半導體層之周圍之至少一部分，且熱傳導率高於前記半導體層；前記第1熱旁通層的熱傳導率與剖面積之積，係大於前記半導體層的熱傳導率與剖面積之積。
  8. 如請求項7所記載之記憶裝置，其中，在彼此相鄰的前記選擇元件之間，設有電熱絕緣層。
  9. 如請求項8所記載之記憶裝置，其中，前記電熱絕緣層係被設在彼此相鄰的前記複數個記憶胞之間。
  10. 如請求項8所記載之記憶裝置，其中，前記電熱絕緣層係含有：將前記半導體層予以構成之材料、氧化矽(SiO2)或氮化矽(Si3N4)的合金。
  11. 如請求項7所記載之記憶裝置，其中，前記記憶元件係為相變記憶體元件、電阻變化記憶體元件及磁阻記憶體元件之任一者。
  12. 如請求項7所記載之記憶裝置，其中，前記複數個記 憶胞係被層積2個以上。
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