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JP2020145364A - 記憶装置 - Google Patents

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JP2020145364A JP2019042353A JP2019042353A JP2020145364A JP 2020145364 A JP2020145364 A JP 2020145364A JP 2019042353 A JP2019042353 A JP 2019042353A JP 2019042353 A JP2019042353 A JP 2019042353A JP 2020145364 A JP2020145364 A JP 2020145364A
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Takanori USAMI
貴徳 宇佐美
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Kenji Ishizaki
健士 石崎
良平 北尾
Ryohei Kitao
良平 北尾
克伊 小松
Katsuyoshi Komatsu
克伊 小松
岩崎　剛之
Takayuki Iwasaki
剛之 岩崎
坂田　敦子
Atsuko Sakata
敦子 坂田
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Abstract

【課題】半選択リーク電流の抑制が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化素子と、抵抗変化素子と第１の導電層との間、及び、抵抗変化素子と第２の導電層との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、を備える。【選択図】図２

Description

本発明の実施形態は、記憶装置に関する。
大容量の不揮発性記憶装置として、クロスポイント型の２端子の記憶装置がある。クロスポイント型の２端子の記憶装置は、メモリセルの微細化・高集積化が容易である。
２端子の記憶装置としては、例えば、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲｅＲＡＭ）、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＣＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）などがある。２端子の記憶装置は、メモリセルが電圧又は電流の印加により抵抗が変化する抵抗変化素子を有する。例えば、抵抗変化素子の高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルは異なる抵抗状態を維持できることで、“０”と“１”の１ビットデータを記憶することが可能となる。
クロスポイント型のメモリアレイでは、例えば、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧を印加することで行う。
１本のビット線及びワード線には多数のメモリセルが接続されている。このため、例えば、書き込みの際には、書き込みたいセル（選択セル）と同じビット線及びワード線に接続された多数のセル（半選択セル）にも電圧（半選択電圧：選択セルよりは低い電圧）が印加され、電流（半選択リーク電流）が流れる。この半選択リーク電流が大きいと、例えば、チップの消費電力の増大を招く。また、配線での電圧降下が増加して選択セルに十分高い電圧が印加されなくなる。したがって、クロスポイント型のメモリアレイでは、半選択リーク電流が小さいメモリセルを実現する必要がある。
半選択リーク電流が小さいメモリセルを実現するために、例えば、抵抗変化素子に直列接続されたスイッチング素子を設ける。スイッチング素子は、特定の電圧（以下、閾値電圧と称する）で電流が急峻に立ち上がる非線形な電流電圧特性を有する。スイッチング素子により半選択セルに流れる半選択リーク電流が抑制できる。
記憶装置の低電圧動作のためには、メモリセル動作の低電圧化が要求される。メモリセル動作の低電圧化を実現するためには、スイッチング素子の動作にも低電圧化が要求され、スイッチング素子の閾値電圧の低減が望まれる。しかし、スイッチング素子の閾値電圧を低減すると、スイッチング素子のリーク電流が増加し、結果的に半選択リーク電流が増加するおそれがある。
特開２０１７−８５１０３号公報
本発明が解決しようとする課題は、半選択リーク電流の抑制が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化素子と、前記抵抗変化素子と前記第１の導電層との間、及び、前記抵抗変化素子と前記第２の導電層との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、を備える。
第１の実施形態の記憶装置のブロック図。 第１の実施形態の記憶装置のメモリセルの模式断面図。 第１の実施形態の記憶装置の課題の説明図。 第１の実施形態のスイッチング素子の電流電圧特性の説明図。 第１の実施形態のスイッチング素子の電気特性を示す図。 第２の実施形態の記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化素子と、抵抗変化素子と第１の導電層との間、及び、抵抗変化素子と第２の導電層との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、を備える。
また、第１の実施形態の記憶装置は、複数の第１の配線と、複数の第１の配線と交差する複数の第２の配線と、複数の第１の配線の内の１本の第１の配線と、複数の第２の配線の内の１本の第２の配線が交差する領域に位置するメモリセルを備え、メモリセルが、１本の第１の配線と１本の第２の配線との間に設けられた抵抗変化素子と、抵抗変化素子と１本の第１の配線との間、及び、抵抗変化素子と１本の第２の配線との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、を有する。
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルの模式断面図である。図２は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４（第１の配線）と、ワード線１０４と交差する複数のビット線１０６（第２の配線）とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える二端子の磁気抵抗メモリである。
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルＭＣへのデータの書き込み、メモリセルＭＣのデータの読み出し、メモリセルＭＣのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルＭＣのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
メモリセルＭＣは、図２に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、及び、スイッチング素子４０（中間層）を備える。
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。下部電極１０は、例えば、窒化チタンである。下部電極１０はワード線１０４の一部であっても構わない。
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。上部電極２０は、例えば、窒化チタンである。上部電極２０がビット線１０６の一部であっても構わない。
抵抗変化素子３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化素子３０は、固定層３０ａ、トンネル層３０ｂ、自由層３０ｃを有する。抵抗変化素子３０は、固定層３０ａ、トンネル層３０ｂ、自由層３０ｃで構成される磁気トンネル接合を有する。
抵抗変化素子３０は、抵抗変化によりデータを記憶する機能を有する。
固定層３０ａは、強磁性体である。固定層３０ａでは、磁化方向が特定の方向に固定される。
トンネル層３０ｂは、絶縁体である。トンネル層３０ｂでは、電子がトンネル効果によって通過する。
自由層３０ｃは、強磁性体である。自由層３０ｃでは、磁化方向が変化する。自由層３０ｃの磁化方向は、固定層３０ａの磁化方向と平行な方向、及び、固定層３０ａの磁化方向と反対の方向のどちらの状態もとることが可能である。例えば、下部電極１０と上部電極２０との間に、電流を流すことにより、自由層３０ｃの磁化方向を変化させることが可能となる。
自由層３０ｃの磁化方向を変化させることで、抵抗変化素子３０の抵抗が変化する。自由層３０ｃの磁化方向が固定層３０ａの磁化方向と反平行になる場合、電流が流れにくい高抵抗状態となる。一方、自由層３０ｃの磁化方向が固定層３０ａの磁化方向と平行な方向になる場合、電流が流れやすい低抵抗状態となる。
スイッチング素子４０は、抵抗変化素子３０と下部電極１０との間、及び、抵抗変化素子３０と上部電極２０との間のいずれか一方に設けられる。図２では、抵抗変化素子３０と上部電極２０との間に設けられる場合を示す。スイッチング素子４０は、例えば、抵抗変化素子３０に接する。
スイッチング素子４０は、特定の電圧（閾値電圧）で電流が急峻に立ち上がる非線形な電流電圧特性を有する。スイッチング素子４０は、半選択セルに流れる半選択リーク電流の増加を抑制する機能を有する。
スイッチング素子４０は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む。スイッチング素子４０は、例えば、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む化合物で形成される。例えば、Ｓｉ及びＧｅ、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）の原子濃度の合計は５０原子％以上１００原子％以下である。
スイッチング素子４０は、例えば、窒素（Ｎ）を含む。スイッチング素子４０の窒素（Ｎ）の原子濃度は、例えば、３０原子％以上６０原子％以下である。
スイッチング素子４０は、例えば、酸素（Ｏ）を含む。スイッチング素子４０の酸素（Ｏ）の原子濃度は、例えば、５原子％以上６０原子％以下である。
スイッチング素子４０のＳｉ又はＧｅの原子濃度は、例えば、アルミニウム（Ａｌ）の原子濃度よりも高い。例えば、スイッチング素子４０のシリコン（Ｓｉ）の原子濃度は、アルミニウム（Ａｌ）の原子濃度よりも高い。例えば、スイッチング素子４０のゲルマニウム（Ｇｅ）の原子濃度は、アルミニウム（Ａｌ）の原子濃度よりも高い。
スイッチング素子４０のシリコン（Ｓｉ）の原子濃度は、例えば、２０原子％以上である。また、スイッチング素子４０のゲルマニウム（Ｇｅ）の原子濃度は、例えば、２０原子％以上である。
スイッチング素子４０の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
スイッチング素子４０に含まれる原子の種類は、例えば、Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ（ＥＤＸ）、又は、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。スイッチング素子４０に含まれる原子の原子濃度は、例えば、ＳＩＭＳにより測定することが可能である。スイッチング素子４０の厚さは、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）により測定することが可能である。
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
第１の実施形態の記憶装置は、上述のように、自由層３０ｃの磁化方向を変化させることで、抵抗変化素子３０の抵抗が変化する。自由層３０ｃの磁化方向が固定層３０ａの磁化方向と反対方向になる場合、電流が流れにくい高抵抗状態となる。一方、自由層３０ｃの磁化方向が固定層３０ａの磁化方向と平行な方向になる場合、電流が流れやすい低抵抗状態となる。
例えば、抵抗変化素子３０の高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義する。メモリセルＭＣは異なる抵抗状態を維持できることで、“０”と“１”の１ビットデータを記憶することが可能となる。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線との間に電流を流すことで行う。
図３は、第１の実施形態の記憶装置の課題の説明図である。図３は、メモリセルアレイ内の１個のメモリセルＭＣを書き込み動作のために選択した際に、メモリセルＭＣに印加される電圧を示している。ワード線とビット線の交点が、各メモリセルＭＣを表している。
選択されたメモリセルＭＣはメモリセルＡ（選択セル）である。メモリセルＡにつながるワード線には書き込み電圧Ｖｗｒｉｔｅが印加される。また、メモリセルＡにつながるビット線には、０Ｖが印加される。
以下、メモリセルＡと接続されないワード線及びビット線には、書き込み電圧の半分の電圧（Ｖｗｒｉｔｅ／２）が印加される場合を例に説明する。
メモリセルＡと接続されないワード線及びビット線に接続されたメモリセルＣ（非選択セル）に印加される電圧は０Ｖである。すなわち、電圧は印加されない。
一方、メモリセルＡと接続されたワード線又はビット線に接続されたメモリセルＢ（半選択セル）には、書き込み電圧Ｖｗｒｉｔｅの半分の電圧（Ｖｗｒｉｔｅ／２）が印加される。したがって、メモリセルＢ（半選択セル）には、半選択リーク電流が流れることになる。
この半選択リーク電流が大きいと、例えば、チップの消費電力の増大を招く。また、例えば、配線での電圧降下が増加して選択セルに十分高い電圧が印加されなくなり、書き込み動作が不安定となる。
図４は、第１の実施形態のスイッチング素子の電流電圧特性の説明図である。横軸がスイッチング素子４０に印加される電圧、縦軸がスイッチング素子４０に流れる電流である。
スイッチング素子４０は閾値電圧Ｖｔｈで電流が急峻に立ち上がる非線形な電流電圧特性を有する。閾値電圧Ｖｔｈは、書き込み電圧Ｖｗｒｉｔｅよりも低く、書き込み電圧Ｖｗｒｉｔｅの半分の電圧（Ｖｗｒｉｔｅ／２）よりも高い。抵抗変化素子３０に直列接続されるスイッチング素子４０に、閾値電圧Ｖｔｈ以下の領域で流れる電流が小さいため、半選択セルに流れる半選択リーク電流が抑制できる。
記憶装置の低電圧動作のためには、メモリセル動作の低電圧化が要求される。メモリセル動作の低電圧化を実現するためには、スイッチング素子４０の動作にも低電圧化が要求され、スイッチング素子４０の閾値電圧Ｖｔｈの低減が望まれる。しかし、スイッチング素子４０の閾値電圧Ｖｔｈを低減すると、スイッチング素子４０のリーク電流が増大し、結果的に半選択リーク電流が増大するおそれがある。
ここで、半選択セルのスイッチング素子４０に印加される電圧がＶｔｈ／２であると仮定する。そして、電圧がＶｔｈ／２の際にスイッチング素子４０に流れる電流値を、半選択電流（Ｉｈａｌｆ）と定義する。以下、半選択電流（Ｉｈａｌｆ）を、半選択セルのスイッチング素子４０に流れる電流値の指標とする。
第１の実施形態の記憶装置は、スイッチング素子４０が、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む。この構成により、半選択電流の増加を抑制しつつ、スイッチング素子４０の閾値電圧Ｖｔｈを低減することができる。
図５は、第１の実施形態のスイッチング素子の電気特性を示す図である。図５（ａ）は、スイッチング素子４０のシリコン濃度と閾値電圧Ｖｔｈとの関係を示す図である。図５（ｂ）は、スイッチング素子４０のシリコン濃度と半選択電流（Ｉｈａｌｆ）との関係を示す図である。
測定したスイッチング素子４０は、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、テルル（Ｔｅ）、及び、窒素（Ｎ）を含む。アルミニウム（Ａｌ）とシリコン（Ｓｉ）を合わせた原子濃度は４０原子％で固定している。テルル（Ｔｅ）の原子濃度は２０原子％、窒素（Ｎ）の原子濃度は４０原子％である。スイッチング素子４０のシリコン濃度を変化させることで、アルミニウムとシリコンとの原子濃度比を変化させている。
測定したスイッチング素子４０は、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及び、テルル（Ｔｅ）の各ターゲットを用い、窒素雰囲気中でコスパッタを行うことにより形成した。スイッチング素子４０の厚さは１２ｎｍである。上下の電極には窒化チタンを用いた。
図５（ａ）から明らかなように、スイッチング素子４０のシリコン濃度を高くすることによって、閾値電圧Ｖｔｈが低下する。シリコン濃度を０原子％から３０原子％にすることで、閾値電圧Ｖｔｈが約０．５Ｖ低下する。
そして、図５（ｂ）から明らかなように、スイッチング素子４０のシリコン濃度を高くしても、半選択リーク電流（Ｉｈａｌｆ）は、ほぼ一定に保たれる。言い換えれば、スイッチング素子４０のシリコン濃度を高くしても、半選択リーク電流（Ｉｈａｌｆ）は増加しない。
したがって、第１の実施形態によれば、半選択リーク電流の増加を抑制しつつ、スイッチング素子４０の閾値電圧Ｖｔｈを低減することができる。
スイッチング素子４０に含まれる元素をシリコン（Ｓｉ）から、同じ１４族元素であり性質の類似するゲルマニウム（Ｇｅ）に変えた場合でも、同様の効果が得られると考えられる。
スイッチング素子４０に含まれるシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）の原子濃度の合計は５０原子％以上であることが好ましく、６０原子％以上であることがより好ましい。上記条件を充足することにより、電流電圧特性に良好な非線形性が得られる。
スイッチング素子４０は、窒素（Ｎ）を含むことが好ましい。スイッチング素子４０が窒素（Ｎ）を含むことで、半選択電流を低減することが可能となる。半選択電流を低減する観点から、スイッチング素子４０の窒素（Ｎ）の原子濃度は、３０原子％以上であることが好ましく、４０原子％以上であることがより好ましい。
スイッチング素子４０は、酸素（Ｏ）を含むことが好ましい。スイッチング素子４０が酸素（Ｏ）を含むことで、半選択電流を低減することが可能となる。半選択電流を低減する観点から、スイッチング素子４０の酸素（Ｏ）の原子濃度は、５原子％以上であることが好ましく、１０原子％以上であることがより好ましい。
閾値電圧Ｖｔｈを低減する観点から、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素の原子濃度は、アルミニウム（Ａｌ）の原子濃度よりも高いことが好ましい。閾値電圧Ｖｔｈを低減する観点から、スイッチング素子４０のシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素の原子濃度は、２０原子％以上であることが好ましく、３０原子％以上であることがより好ましい。
閾値電圧Ｖｔｈを低減する観点から、スイッチング素子４０のシリコン（Ｓｉ）の原子濃度は、アルミニウム（Ａｌ）の原子濃度よりも高いことが好ましい。閾値電圧Ｖｔｈを低減する観点から、スイッチング素子４０のシリコン（Ｓｉ）の原子濃度は、２０原子％以上であることが好ましく、３０原子％以上であることがより好ましい。
閾値電圧Ｖｔｈを低減する観点から、スイッチング素子４０のゲルマニウム（Ｇｅ）の原子濃度は、アルミニウム（Ａｌ）の原子濃度よりも高いことが好ましい。閾値電圧Ｖｔｈを低減する観点から、スイッチング素子４０のゲルマニウム（Ｇｅ）の原子濃度は、２０原子％以上であることが好ましく、３０原子％以上であることがより好ましい。
以上、第１の実施形態の記憶装置によれば、スイッチング素子４０の半選択電流の増加を抑制しつつ、閾値電圧の低減が可能となる。したがって、メモリセルの半選択リーク電流の抑制が可能となる。よって、例えば、低電圧動作が可能な記憶装置が実現される。
（第２の実施形態）
第２の実施形態の記憶装置は、抵抗変化型メモリ（ＲｅＲＡＭ）である点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については記述を一部省略する。
図６は、第２の実施形態の記憶装置のメモリセルの模式断面図である。図６は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
メモリセルＭＣは、図６に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、及び、スイッチング素子４０（中間層）を備える。
抵抗変化素子３０は、高抵抗層３１と低抵抗層３２とを有する。
高抵抗層３１は、例えば、金属酸化物である。高抵抗層３１は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル又は、酸化ニオブ及びこれらの化合物である。
低抵抗層３２は、例えば、金属酸化物である。低抵抗層３２は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。
抵抗変化素子３０に電流を印加することで、抵抗変化素子３０が高抵抗状態から低抵抗状態へ、或いは、低抵抗状態から高抵抗状態へと変化する。抵抗変化素子３０への電流の印加により、高抵抗層３１と低抵抗層３２との間で、酸素イオンが移動し、低抵抗層３２の中の酸素欠損量（酸素空孔量）が変化する。低抵抗層３２の中の酸素欠損量に伴い抵抗変化素子３０の導電性が変化する。低抵抗層３２は、いわゆる、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ Ｍｏｄｕｌａｔｅｄ Ｃｏｎｄｕｃｔｉｖｅ Ｏｘｉｄｅ）である。
例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義する。メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
スイッチング素子４０（中間層）の構成は、第１の実施形態の記憶装置と同様である。
以上、第２の実施形態の記憶装置によれば、第１の実施形態と同様、スイッチング素子４０の半選択電流の増加を抑制しつつ、閾値電圧の低減が可能となる。したがって、メモリセルの半選択リーク電流の抑制が可能となる。よって、例えば、低電圧動作が可能な記憶装置が実現される。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 下部電極（第１の導電層）
２０ 上部電極（第２の導電層）
３０ 抵抗変化素子
４０ スイッチング素子（中間層）
１０４ ワード線（第１の配線）
１０６ ビット線（第２の配線）
ＭＣ メモリセル

Claims (16)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化素子と、
    前記抵抗変化素子と前記第１の導電層との間、及び、前記抵抗変化素子と前記第２の導電層との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、
    を備える記憶装置。
  2. 前記中間層が窒素（Ｎ）を含む請求項１記載の記憶装置。
  3. 前記中間層の窒素（Ｎ）の原子濃度が３０原子％以上である請求項２記載の記憶装置。
  4. 前記中間層が酸素（Ｏ）を含む請求項１ないし請求項３いずれか一項記載の記憶装置。
  5. 前記中間層のシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素の原子濃度が、アルミニウム（Ａｌ）の原子濃度よりも高い請求項１ないし請求項４いずれか一項記載の記憶装置。
  6. 前記中間層のシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）の原子濃度の合計が５０原子％以上である請求項１ないし請求項５いずれか一項記載の記憶装置。
  7. 前記抵抗変化素子は、磁気トンネル接合を有する請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 前記元素は、シリコン（Ｓｉ）である請求項１ないし請求項７いずれか一項記載の記憶装置。
  9. 複数の第１の配線と、
    前記複数の第１の配線と交差する複数の第２の配線と、
    前記第１の配線と、前記第２の配線が交差する領域に位置するメモリセルを備え、
    前記メモリセルが、前記第１の配線と前記第２の配線との間に設けられた抵抗変化素子と、前記抵抗変化素子と前記第１の配線との間、及び、前記抵抗変化素子と前記第２の配線との間のいずれか一方に設けられ、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）を含む中間層と、を有する記憶装置。
  10. 前記中間層が窒素（Ｎ）を含む請求項９記載の記憶装置。
  11. 前記中間層の窒素（Ｎ）の原子濃度が３０原子％以上である請求項１０記載の記憶装置。
  12. 前記中間層が酸素（Ｏ）を含む請求項９ないし請求項１１いずれか一項記載の記憶装置。
  13. 前記中間層のシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素の原子濃度が、アルミニウム（Ａｌ）の原子濃度よりも高い請求項９ないし請求項１２いずれか一項記載の記憶装置。
  14. 前記中間層のシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の元素、テルル（Ｔｅ）、及び、アルミニウム（Ａｌ）の原子濃度の合計が５０原子％以上である請求項９ないし請求項１３いずれか一項記載の記憶装置。
  15. 前記抵抗変化素子は、磁気トンネル接合を有する請求項９ないし請求項１４いずれか一項記載の記憶装置。
  16. 前記元素は、シリコン（Ｓｉ）である請求項９ないし請求項１５いずれか一項記載の記憶装置。


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