[go: up one dir, main page]

KR102465967B1 - 메모리 소자 및 그 제조방법 - Google Patents

메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR102465967B1
KR102465967B1 KR1020160020700A KR20160020700A KR102465967B1 KR 102465967 B1 KR102465967 B1 KR 102465967B1 KR 1020160020700 A KR1020160020700 A KR 1020160020700A KR 20160020700 A KR20160020700 A KR 20160020700A KR 102465967 B1 KR102465967 B1 KR 102465967B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
forming
variable resistance
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160020700A
Other languages
English (en)
Other versions
KR20170098589A (ko
Inventor
정지현
강대환
고관협
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160020700A priority Critical patent/KR102465967B1/ko
Priority to US15/288,233 priority patent/US9941333B2/en
Priority to TW105141979A priority patent/TWI726022B/zh
Priority to CN201710096969.7A priority patent/CN107104183B/zh
Publication of KR20170098589A publication Critical patent/KR20170098589A/ko
Priority to US15/906,550 priority patent/US10263040B2/en
Priority to US16/281,486 priority patent/US10636843B2/en
Priority to US16/835,667 priority patent/US11183538B2/en
Priority to US17/030,425 priority patent/US11201192B2/en
Application granted granted Critical
Publication of KR102465967B1 publication Critical patent/KR102465967B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L45/122—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H01L45/1233—
    • H01L45/1246—
    • H01L45/1253—
    • H01L45/126—
    • H01L45/14—
    • H01L45/16—
    • H01L45/1608—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8616—Thermal insulation means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Vehicle Body Suspensions (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Electrotherapy Devices (AREA)

Abstract

본 발명의 기술적 사상은 본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 소자의 메모리 셀 형성 시, 가변 저항층의 식각 손상이 최소화되고 미스-얼라인 마진이 감소하여 신뢰성 있는 메모리 소자 및 그 제조방법을 제공한다. 그 메모리 소자는 메모리 셀들의 하부 물질층들은 양각 식각 공정을 통해 형성되되, 가변 저항층은 하부 물질층들과는 별도로 하드 마스크 또는 희생막을 이용하여 다마신 공정으로 형성됨으로써, 가변 저항층의 손상이 최소화된 메모리 셀들을 구현할 수 있도록 한다. 또한, 상기 하드 마스크 또는 희생막을 이용한 다마신 공정에 기인하여, 가변 저항층이 메모리 셀들의 하부 물질층들에 셀프-얼라인 되므로, 미스-얼라인 마진이 최소화될 수 있다.

Description

메모리 소자 및 그 제조방법{Memory device and method for fabricating the same}
본 발명의 기술적 사상은 메모리 소자 및 그 제조 방법에 관한 것으로, 특히, 크로스 포인트(cross point) 적층 구조를 갖는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 적층 구조의 메모리 소자가 제안되고 있다. 그러나 크로스 포인트 적층 구조의 메모리 소자의 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 상기 메모리 소자를 구성하는 모든 층들의 사이즈가 함께 감소하고 있다. 그러나 상기 메모리 소자의 사이즈가 감소하면서, 상기 메모리 소자를 제조하는 과정에서 다양한 불량들이 발생할 수 있고, 그러한 불량들은 상기 메모리 소자의 신뢰성을 떨어뜨리고, 또한, 양산성을 감소시키는 원인으로 작용할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 소자의 메모리 셀 형성 시, 가변 저항층의 식각 손상이 최소화되고 미스-얼라인 마진이 감소하여 신뢰성 있는 메모리 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층; 상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및 상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고, 상기 제1 메모리 셀들 각각은, 순차적으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며, 상기 가변 저항층은 상기 기판의 상면에 수직하거나 또는 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 제1 메모리 셀들은 상부로 갈수록 폭이 좁아지는 측면 경사를 갖는, 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀들 각각은, 상기 가변 저항층의 측면을 둘러싸는 스페이서를 포함하고, 상기 스페이서의 외부 측면이 상기 측면 경사의 일부를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스페이서는 상부로 갈수록 얇아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 제1 절연층이 배치되고, 상기 제1 메모리 셀들 사이에 제2 절연층이 배치되며, 상기 제1 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 전극 라인들은 상면에 제1 리세스를 가지며, 상기 제2 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 절연층은 상면에 제2 리세스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인들 사이와 상기 제1 메모리 셀들 사이에 제1 절연층이 배치되고, 상기 제1 전극 라인들 사이에 배치된 상기 제1 절연층의 부분은 상기 제1 방향으로 연장하는 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간 전극층은 상기 가변 저항층의 하면에 콘택하는 가열(heating) 저항층을 포함하고, 상기 가열 저항층은 카본 계열의 도전 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 중간 전극층은 상기 가열 저항층의 하부에 열 전달을 억제하는 열적 배리어층을 적어도 한층 포함하고, 상기 중간 전극층이 복수의 상기 열적 배리어층을 포함하는 경우에, 상기 중간 전극층은 상기 열적 배리어층과 전극 물질층이 번갈아 배치되는 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀들 각각은, 상기 가변 저항층 상에 상기 제2 전극 라인에 콘택하는 상부 전극층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀들 각각은, 상기 가변 저항층과 상기 상부 전극층의 측면을 둘러싸는 스페이서를 포함하거나, 또는 상기 상부 전극층의 측면을 둘러싸는 스페이서를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극층은 상기 제2 방향으로 연장하는 구조를 가지고, 상기 제2 전극 라인의 하면에 콘택하거나, 또는 상기 제2 전극 라인의 하면과 양 측면을 감쌀 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 저항층은 하면은 상기 중간 전극층의 상면보다 수평 단면이 작고, 상기 가변 저항층에 콘택하는 상기 중간 전극층의 상면 부분은 리세스 될 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 저항층은, GeSbTe, InSbTe, 및 BiSbTe 중 적어도 하나를 포함하거나 GeTe와 SbTe이 반복 적층된 초격자(super lattice) 구조를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택 소자층은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 소자, 다이오드, 및 트랜지스터 중 어느 하나로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택 소자층은 OTS 소자로 형성되고, 상기 OTS 소자는 비소(As)를 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 셀레늄(Se), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함하거나, 셀레늄(Se)을 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 비소(As), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인층 하부의 상기 기판 상에 집적 회로층을 더 포함할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층; 상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층; 상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층; 및 상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 각각은, 순차적으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며, 상기 가변 저항층은 다마신(Damascene) 구조로 형성되고, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 상부로 갈수록 폭이 좁아지는 측면 경사를 갖는, 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 상기 제2 전극 라인들 각각은 하부층 및 상부층을 포함하고, 상기 하부층과 상부층은 결합 부분에 단차를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제2 전극 라인들을 구비한 적어도 하나의 제1 상부 전극 라인층; 대응하는 상기 제1 상부 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제1 전극 라인들을 구비한 적어도 하나의 제2 상부 전극 라인층; 및 상기 제1 상부 전극 라인층과 상기 제2 상부 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 각각 복수의 메모리 셀들을 구비한 적어도 2개의 상부 메모리 셀층;을 포함할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 제1 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계; 상기 제1 전극 라인층과 상기 제1 절연층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체를 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제1 셀 구조체들을 형성하는 단계; 상기 제1 셀 구조체들 사이를 채우고 상기 제1 셀 구조체들의 상면을 덮는 제2 절연층을 형성하는 단계; 상기 제1 셀 구조체들의 상면이 노출되도록 상기 제2 절연층을 평탄화하고, 상기 제1 셀 구조체들의 마스크 패턴을 제거하여 상기 제1 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계; 상기 제1 메모리 셀층 상에 상기 제2 방향으로 연장하고 서로 이격되며, 사이에 제3 절연층이 배치된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고, 상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된, 메모리 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 셀 구조체들을 형성하는 단계에서, 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 아일랜드형(island type) 마스크 패턴을 이용하여 상기 제1 적층 구조체를 식각하여 상기 제1 셀 구조체들을 형성하거나, 또는 상기 제1 방향으로 연장하고 상기 제2 방향으로 서로 이격된 제1 라인 마스크 패턴을 이용하여 상기 제1 적층 구조체를 제1 식각하고, 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 제2 라인 마스크 패턴을 이용하여 남은 상기 제1 적층 구조체를 제2 식각하여 상기 제1 셀 구조체들을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계는, 상기 가변 저항층들 형성하기 전에, 상기 홀들의 측면을 둘러싸는 스페이서를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 예비 중간 전극층은 가열 저항층을 포함하고, 상기 예비 중간 전극층은 상기 가열 저항층의 하부에 열 전달을 억제하는 열적 배리어층을 적어도 한층 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계에서, 상기 가변 저항층의 상부 일부를 제거하고 상기 홀 내에 상부 전극층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 저항층 형성 전에 상기 홀들의 측면을 둘러싸는 스페이서를 형성하거나, 또는 상기 상부 전극층 형성 전에 상기 가변 저항층 상의 홀들의 측면을 둘러싸는 스페이서를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인층을 형성하는 단계에서, 상기 제2 방향으로 연장하고 상기 제2 전극 라인들의 하면에 콘택하는 구조 또는 상기 제2 전극 라인의 하면과 양 측면을 감싸는 구조의 상부 전극층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인층을 형성하는 단계에서, 상기 제1 메모리 셀층 상에 식각 정지막을 형성하고, 상기 제2 전극 라인들은 다마신 공정으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인층을 형성하는 단계 이후에, 상기 제2 전극 라인층과 상기 제3 절연층 상에 상기 예비 선택 소자층, 및 상기 예비 중간 전극층을 포함하는 제2 적층 구조체를 형성하는 단계; 상기 제2 적층 구조체를 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제2 셀 구조체들을 형성하는 단계; 상기 제2 셀 구조체들 사이를 채우고 상기 셀 구조체들의 상면을 덮는 제4 절연층을 형성하는 단계; 상기 제2 셀 구조체들의 상면이 노출되도록 상기 제4 절연층을 평탄화하고, 상기 제2 셀 구조체들의 마스크 패턴을 제거하여 상기 제2 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 및 상기 제2 메모리 셀층 상에, 사이에 제5 절연층이 배치된 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하고, 상기 제2 메모리 셀들은 상기 제2 전극 라인들과 상기 제3 전극 라인층의 상기 제1 전극 라인들이 교차하는 부분들에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 적층 구조체를 형성하는 단계 전에, 상기 제2 전극 라인층과 상기 제3 절연층 상에 상기 제1 방향으로 연장하고 서로 이격되며, 사이에 하부 절연층이 배치된 복수의 하부 전극 라인들을 구비한 상층 하부 전극 라인층을 형성하는 단계;를 더 포함하고, 상기 제2 적층 구조체는 상기 상층 하부 전극 라인층과 상기 하부 절연층 상에 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층과 상기 제5 절연층 상에, 상기 제1 전극 라인층을 형성하는 단계 내지 상기 제3 전극 라인층을 형성하는 단계를 반복하여, 적어도 2개의 상부 메모리 셀층을 형성할 수 있다.
한편, 본 발명의 기술적 사상은 상기 기술적 과제를 해결하기 위하여, 기판 상에, 제1 전극 라인용 도전층을 형성하는 단계; 상기 제1 전극 라인용 도전층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체 및 상기 제1 전극 라인용 도전층을 제1 패터닝하여, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격된, 복수의 제1 전극 라인들을 구비한 제1 전극 라인층과 복수의 제1 라인 적층 구조체들을 형성하는 단계; 상기 제1 라인 적층 구조체들을 제2 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제1 셀 구조체들을 형성하는 단계; 상기 제1 셀 구조체들 사이를 채우고 상기 제1 셀 구조체들의 상면을 덮는 제2 절연층을 형성하는 단계; 상기 제1 셀 구조체들의 상면이 노출되도록 상기 제2 절연층을 평탄화하고, 상기 제1 셀 구조체들의 마스크 패턴을 제거하여 상기 제1 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계;를 포함하고, 메모리 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층 상에 상기 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고, 상기 제2 전극 라인층을 형성하는 단계 이후에, 상기 제2 전극 라인층과 상기 제3 절연층 상에 상기 예비 선택 소자층, 및 상기 예비 중간 전극층을 포함하는 제2 적층 구조체를 형성하는 단계; 상기 제2 적층 구조체를 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제2 셀 구조체들을 형성하는 단계; 상기 제2 셀 구조체들 사이를 채우고 상기 셀 구조체들의 상면을 덮는 제4 절연층을 형성하는 단계; 상기 제2 셀 구조체들의 상면이 노출되도록 상기 제4 절연층을 평탄화하고, 상기 제2 셀 구조체들의 마스크 패턴을 제거하여 상기 제2 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 및 상기 제2 메모리 셀층 상에, 사이에 제5 절연층이 배치된 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하고, 상기 제2 메모리 셀들은 상기 제2 전극 라인들과 상기 제3 전극 라인층의 상기 제1 전극 라인들이 교차하는 부분들에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층 상에 제2 전극 라인용 도전층을 형성하는 단계를 포함하고, 상기 제2 전극 라인용 도전층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제2 적층 구조체를 형성하는 단계; 상기 제2 적층 구조체 및 상기 제2 전극 라인용 도전층을 제1 패터닝하여, 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된, 복수의 제2 전극 라인들을 구비한 제2 전극 라인층과 복수의 제2 라인 적층 구조체들을 형성하는 단계; 상기 제2 라인 적층 구조체들을 제2 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제2 셀 구조체들을 형성하는 단계; 및 상기 제2 셀 구조체들 사이를 채우고 상기 셀 구조체들의 상면을 덮는 제4 절연층을 형성하는 단계; 상기 제2 셀 구조체들의 상면이 노출되도록 상기 제4 절연층을 평탄화하고, 상기 제2 셀 구조체들의 마스크 패턴을 제거하여 상기 제2 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 및 상기 제2 메모리 셀층 상에, 사이에 제5 절연층이 배치된 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층과 상기 제5 절연층 상에, 상기 제1 전극 라인층을 형성하는 단계 내지 상기 제3 전극 라인층을 형성하는 단계를 반복하여, 적어도 2개의 상부 메모리 셀층을 형성할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자 및 그 제조방법은 메모리 셀들의 하부 물질층들은 양각 식각 공정을 통해 형성되되, 가변 저항층은 하부 물질층들과는 별도로 하드 마스크 또는 희생막을 이용하여 다마신 공정으로 형성됨으로써, 가변 저항층의 손상이 최소화된 메모리 셀들을 구현할 수 있도록 한다. 또한, 상기 하드 마스크 또는 희생막을 이용한 다마신 공정에 기인하여, 가변 저항층이 메모리 셀들의 하부 물질층들에 셀프-얼라인 되므로, 미스-얼라인 마진이 최소화될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 메모리 소자 및 그 제조방법은, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
더 나아가, 본 발명의 기술적 사상에 의한 메모리 소자 및 그 제조방법은, 가변 저항층이 다마신 공정으로 형성될 때, 가변 저항층의 수평 단면적이 조절되도록 스페이서가 형성됨으로써, 가변 저항층과 가열 저항층의 콘택 면적이 조절되어, 타겟 저항 특성의 메모리 셀들을 구비한 우수한 메모리 소자를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 대한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 3은 도 2의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 4는 도 3의 A 부분을 확대하여 보여주는 단면도이다.
도 5는 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 나타내는 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 6 내지 도 17b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 3의 단면도에 대응한다.
도 18은 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 19는 도 18의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다.
도 20 내지 도 22는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 19의 단면도에 대응한다.
도 23은 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 24는 도 23의 3X-3X' 및 3Y-3Y' 부분을 절단하여 보여주는 단면도이다.
도 25a 내지 도 25p는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응한다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응한다.
도 27a 내지 도 27c는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응한다.
도 28a 내지 도 28c는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응한다.
도 29a 및 도 29b는 본 발명의 일 실시예에 따른 도 14의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다.
도 30은 본 발명의 일 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 31은 본 발명의 일 실시예에 따른 메모리 카드 시스템에 대한 블록 구성도이다.
도 32는 본 발명의 일 실시예에 따른 메모리 모듈에 대한 블록 구성도이다.
도 33 및 34는 본 발명의 일 실시예들에 따른 컴퓨터 시스템에 대한 블록 구성도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 대한 등가 회로도이다.
도 1을 참조하면, 메모리 소자(100)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 소자(100)는 상부 워드 라인(WL21, WL22) 및 하부 워드 라인(WL11, WL12) 각각과 제3 방향으로 이격되어, 제2 방향을 따라 연장되는 공통 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 및 제2 메모리 셀(MC1, MC2)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)과의 사이 및 공통 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)과의 사이에 각각 배치될 수 있다. 구체적으로, 제1 메모리 셀(MC1)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 또한, 제2 메모리 셀(MC2)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 한편, 선택 소자층(SW)은 스위칭 소자층 또는 억세스 소자층으로 명명될 수도 있다.
제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 예컨대, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(MC1)에서, 선택 소자층(SW)은 하부 워드 라인(WL11)에 전기적으로 연결되고, 가변 저항층(ME)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(MC2)에서, 가변 저항층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되고, 선택 소자층(SW)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다.
그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 도 1에 도시된 것과는 달리, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각에서 선택 소자층(SW)과 가변 저항층(ME)의 위치가 바꿀 수 있다. 또한, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 공통 비트 라인(BL1, BL2, BL3, BL4)을 중심으로 대칭인 구조로 배치될 수 있다. 예컨대, 제1 메모리 셀(MC1)에서 가변 저항층(ME)이 하부 워드 라인(WL11)에 연결되고 선택 소자층(SW)이 공통 비트 라인(BL1)과 연결되며, 제2 메모리 셀(MC2)에서 가변 저항층(ME)이 상부 워드 라인(WL21)에 연결되고 선택 소자층(SW)이 공통 비트 라인(BL2)에 연결됨으로써, 공통 비트 라인(BL1)을 중심으로 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)이 서로 대칭으로 배치될 수도 있다.
이하에서는 메모리 소자(100)의 구동 방법에 대하여 간단히 설명한다.
예컨대, 워드 라인(WL11, WL12, WL21, WL22)과 공통 비트 라인(BL1, BL2, BL3, BL4)을 통해 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC1, MC2)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예컨대, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC1, MC2)은 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC1, MC2)은 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있고, 또한 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "셋(set) 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋(reset) 동작"이라 칭할 수 있다. 그러나 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레스 될 수 있고, 워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍할 수 있다. 또한, 공통 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC1, MC2)의 가변 저항층의 저항값에 따른 정보, 즉 프로그래밍 된 정보를 판독할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 3은 도 2의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이며, 도 4는 도 3의 A 부분을 확대하여 보여주는 단면도이다.
도 2 내지 도 4를 참조하면, 메모리 소자(100)는 기판(101) 상에 제1 전극 라인층(110L), 제2 전극 라인층(120L), 및 메모리 셀층(MCL)을 포함할 수 있다.
도시된 바와 같이, 기판(101) 상에는 층간 절연층(105)이 배치될 수 있다. 층간 절연층(105)은 실리콘산화물과 같은 산화물 또는 실리콘질화물과 같은 질화물로 형성될 수 있고, 제1 전극 라인층(110L)을 기판(101)으로부터 전기적으로 분리하는 역할을 할 수 있다. 본 실시예의 메모리 소자(100)에서, 기판(101) 상에 층간 절연층(105)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 메모리 소자(100)에서, 기판(101) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀들이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 참고로, 기판 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀들이 배치되는 구조를 COP(Cell On Peri) 구조라고 한다.
제1 전극 라인층(110L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함할 수 있다. 제2 전극 라인층(120L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120)을 포함할 수 있다. 메모리 소자의 구동 측면에서, 제1 전극 라인들(110)은 워드 라인들에 해당하고, 제2 전극 라인들(120)은 비트 라인들에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)이 비트 라인들에 해당하고, 제2 전극 라인들(120)이 워드 라인들에 해당할 수도 있다.
제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어층을 포함할 수 있다. 상기 도전성 배리어층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 다마신(Damascene) 또는 양각 식각 공정을 통해 형성될 수 있다. 또한, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 메모리 셀들(130)과 별도의 공정을 통해 형성될 수 있다. 다만, 경우에 따라, 제1 전극 라인들(110)은 메모리 셀들(130)과 함께 형성될 수도 있다. 그에 대해서는 도 7의 설명 부분에서 좀더 상세히 설명한다.
제1 전극 라인들(110), 및 제2 전극 라인들(120)이 다마신 공정으로 형성되는 경우, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 하부로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 그와 달리, 제1 전극 라인들(110), 및 제2 전극 라인들(120)이 양각 식각 공정으로 형성되는 경우, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 하부로 갈수록 폭이 넓어지는 구조를 가질 수 있다. 참고로, 도 2 및 도 3은 제1 전극 라인들(110), 및 제2 전극 라인들(120)이 다마신 공정으로 형성된 구조를 도시하고 있다.
일반적으로 반도체 소자에서 구조물들은 양각 식각 또는 다마신 공정으로 형성될 수 있는데, 양각 식각 공정으로 형성되는 경우, 하부가 상부보다 넓은 구조를 가지며, 다마신 공정으로 형성되는 경우에는 상부가 하부보다 넓은 구조를 가질 수 있다. 덧붙여, 다마신 공정으로 어떤 구조물이 형성된 경우에, 해당 구조물은 다마신 구조를 갖는다고 말할 수 있다.
구체적으로 설명하면, 양각 식각 공정의 경우에, 요구되는 구조물을 구성하는 물질층을 먼저 형성하고, 마스크 패턴을 이용하여 상기 물질층을 건식 식각(dry etch) 등으로 식각함으로써, 상기 구조물을 형성하게 된다. 식각 공정의 특성상 상부가 많이 식각되고 하부가 적게 식각되므로, 양각 식각으로 형성되는 상기 구조물은 일반적으로 하부가 상부보다 넓은 구조를 가질 수 있다. 이에 반해, 다마신 공정의 경우에, 요구되는 구조물을 구성하는 물질층 대신 먼저 절연층 또는 희생층을 형성하고, 마스크 패턴을 이용하여 상기 절연층 또는 희생층을 식각하여 트렌치를 형성한다. 이후, 상기 트렌치에 상기 물질층을 채움으로써, 상기 구조물을 형성한다. 이러한 다마신 공정의 경우, 식각에 의해 제거되는 부분에 상기 트렌치가 형성되므로, 상기 트렌치는 상부가 하부보다 넓은 구조를 갖는다. 따라서, 그러한 트렌치를 채워 형성된 상기 구조물 역시 상부가 하부보다 넓은 구조를 가질 수 있다.
한편, 양각 식각 또는 다마신 공정에서, 식각을 정밀하게 제어하여 상기 구조물의 측면이 거의 기판(101)의 상면에 수직이 되도록 상기 물질층을 식각함으로써, 상기 구조물의 상부와 하부의 넓이 차이가 거의 없도록 할 수 있다. 따라서, 양각 식각 또는 다마신 공정에서의 식각을 정밀하게 제어함으로써, 본 실시예의 메모리 소자(100)에서도, 제1 전극 라인들(110)과 제2 전극 라인들(120)의 측면이 기판(101)의 상면에 거의 수직이 되도록 형성될 수 있다.
한편, 제1 전극 라인들(110) 각각의 상면에는 제1 방향(X 방향)을 따라 배치된 메모리 셀들(130) 사이에 대응하여 복수의 제1 리세스들(R1)이 형성될 수 있다. 도시된 바와 같이 제1 리세스들(R1)은 메모리 셀들(130) 사이에 배치된 제2 절연층(142)의 하부 부분에 의해 채워질 수 있다. 이러한 제1 리세스들(R1)은 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 제1 전극 라인들(110)의 상부 일부가 과도 식각에 의해 제거됨으로써, 형성될 수 있다. 다만, 식각을 정밀하게 제어함으로써, 제1 리세스들(R1)이 거의 형성되지 않도록 할 수도 있다.
메모리 셀층(MCL)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제1 메모리 셀들(130, 도 1에서 MC1)을 포함할 수 있다. 도시된 바와 같이 제1 전극 라인들(110)과 제2 전극 라인들(120)은 서로 교차할 수 있다. 메모리 셀들(130)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120)이 교차하는 부분들에 배치될 수 있다.
메모리 셀들(130)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 물론, 메모리 셀들(130)의 구조가 사각기둥 형태에 한하는 것은 아니다. 예컨대, 메모리 셀들(130)은 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다. 도시된 바와 같이, 본 실시예의 메모리 소자(100)에서, 메모리 셀들(130)은 기본적으로 하부가 상부보다 넓은 구조를 가질 수 있다. 그에 따라, 메모리 셀들(130)의 측벽은 기판의 상면에 대하여 90°이상의 제1 각도(θ1)를 가질 수 있다. 메모리 셀들(130)은 예컨대, 전체적으로 양각 식각 공정을 통해 형성될 수 있다. 물론, 전술한 바와 같이 양각 식각 공정에서, 식각을 정밀하게 제어함으로써, 메모리 셀들(130)의 측면이 기판(101)의 상면에 거의 수직이 되도록 형성될 수 있다. 한편, 메모리 셀들(130) 중 가변 저항층(139)은 하드 마스크 또는 희생막을 이용하여 다마신 공정으로 형성되며, 그러한 다마신 공정에 기인하여 하부 물질층들, 예컨대 하부 전극층(131), 선택 소자층(133), 중간 전극층(135) 및 가열 전극층(137)과 셀프-얼라인 될 수 있다. 메모리 셀들(130)의 형성 방법에 대해서는 도 25a 내지 도 25p의 설명 부분에서 좀더 상세히 설명한다.
메모리 셀들(130)은 각각 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가열(heating) 전극층(137), 및 가변 저항층(139)을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(139, 도 1에서 ME)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(139)은 가변 저항층(139)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항층(139)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(139)은 주기율표의 Ⅵ족으로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 Ⅲ, Ⅳ 또는 Ⅴ족으로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항층(139)은 Ge-Sb-Te(GST)를 포함할 수 있다. 여기서 사용되는 하이픈(-) 표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(139)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(139)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(139)을 이루는 각 원소는 다양한 화학적 조성비(stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(139)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 정보 보유력(data retention)이 조절될 수 있다.
가변 저항층(139)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항층(139)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(139)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(139)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(139)의 정보 보유력 특성을 향상시킬 수 있다.
가변 저항층(139)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 상기 배리어층은 복수의 층들 간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.
또한, 가변 저항층(139)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(139)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
지금까지 가변 저항층(139)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(100)의 가변 저항층(139)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(139)이 전이 금속 산화물(transition metal oxide)을 포함하는 경우, 메모리 소자(100)는 ReRAM(Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(139)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(139) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(139)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(139)은 높은 저항값을 가질 수 있다. 이러한 가변 저항층(139)의 저항값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.
가변 저항층(139)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예컨대, 상기 전이 금속 산화물은 Ta2O5 -x, ZrO2 -x, TiO2-x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 가변 저항층(139)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM(Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(139)의 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반평행한 경우, 가변 저항층(139)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어층은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
선택 소자층(133, 도 1에서 SW)은 전류의 흐름을 제어할 수 있는 전류 조정층일 수 있다. 선택 소자층(133)은 선택 소자층(133) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 선택 소자층(133)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. OTS 물질층을 기반으로 하는 선택 소자층(133)의 기능을 간단히 설명하면, 선택 소자층(133)에 문턱 전압(Vt)보다 작은 전압이 인가될 때 선택 소자층(133)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 선택 소자층(133)에 문턱 전압(Vt)보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 선택 소자층(133)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(133)은 고저항 상태로 변화될 수 있다. 선택 소자층(133)의 OTS 특성은 차후, 도 5의 설명 부분에서 좀더 상세히 설명한다.
선택 소자층(133)은 OTS 물질층로서 칼코게나이드 물질을 포함할 수 있다. 대표적인 칼코케나이드 물질은 주기율표의 Ⅵ족으로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 Ⅲ, Ⅳ 또는 Ⅴ족으로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 황(S), 셀레늄(Se), 및 텔레륨(Te)이 선택 소자층(133)에 포함될 수 있는 가장 일반적인 칼코겐 원소들이다. 칼코겐 원소들은 2가 결합(divalent bonding) 및 고립 전자쌍(lone pair electron)의 존재를 특징으로 한다. 2가 결합은 칼코게나이드 물질을 형성하기 위하여 칼코겐 원소들을 결합시켜 사슬 및 고리 구조의 형성을 이끌고, 고립 전자쌍은 전도성 필라멘트를 형성하기 위한 전자 소스를 제공한다. 예컨대, 알루미늄(Al), 갈륨(Ga), 인듐(In), 저머늄(Ge), 주석(Sn), 실리콘(Si), 인(P), 비소(As) 및 안티몬(Sb)과 같은 3가 및 4가 개질제들은 칼코겐 원소의 사슬 및 고리 구조에 들어가 칼코게나이드 물질의 구조적 강성을 결정하고, 결정화 또는 다른 구조적 재배열을 할 수 있는 능력에 따라 칼코게나이드 물질을 스위칭 물질과 상변화 물질로 분류한다.
일부 실시예들에서, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(133)의 조성물은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다.
또한, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(133)의 조성물은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다.
더 나아가, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(133)의 조성물은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 선택 소자층(133)은 OTS 물질층에 한정되는 것은 아니다. 예컨대, 선택 소자층(133)은 OTS 물질층에 한정되지 않고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 선택 소자층(133)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
가열 전극층(137)은 중간 전극층(135)과 가변 저항층(139) 사이에 배치될 수 있다. 가열 전극층(137)은 셋 또는 리셋 동작에서 가변 저항층(139)을 가열하는 기능을 할 수 있다. 이러한 가열 전극층(137)은 가변 저항층(139)과 반응하지 않으면서, 가변 저항층(139)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 일부 실시예들에서, 가열 전극층(137)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 카본(C), 실리콘 카바이드(SiC), 실리콘 카본 질화물(SiCN), 카본 질화물(CN), 티타늄 카본 질화물(TiCN), 탄탈륨 카본 질화물(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 이루어질 수 있다. 그러나 가열 전극층(137)의 재질이 상기 물질들에 한정되는 것은 아니다.
하부 전극층(131), 및 중간 전극층(135)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예컨대, 하부 전극층(131), 및 중간 전극층(135) 중 적어도 하나는 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 하부 전극층(131), 및 중간 전극층(135) 중 적어도 하나는 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 하부 전극층(131), 및 중간 전극층(135) 중 적어도 하나는 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어층을 포함할 수 있다. 상기 도전성 배리어층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 메모리 셀들(130) 각각은 가변 저항층(139)을 둘러싸는 스페이서(138)를 포함할 수 있다. 스페이서(138)의 외 측면이 메모리 셀들(130)의 측면 일부를 구성할 수 있다. 스페이서(138)는 가변 저항층(139)을 보호할 수 있다. 또한, 스페이서(138)는, 두께를 조절하여 가변 저항층(139)의 수평 단면적을 조절할 수 있고, 따라서, 가변 저항층(139)과 가열 전극층(137)의 콘택 면적을 조절하는 기능을 할 수 있다. 스페이서(138)는, 예컨대, 실리콘옥사이드(SiO2)나 알루미늄옥사이드(Al2O3)와 같은 산화물, 실리콘나이트라이드(Si3N4)와 같은 질화물, 또는 실리콘옥시나이트라이드와 같은 산화질화물로 형성될 수 있다.
스페이서(138)는, 가변 저항층(139) 형성을 위한 다마신 공정을 진행할 때, 트렌치 내부 및 절연층 상에 스페이서 형성용 물질층을 균일한 두께로 형성하고, 이방성 식각 등을 통해 상기 트렌치의 측벽에만 물질층을 남김으로써 형성할 수 있다. 상기 스페이서 형성용 물질층은 예컨대, 열적 및 플라즈마 증착 기술을 포함한 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)와 같은 적절한 컨포멀(conformal) 증착 기술로 형성될 수 있다. 가변 저항층(139)은 스페이서(138) 형성 후, 남은 트렌치를 채움으로써 형성될 수 있다.
도 4에 도시된 바와 같이, 스페이서(138)는 상부가 얇고 하부가 두꺼운 구조를 가질 수 있다. 예컨대, 스페이서(138)는 하부에서 제1 두께(T1)를 가지며 상부에서 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다. 이러한 스페이서(138)의 구조는 이방성 식각을 통해 스페이서를 형성할 때, 초기의 스페이서 형성용 물질층 구조 및 이방성 식각의 특성에 기인하여 상부 쪽의 식각량이 하부 쪽의 식각량보다 많기 때문이다. 이러한 스페이서(138)의 구조에 기인하여 스페이서(138)에 둘러싸인 가변 저항층(139)의 측벽은 가열 전극층(137)의 상면 또는 기판(101)의 상면에 대해 90°이하의 제2 각도(θ2)를 가질 수 있다. 물론, 스페이서(138)를 형성할 때 식각을 정밀히 조절함으로써, 가변 저항층(139)의 측벽이 가열 전극층(137)의 상면에 거의 수직이 되도록 할 수도 있다.
전술한 바와 같아. 일반적으로, 다마신 공정으로 구조물이 형성되는 경우에 하부가 상부보다 넓을 수 있다. 그러나 본 실시예의 메모리 소자(100)에서, 가변 저항층(139)은 다마신 공정에 기인하여 하부가 상부보다 넓어진다기보다는, 상기 트렌치 내벽에 형성된 스페이서(138)의 내부 측벽 각도에 의존하여 하부가 상부보다 넓은 구조로 형성될 수 있다. 만약, 상기 트렌치 내벽에 스페이서(138)가 형성되지 않는 경우에, 가변 저항층(139)은 하부가 상부보다 좁은 구조로 형성될 수 있다. 가변 저항층(139)의 구조와 관련하여, 도 25a 내지 도 25p의 설명 부분에서 좀더 상세히 설명한다.
한편, 가열 전극층(138)의 상면에는 리세스(Rh)가 형성될 수 있고, 가변 저항층(139)은 그러한 리세스(Rh)를 채우는 구조로 가열 전극층(137)에 콘택할 수 있다. 이러한 리세스(Rh)는, 이방성 식각 등을 통해 트렌치 내부에 스페이서(138)를 형성할 때, 가열 전극층(137)의 상부 일부가 제거되어 형성될 수 있다.
제1 전극 라인들(110) 사이에는 제1 절연층(141)이 배치되고, 메모리 셀층(MCL)의 메모리 셀들(130) 사이에는 제2 절연층(142)이 배치될 수 있다. 또한, 제2 전극 라인들(120) 사이에는 제3 절연층(143)이 배치될 수 있다.
제1 절연층(141)은 제1 전극 라인들(110) 사이에서 제1 방향(X 방향)으로 연장하는 구조로 형성되고 제1 전극 라인들(110)에 대응하여 복수 개 형성될 수 있다. 제1 절연층들(141) 각각의 상면에는 제2 방향(Y 방향)을 따라 배치된 메모리 셀들(130) 사이에 대응하여 제2 리세스(R2)가 형성될 수 있다. 제2 리세스(R2)는 메모리 셀들(130) 사이에 배치된 제2 절연층(142)의 하부 부분에 의해 채워질 수 있다. 이러한 제2 리세스(R2)는 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 제1 절연층(141)의 상부 일부가 식각에 의해 제거됨으로써, 형성될 수 있다. 한편, 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 식각되는 층은 제2 절연층(142)일 수 있다. 따라서, 도시된 바와 같이, 금속층인 제1 전극 라인들(110)에 형성되는 제1 리세스(R1)보다는 제1 절연층(141)에 형성되는 제2 리세스(R2)가 더 깊게 형성될 수 있다.
한편, 경우에 따라, 제1 절연층(141)과 제2 절연층(142)은 동일한 물질로 형성될 수 있다. 그러한 경우에는 제1 절연층(141)과 제2 절연층(142)이 구별되지 않아, 제2 리세스(R2)는 개념상으로만 존재할 수 있다.
제2 절연층(142)은 메모리 셀들(130) 사이에 배치되어 메모리 셀들(130)을 서로 전기적으로 분리하는 기능을 할 수 있다. 메모리 셀들(130)이 제1 방향 및 제2 방향으로 서로 이격되도록 제2 절연층(142)이 배치됨에 따라, 제2 절연층(142)은 전체가 하나로 연결된 일체형 구조를 가질 수 있다.
제3 절연층(143)은 제2 전극 라인들(120) 사이에서 제2 방향(Y 방향)으로 연장하는 구조로 형성되고 제2 전극 라인들(120)에 대응하여 복수 개 형성될 수 있다. 한편, 제3 절연층(143)과 제2 절연층(142) 사이에 식각 정지막(143E)이 배치될 수 있다. 이러한 식각 정지막(143E)은 제2 전극 라인들(120)을 다마신 공정으로 형성할 때, 메모리 셀들(130) 이외의 부분의 제2 절연층(142)이 불필요하게 식각되는 것을 방지하기 위해 형성될 수 있다.
구체적으로 설명하면, 제2 절연층(142)과 제3 절연층(143)이 둘 다 실리콘옥사이드과 같은 산화막 계통으로 형성된 경우에, 제2 전극 라인들(120)을 형성하기 위하여 제3 절연층(143)에 트렌치를 형성할 때, 하부의 제2 절연층(142)이 함께 식각되어 제거될 수 있다. 그러나 실리콘나이트라이드와 같은 질화막 계통의 식각 정지막(143E)이 제2 절연층(142) 상에 배치된 경우, 일단 식각 정지막(143E)에서 식각이 일차적으로 차단되고, 이후 식각 정지막(143E)에 대해 식각을 수행함으로써 하부의 제2 절연층(142)의 식각이 최소화될 수 있다. 앞서, 제2 절연층(142)과 제3 절연층(143)이 산화막 계통으로 형성되고, 식각 정지막(143E)이 질화막 계통으로 형성되는 것을 예시하였지만, 반대로, 제2 절연층(142)과 제3 절연층(143)이 질화막 계통으로 형성되고 식각 정지막(143E)이 산화막 계통으로 형성될 수도 있다.
제1 절연층 내지 제3 절연층(141, 142, 143)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 절연층 내지 제3 절연층(141, 142, 143)은 예컨대, 산화물, 질화물 또는 산화질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제2 절연층(142)을 대신하여, 메모리 셀들(130) 사이에 에어갭들(미도시)이 형성될 수 있다. 에어갭들이 형성되는 경우, 상기 에어갭들과 메모리 셀들(130) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수 있다.
본 실시예의 메모리 소자(100)는, 메모리 셀들(130)의 하부 물질층들은 양각 식각 공정을 통해 형성되되, 상부의 가변 저항층(139)은 상기 하부 물질층들과는 별도로 하드 마스크 또는 희생막을 이용하여 다마신 공정으로 형성됨으로써, 가변 저항층(139)의 손상이 최소화된 메모리 셀들(130)을 구현할 수 있도록 한다. 또한, 상기 하드 마스크 또는 희생막을 이용한 다마신 공정에 기인하여, 가변 저항층(139)이 메모리 셀들(130)의 하부 물질층들에 셀프-얼라인 되므로, 미스-얼라인 마진이 최소화될 수 있다. 따라서, 본 실시예의 메모리 소자(100)는, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
더 나아가, 본 실시예의 메모리 소자(100)는, 가변 저항층(139)이 다마신 공정으로 형성될 때, 가변 저항층(139)의 수평 단면적이 조절되도록 스페이서(138)가 형성됨으로써, 가변 저항층(139)과 가열 전극층(137)의 콘택 면적이 조절되어, 타겟 저항 특성의 메모리 셀들을 구비한 우수한 메모리 소자를 구현할 수 있도록 한다.
도 5는 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 나타내는 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 5를 참조하면, 제1 곡선(61)은 선택 소자층에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, 선택 소자층은 제1 전압 레벨(63)의 문턱 전압(Vt)을 갖는 스위칭 소자로 작용할 수 있다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vt)(즉, 제1 전압 레벨(63))에 도달할 때까지 선택 소자층에는 거의 전류가 흐르지 않을 수 있다. 그러나 전압이 문턱 전압(Vt)을 초과하자마자, 선택 소자층에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)(또는 포화 전압(Vs))까지 감소하게 된다.
제2 곡선(62)은 선택 소자층에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자층에 흐르는 전류가 제1 전류 레벨(66)보다 커짐에 따라 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)보다 약간 증가할 수 있다. 예를 들어, 선택 소자층에 흐르는 전류가 제1 전류 레벨(66)로부터 제2 전류 레벨(67)까지 상당히 증가하는 동안 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)로부터 미미하게 증가할 수 있다. 즉, 선택 소자층을 통해 전류가 일단 흐르게 되면, 선택 소자층에 인가되는 전압은 포화 전압(Vs)(즉, 제2 전압 레벨(64))으로 거의 유지될 수 있다. 만약, 전류가 유지 전류 레벨(즉, 제1 전류 레벨(66)) 이하로 감소하게 되면, 선택 소자층은 다시 저항 상태로 전환되어, 전압이 문턱 전압(Vt)까지 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 6 내지 도 17b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 3의 단면도에 대응한다. 도 2 및 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 메모리 소자(100a)는 제1 전극 라인들(110a)이 하부로 갈수록 넓어지는 구조를 갖는다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 예컨대, 도 3의 메모리 소자(100)에서, 제1 전극 라인들(110)은 다마신 공정으로 형성되어 상부가 하부보다 넓은 구조를 가질 수 있다. 그에 반해, 본 실시예의 메모리 소자(100a)에서는 제1 전극 라인들(110a)이 양각 식각 공정으로 형성되어 하부가 상부보다 넓은 구조를 가질 수 있다.
한편, 제1 전극 라인들(110a)이 하부로 갈수록 넓어지는 구조를 가짐에 따라, 제1 전극 라인들(110a) 사이에 배치되는 제1 절연층(141a)은 반대로 하부로 갈수록 좁아지는 구조를 가질 수 있다. 그 외, 메모리 셀들(130)의 전체 구조가 하부로 갈수록 좁아지는 구조를 가지되, 가변 저항층(139)은 다마신 공정으로 형성되고 측면이 스페이서(138)로 둘러싸인 구조를 갖는다는 점은 도 3의 메모리 소자(100)와 실질적으로 동일할 수 있다.
도 7을 참조하면, 본 실시예의 메모리 소자(100b)는, 제1 전극 라인들(110a)의 측면이 메모리 셀들(130)의 측면과 실질적으로 동일한 경사를 가지고 단차없이 이어진 구조를 갖는다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 구체적으로 설명하면, 도 3의 메모리 소자(100)에서, 제1 전극 라인들(110)은 하부가 좁은 구조를 갖는 반면, 메모리 셀들(130)은 상부가 좁은 구조를 가질 수 있다. 따라서, 제1 전극 라인들(110)과 메모리 셀들(130)은 서로 다른 경사를 가질 수 있다. 또한, 제1 전극 라인들(110)과 메모리 셀들(130)은 콘택하는 부분에서 단차를 가질 수 있다. 예컨대, 제1 전극 라인들(110)은 다마신 공정으로 형성되고, 메모리 셀들(130)은 제1 전극 라인들과 별도로 양각 식각 공정으로 형성되므로, 제1 전극 라인들(110) 상면과 메모리 셀들(130)의 하면은 다른 수평 단면적을 가질 수 있고 그에 따라, 콘택하는 부분에서 단차가 발생할 수 있다.
그에 반해, 본 실시예의 메모리 소자(100b)에서, 제1 전극 라인들(110b)은 메모리 셀들(130)이 양각 식각 공정을 통해 형성될 때 함께 형성될 수 있다. 예컨대, 메모리 셀들(130)이 제1 방향(X 방향)의 식각과 제2 방향(Y 방향)으로 식각을 순차적으로 진행하여 형성된다고 하자. 그러한 경우, 메모리 셀들(130)을 제1 방향으로 연장하고 제2 방향으로 서로 이격되도록 식각하는 과정에서 하부의 도전 물질층도 함께 식각하여 제1 전극 라인들(110b)이 형성되도록 할 수 있다. 이와 같이, 제1 전극 라인들(110b)이 메모리 셀들(130)과 함께 형성됨으로써, 제1 전극 라인들(110b)의 측면과 메모리 셀들(130)의 측면은 실질적으로 동일한 경사를 가질 수 있다. 또한, 제1 전극 라인들(110b)과 메모리 셀들(130)은 콘택하는 부분은 단차없이 매끄럽게 이어질 수 있다.
한편, 도 6의 실시예의 메모리 소자(100a)와 같이 제1 전극 라인들(110a)이 양각 식각을 통해 형성되는 경우에도, 제1 전극 라인들(110a)과 메모리 셀들(130)이 서로 별도의 공정을 통해 형성되므로, 측면 경사가 다르고 또한 콘택하는 부분에 단차가 있을 수 있다.
제2 절연층(142a)은 메모리 셀들(130) 사이에 배치되고, 또한 제1 전극 라인들(110b) 사이에도 배치될 수 있다. 다시 말해서, 제2 절연층(142a)은 도 3 또는 도 6의 메모리 소자(100, 100a)의 제1 절연층(141, 141a)과 제2 절연층(142)이 합쳐진 것에 대응할 수 있다. 이는, 제1 전극 라인들(110b)이 메모리 셀들(130)과 함께 형성되므로 메모리 셀들(130) 사이를 제2 절연층(142a)으로 채울 때, 제1 전극 라인들(110b) 사이도 제2 절연층(142a)으로 함께 채워지기 때문이다.
도 8을 참조하면, 본 실시예의 메모리 소자(100c)는, 메모리 셀들(130a)의 중간 전극층(135a)이 적어도 하나의 열적 배리어(Thermal Barrier) 박막(135h)을 포함한다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 구체적으로, 중간 전극층(135a)은 전극 기능의 전극 박막(135e)과 열 전달 차단 기능의 열적 배리어 박막(135h)을 포함할 수 있다. 중간 전극층(135a)이 열적 배리어 박막(135h)을 복수 개 포함하는 경우에, 도시된 바와 같이, 중간 전극층(135a)은 전극 박막(135e)과 열적 배리어 박막(135h)이 번갈아 적층된 구조를 가질 수 있다. 한편, 중간 전극층(135a)이 열적 배리어 박막(135h)을 하나만 포함하는 경우, 열적 배리어 박막(135h)은 2개의 전극 박막들(135e) 사이에 배치될 수 있다.
한편, 전극 박막(135e)의 재질이나 기능은 도 2 및 도 3의 설명 부분에서, 하부 전극층 및 중간 전극층에 대해 설명한 바와 같다. 열적 배리어 박막(135h)은 전기 전도도는 우수하면서도 열 전달은 최소화될 수 있는 재질로 형성되며, 수 ㎚ 미만으로 매우 얇게 형성될 수 있다. 예컨대, 열적 배리어 박막(135h)은 카본(C), 카본나이트라이드(CN), TiSiN, TiAlN 등을 포함하는 전도성 물질로 형성될 수 있다.
일반적으로, 선택 소자층(133)이 OTS 특성을 기반으로 할 때, 전술한 바와 같이 선택 소자층(133)은 비정질 상태의 칼코게나이드 물질을 포함할 수 있다. 그러나 메모리 소자(100c)의 다운 스케일링 경향에 따라 가변 저항층(139), 선택 소자층(133), 가열 전극층(137), 하부 전극층(131) 및/또는 중간 전극층(135a)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다. 따라서, 메모리 소자(100c)의 구동 과정에서, 가열 전극층(137)이 발열하여 가변 저항층(139)을 상변화 시킬 때 이에 인접하게 배치되는 선택 소자층(133)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 가열 전극층(137)으로부터의 열에 의해 선택 소자층(133)이 부분적으로 결정화되는 등의 선택 소자층(133)의 열화 및 손상이 발생할 수 있다.
그에 따라, 본 실시예의 메모리 소자(100c)에서는, 가열 전극층(137)의 열이 선택 소자층(133)에 전달되지 않도록 중간 전극층(135a)이 두껍게 형성될 수 있다. 도시된 바와 같이, 중간 전극층(135a)은 상기 열 차단 기능을 위해 하부 전극층(131)보다 두껍게 형성될 수 있다. 예컨대, 중간 전극층(135a)은 10 내지 100 ㎚ 정도의 두께를 가질 수 있다. 그러나 중간 전극층(135a)의 두께가 상기 수치에 한정되는 것은 아니다. 또한, 전술한 바와 같이, 중간 전극층(135a)은 열 차단 기능을 위해 적어도 하나의 열적 배리어 박막(135h)을 포함할 수 있다.
도 9를 참조하면, 본 실시예의 메모리 소자(100d)는, 메모리 셀들(130b)에서 가열 전극층(137a)이 가변 저항층(139)과 제2 전극 라인들(120) 사이에 배치된다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 예컨대, 도 3의 메모리 소자(100)에서, 가열 전극층(137)은 가변 저항층(139) 하부에 배치되어 가변 저항층(139)과 중간 전극층(135) 사이에 배치될 수 있다. 그에 반해, 본 실시예의 메모리 소자(100d)에서는 가열 전극층(137a)은 가변 저항층(139) 상부에 배치되어, 가변 저항층(139)과 제2 전극 라인들(120) 사이에 배치될 수 있다. 이러한 가열 전극층(137a)은 가변 저항층(139)의 가열 기능 이외에, 제2 전극 라인들(120)에 대한 식각 공정에서 가변 저항층(139)의 손상을 방지하는 기능을 할 수 있다.
또한, 가열 전극층(137a)은 면적의 측면에서, 도 3의 메모리 소자(100)의 가열 전극층(137)과 다를 수 있다. 구체적으로, 도 3의 메모리 소자(100)에서, 가열 전극층(137)은 가변 저항층(139)보다 넓은 면적을 가지며, 가변 저항층(139)이 가열 전극층(137)의 일부에 콘택하는 구조를 가질 수 있다. 그에 반해, 본 실시예의 메모리 소자(100d)에서는 가열 전극층(137a)은 가변 저항층(139)과 실질적으로 동일한 면적을 가지고, 스페이서(138)에 둘러싸인 구조로 가변 저항층(139) 상에 형성될 수 있다.
한편, 본 실시예의 메모리 소자(100d)와 같이, 가열 전극층(137a)이 가변 저항층(139)의 상부에 배치되는 경우, 선택 소자층(133)과의 사이에 중간 전극층(135)과 가변 저항층(139)이 배치되므로, 가열 전극층(137a)으로부터의 열 전달이 크게 문제되지 않을 수 있다. 그러나 여전히 열 전달 차단의 측면에서, 중간 전극층(135)은 두껍게 형성되거나, 또는 적어도 하나의 열적 배리어 박막을 포함하는 구조를 가질 수 있다.
도 10을 참조하면, 본 실시예의 메모리 소자(100e)는, 메모리 셀들(130b)에서 가열 전극층(137a)이 가변 저항층(139)과 제2 전극 라인들(120) 사이에 배치된다는 점에서, 도 9의 메모리 소자(100d)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100e)는 제1 전극 라인들(110b)의 측면이 메모리 셀들(130b)의 측면과 실질적으로 동일한 경사를 가지고 단차없이 이어진 구조를 가질 수 있다. 예컨대, 본 실시예의 메모리 소자(100e)에서, 메모리 셀들(100e)이 양각 식각 공정을 통해 형성될 때 제1 전극 라인들(110b)도 함께 형성될 수 있다. 그에 따라, 제2 절연층(142a)은 도 7의 설명 부분에서 설명한 바와 같은 구조를 가질 수 있다. 즉, 제2 절연층(142a)은 메모리 셀들(130b) 사이에 배치되고 또한 제1 전극 라인들(110b) 사이에도 배치될 수 있다.
도 11을 참조하면, 본 실시예의 메모리 소자(100f)는, 메모리 셀들(130c)에서 가변 저항층(139a)의 측면에 스페이서가 별도로 형성되지 않는다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 예컨대, 도 3의 메모리 소자(100f)에서, 스페이서(138)가 가변 저항층(139)을 둘러싸는 구조로 형성됨에 따라, 스페이서(138)의 외부 측면이 메모리 셀들(130)의 측면 일부를 구성할 수 있다. 그에 반해, 본 실시예의 메모리 소자(100f)에서는 별도의 스페이서가 형성되지 않고, 가변 저항층(139a)이 바로 제2 절연층(142)에 접하는 구조를 가질 수 있다. 그에 따라, 스페이서 대신 가변 저항층(139a)의 측면이 메모리 셀들(130c)의 측면 일부를 구성할 수 있다.
한편, 스페이서가 존재하지 않으므로, 가변 저항층(139a)의 수평 단면적은 도 3, 도 6 내지 도 10의 메모리 소자들(100, 100a ~ 100e)의 가변 저항층(139)의 수평 단면적보다 클 수 있다. 또한, 가변 저항층(139a)은 하부의 가열 전극층(137)과 실질적으로 동일한 면적을 가지고 콘택할 수 있다. 가변 저항층(139a)의 측면이 메모리 셀들(130c)의 측면을 구성하고, 메모리 셀들(130c)은 하부로 갈수록 넓어지는 구조를 가지므로, 가변 저항층(139a)의 측면은 가열 전극층(137)의 상면 또는 기판(101)의 상면에 대하여 90°이상의 제1 각도(θ1)를 가질 수 있다. 물론, 전술한 바와 같이, 식각을 정밀하게 제어하여 메모리 셀들(130c)의 측면이 기판(101)의 상면에 수직하게 형성된 경우, 가변 저항층(139a)의 측면도 기판(101)의 상면에 수직하게 형성될 수 있다.
가변 저항층(139a)의 측면이 전체 메모리 셀들(130c)의 측면 경사에 의존하는 이유는, 하드 마스크 또는 희생층을 이용하여 초기 메모리 셀들이 양각 식각을 통해 형성된 후, 상기 하드 마스크 또는 희생층이 제거되어 형성된 트렌치 부분에 가변 저항층(139a)이 형성되기 때문이다. 가변 저항층(139a)의 구조와 관련하여, 도 25a 내지 도 25p의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 메모리 소자(100f)에서, 앞서 실시예들의 메모리 소자들(100, 100a ~ 100e)과 달리, 스페이서가 형성되지 않은 이유는 다음과 같이 다양할 수 있다. 예컨대, i) 공정 특성상 가변 저항층(139a)의 보호가 필요없는 경우, ⅱ)가열 전극층(137)과의 콘택 면적의 확대가 필요할 때, ⅲ) 메모리 셀들(130c)의 측면 경사가 기판에 거의 수직하게 형성되거나 메모리 셀들(130c)이 큰 사이즈로 형성되어, 상기 하드 마스크 또는 희생층의 제거 후 트렌치 내부로의 캡필 특성이 우수한 경우 등을 들 수 있다.
도 12를 참조하면, 본 실시예의 메모리 소자(100g)는, 메모리 셀들(130d)에서 가열 전극층(137b)이 가변 저항층(139a) 상부에 배치된다는 측면에서, 도 9의 메모리 소자(100d)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100g)에서는 스페이서(138a)가 가열 전극층(137b)만을 둘러싸는 구조를 가질 수 있다.
구체적으로, 본 실시예의 메모리 소자(100g)에서, 가변 저항층(139a)의 측면에서 스페이서가 형성되지 않을 수 있다. 따라서, 도 11의 메모리 소자(100f)에서와 같이, 가변 저항층(139a)의 측면은 메모리 셀들(130d)의 측면의 일부를 구성할 수 있다. 또한, 가열 전극층(137b)이 가변 저항층(139a)의 상부에 배치되고, 스페이서(138a)는 가열 전극층(137b)만을 둘러싸는 구조로 가변 저항층(139a) 상에 형성될 수 있다. 스페이서(138a)의 외부 측면은 메모리 셀들(130d)의 측면의 일부를 구성할 수 있다.
이러한 구조는 트렌치 내부에 가변 저항층(139a) 형성 후, 가변 저항층(139a)의 상부 일부를 제거하고, 제거된 부분에 스페이서(138a)를 형성한 후, 남은 공간에 가열 전극층(137b)을 형성함으로써 구현될 수 있다.
가열 전극층(137b)이 스페이서(138a)에 의해 둘러싸이므로, 가열 전극층(137b)의 수평 단면적은 가변 저항층(139a)의 수평 단면적보다 작을 수 있다. 따라서, 가변 저항층(139a)의 상면 중 일부분이 가열 전극층(137b)에 접촉할 수 있다. 따라서, 도 3, 및 도 6 내지 도 8의 메모리 소자(100, 100a ~ 100c)와는 반대로 가변 저항층(139a)과 가열 전극층(137b)의 콘택 면적이 조절될 수 있다. 다시 말해서, 도 3, 및 도 6 내지 도 8의 메모리 소자(100, 100a ~ 100c)에서는 가변 저항층(139)을 스페이서(138)로 제한하여 가변 저항층(139)의 수평 단면적을 감소시켜 가열 전극층(137)과의 콘택 면적을 감소시키는 반면, 본 실시예의 메모리 소자(100g)에서는 가열 전극층(137b)을 스페이서(138a)로 제한하여 가열 전극층(137b)의 수평 단면적을 감소시켜 가변 저항층(139a)과의 콘택 면적을 감소시킬 수 있다. 한편, 도 9 및 도 10의 메모리 소자(100d, 100e)의 경우는 가변 저항층(139)과 가열 전극층(137a)의 수평 단면적이 함께 감소하여 콘택 면적이 감소한 것으로 볼 수 있다.
도 13을 참조하면, 본 실시예의 메모리 소자(100h)는, 메모리 셀들(130e)이 가변 저항층(139) 상에 배치된 상부 전극층(132) 더 포함한다는 점에서, 도 3의 메모리 소자와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100h)에서는 가변 저항층(139)과 제2 전극 라인들(120) 사이에 배치된 상부 전극층(132)을 더 포함할 수 있다. 상부 전극층(132)은, 도 9 및 도 10의 메모리 소자(100d, 100e)의 가열 전극층(137a)과 마찬가지로, 제2 전극 라인들(120)의 식각 공정에서 가변 저항층(139)의 손상을 방지하는 기능을 방지할 수 있다. 또한, 상부 전극층(132)은 가변 저항층(139)과 제2 전극 라인들(120)의 접속력을 강화시켜 콘택 불량의 문제를 해결할 수도 있다.
참고로, 지금까지 중간 전극층, 가열 전극층, 상부 전극층을 구별하여 설명하였지만, 그러한 구별은 크게 중요하지 않을 수 있다. 예컨대, 가변 저항층(139)을 기준으로 상부의 전극층을 상부 전극부라 하고 하부의 전극층을 중간 전극부이라 할 때, 중간 전극부와 상부 전극부 중 적어도 하나는 가변 저항층(139)에 콘택하는 가열층을 포함할 수 있다. 상기 가열층은 중간 전극부 및/또는 상부 전극부 자체를 구성할 수 있다. 상기 가열층이 중간 전극부 및/또는 상부 전극부를 구성하는 경우, 상기 가열층은 중간 전극부 및/또는 상부 전극부의 일부 또는 전부를 구성할 수 있다. 예컨대, 도 9 및 도 10의 메모리 소자(100d, 100e)에서, 가열 전극층(137a)이 상기 상부 전극부를 구성하는 것으로 볼 수 있다. 또한, 본 실시예의 메모리 소자(100h)의 상부 전극층(132)도 상기 가열층과 같은 기능을 수행할 수 있다.
한편, 상기 가열층은 별도의 층으로서, 전극 기능의 전극층에 적층된 구조로 중간 전극부 및/또는 상부 전극부에 포함될 수 있다. 예컨대, 본 실시예의 메모리 소자(100h)와 도 3, 도 6 내지 도 8, 및 도 11의 메모리 소자(100, 100a ~ 100c, 100f)에서, 중간 전극층(135, 135a)이 상기 전극층에 해당하고 가열 전극층(137)이 상기 가열층에 해당할 수 있다. 따라서, 중간 전극층(135, 135a)과 가열 전극층(137)이 함께 상기 중간 전극부를 구성하는 것으로 해석할 수 있다.
도 14를 참조하면, 본 실시예의 메모리 소자(100i)는, 메모리 셀들(130f)의 상부 전극층(132a)이 제2 전극 라인들(120)의 하부에서 제2 방향(Y 방향)으로 연장하는 구조로 배치된다는 점에서, 지금까지의 실시예들의 메모리 소자들(100, 100a ~ 100h)과 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100i)에서, 메모리 셀들(130f)은 가변 제2 전극 라인들(120)의 하부에 배치되고 제2 방향으로 연장하는 상부 전극층(132a)을 포함할 수 있다. 이러한 상부 전극층(132a)은 가변 저항층(139), 스페이서(138) 및 제2 절연층(142)의 상면에 접하면서 제2 방향으로 연장할 수 있다.
상부 전극층(132a)은 제2 전극 라인들(120)을 다마신 공정으로 형성할 때, 함께 형성될 수 있다. 예컨대, 제3 절연층(143) 내에 라인 형태의 트렌치들을 형성하고, 상기 트렌치들을 완전히 채우는 상부 전극용 물질층을 형성한 후, 에치백을 통해 상기 트렌치들의 바닥면에만 상기 물질층을 남김으로써, 상부 전극층(132a)을 형성할 수 있다.
한편, 전술한 바와 같이, 중간 전극층(135)과 상부 전극층(132a) 중 적어도 하나는 가변 저항층(139)을 가열하기 위한 가열층을 포함할 수 있다. 예컨대, 본 실시예의 메모리 소자(100i)에서 상부 전극층(132a)은 가열층으로서 기능할 수 있다. 다시 말해서, 본 실시예의 메모리 소자(100i)의 상부 전극층(132a)은 도 9 및 도 10의 메모리 소자(100d, 100e)의 가열 전극층(137a)에 해당할 수 있다.
도 15를 참조하면, 본 실시예의 메모리 소자(100j)는, 메모리 셀들(130g)의 상부 전극층(132b)이 제2 전극 라인들(120)의 하면과 양 측면을 감싸면서 제2 방향(Y 방향)으로 연장하는 구조로 배치된다는 점에서, 도 14의 메모리 소자(100i)와 다를 수 있다. 도시된 바와 같이, 상부 전극층(132b)은 제2 전극 라인들(120)의 하면과 양 측면을 감싸면서 제2 방향(Y 방향)으로 연장하며, 가변 저항층(139), 스페이서(138) 및 제2 절연층(142)의 상면에 콘택할 수 있다.
이러한 상부 전극층(132b) 역시 제2 전극 라인들(120)을 다마신 공정으로 형성할 때, 함께 형성될 수 있다. 예컨대, 제3 절연층(143) 내에 라인 형태의 트렌치들을 형성하고, 상기 트렌치들의 바닥과 양 측벽, 그리고 제3 절연층(143) 상에 균일한 두께로 상부 전극용 물질층을 형성한다. 이후, 상기 트렌치들을 완전히 채우도록 상기 상부 전극용 물질층 상에 제2 전극 라인들(120)을 위한 도전 물질층을 형성하고, 에치백 및/또는 CMP 등을 통해 제3 절연층(143)의 상면이 노출되도록 평탄화함으로써, 상부 전극층(132b)과 제2 전극 라인들(120)을 형성할 수 있다.
한편, 본 실시예의 메모리 소자(100j)에서도, 중간 전극층(135)과 상부 전극층(132b) 중 적어도 하나가 가변 저항층(139)을 가열하기 위한 가열층을 포함할 수 있다. 예컨대, 본 실시예의 메모리 소자(100j)에서 상부 전극층(132b)은 가열층으로서 기능함으로써, 도 9 및 도 10의 메모리 소자(100d, 100e)의 가열 전극층(137a)에 해당할 수 있다.
도 16a를 참조하면, 본 실시예의 메모리 소자(100k)는 제2 전극 라인들(120a)이 하부로 갈수록 넓어지는 구조로 형성된다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100k)에서, 제2 전극 라인들(120a)은 양각 식각 공정을 통해 형성될 수 있다. 구체적으로, 가변 저항층(139), 스페이서(138) 및 제2 절연층(142) 상에 제2 전극 라인들을 위한 도전 물질층을 형성하고, 상기 도전 물질층 상에 제2 방향(Y 방향)으로 연장하는, 라인 형태의 마스크 패턴을 형성한다. 이후, 상기 마스크 패턴을 이용하여 상기 도전 물질층을 식각함으로써, 도시된 바와 같은 제2 전극 라인들(120a)을 형성할 수 있다.
제2 전극 라인들(120a)이 양각 식각으로 형성되는 경우에, 제2 절연층(142)과 제3 절연층(143) 상에 별도의 식각 정지막은 배치되지 않는다. 왜냐하면, 제2 전극 라인들(120a)을 구성하는 금속층은 가변 저항층(139)에 바로 콘택하므로 제2 절연층 상에 식각 정지막이 형성될 필요가 없다. 또한, 일반적으로 금속층은 산화막 또는 질화막 계통의 제2 절연층(142)에 대하여 식각 선택비가 크기 때문에, 금속층을 식각하는 공정에서 제2 절연층(142)의 식각 방지를 위한 별도의 식각 정지막을 배치할 필요가 없다.
도 16b를 참조하면, 본 실시예의 메모리 소자(100l)는 상부 전극층(132a)이 제2 방향으로 연장하는 라인 형태로 형성된다는 점에서, 도 14의 메모리 소자(100i)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100l)에서, 제2 전극 라인들(120a)과 상부 전극층(132a)은 양각 식각 공정으로 형성되고, 그에 따라, 제2 전극 라인들(120a)과 상부 전극층(132a)은 하부로 갈수록 넓어지는 구조를 가질 수 있다.
구체적으로, 가변 저항층(139), 스페이서(138) 및 제2 절연층(142) 상에 제2 상부 전극용 물질층 및 제2 전극 라인들을 위한 도전 물질층을 순차적으로 적층하고, 상기 도전 물질층 상에 제2 방향(Y 방향)으로 연장하는, 라인 형태의 마스크 패턴을 형성한다. 이후, 상기 마스크 패턴을 이용하여 상기 도전 물질층과 상부 전극용 물질층을 식각함으로써, 도시된 바와 같은 상부 전극층(132a) 및 제2 전극 라인들(120a)을 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 본 실시예의 메모리 소자(100m)는 기판(101) 상의 제1 레벨에 형성된 구동 회로 영역(DCR)과, 기판(101) 상의 제2 레벨에 형성된 메모리 셀 영역(MCR)을 포함할 수 있다. 여기서, "레벨"은 기판(101)으로부터 수직 방향(도 2에서 Z 방향)으로의 높이를 의미할 수 있다. 기판(101) 상에서 상기 제1 레벨이 상기 제2 레벨보다 기판(101)에 더 가까울 수 있다.
구동 회로 영역(DCR)은 메모리 셀 영역(MCR)의 메모리 셀들을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들로서, 앞서 도 2 및 도 3의 설명 부분에서 언급한 집적 회로층에 해당할 수 있다. 예컨대, 구동 회로 영역(DCR)에 배치되는 주변 회로들은 메모리 셀 영역(MCR)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예컨대, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
기판(101)에는 소자 분리막(102)에 의해 구동 회로용 활성 영역(AC)이 정의될 수 있다. 기판(101)의 활성 영역(AC) 위에는 구동 회로 영역(DCR)을 구성하는 복수의 트랜지스터들(TR)이 배치될 수 있다. 트랜지스터들(TR)은 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(103)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(103) 위에 식각 정지막(104)이 형성될 수 있다. 식각 정지막(104)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(104) 상에 복수의 하부 층간 절연층(172A, 172B, 172C)이 순차적으로 적층될 수 있다. 하부 층간 절연층(172A, 172B, 172C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(DCR)은 트랜지스터들(TR)에 전기적으로 연결되는 다층 배선 구조(170)을 포함할 수 있다. 다층 배선 구조(170)는 하부 층간 절연층(172A, 172B, 172C)에 의해 상호 절연될 수 있다.
다층 배선 구조(170)는 기판(101) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(176A), 제1 배선층(178A), 제2 콘택(176B), 및 제2 배선층(178B)을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선층(178A) 및 제2 배선층(178B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(178A) 및 제2 배선층(178B)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
본 실시예의 메모리 소자(100m)에서, 다층 배선 구조(170)가 제1 배선층(178A) 및 제2 배선층(178B)을 포함하는 2층의 배선 구조를 갖는 것으로 예시되었으나, 다층 배선 구조(170)가 그에 한정되는 것은 아니다. 예컨대, 구동 회로 영역(DCR)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(170)는 3층 이상의 다층 배선 구조를 가질 수 있다.
하부 층간 절연층(172A, 172B, 172C) 상에는 층간 절연층(105)이 형성될 수 있다. 메모리 셀 영역(MCR)은 층간 절연층(105) 상에 배치될 수 있다. 층간 절연층(105) 및 메모리 셀 영역(MCR) 영역은 도 2 및 도 3의 메모리 소자(100)에 대해 설명한 바와 같다. 예컨대, 메모리 셀 영역(MCR)은 제1 전극 라인층(110L), 메모리 셀층(MCL) 및 제2 전극 라인층(120L)을 포함할 수 있다. 물론, 메모리 셀 영역(MCR)에는 도 2 및 도 3의 메모리 소자(100)의 구조에 한하지 않고, 도 5 내지 도 13b의 메모리 소자(100a ~ 100j)의 구조가 채용될 수도 있다.
도시되지는 않았지만, 메모리 셀 어레이 영역(MCR)과 구동 회로 영역(DCR)과의 사이에 연결되는 배선 구조물(미도시)이 층간 절연층(105)을 관통하여 배치될 수 있다. 본 실시예의 메모리 소자(100m)의 경우, 구동 회로 영역(DCR) 상부에 메모리 셀 영역(MCR)이 배치되는 구조를 가짐에 따라, 메모리 소자의 집적도가 크게 향상될 수 있다.
지금까지 다양한 구조의 크로스-포인트 구조의 메모리 소자들이 예시되었지만, 본 발명의 기술적 사상이 그에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 메모리 셀이 전체적으로 양각 식각으로 형성되어 하부로 갈수록 넓어지는 구조를 가지며, 가변 저항층이 상기 메모리 셀의 하부 물질층들과 별도로 다마신으로 공정으로 형성됨으로써, 상기 가변 저항층이 상기 하부 물질층들에 셀프-얼라인 되면서도 상기 하부 물질층의 구조와는 독립적인 다양한 구조를 갖는 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 18은 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 19는 도 18의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다. 도 2 및 도 3에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 본 실시예의 메모리 소자(200)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 가질 수 있다.
구체적으로 제1 전극 라인층(110L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함하고, 제2 전극 라인층(120L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120a)을 포함할 수 있다. 또한, 제3 전극 라인층(150L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제3 전극 라인들(150)을 포함할 수 있다. 한편, 제3 전극 라인들(150)은 제3 방향(Z 방향)의 위치만 다를 뿐, 연장 방향이나 배치 구조에서 제1 전극 라인들(110)과 실질적으로 동일할 수 있다. 따라서, 제3 전극 라인들(150)은 제3 전극 라인층(150L)의 제1 전극 라인들로 언급될 수도 있다.
메모리 소자의 구동 측면에서, 제1 전극 라인들(110)과 제3 전극 라인들(150)은 워드 라인들에 해당할 수 있고, 제2 전극 라인들(120a)은 비트 라인들에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)과 제3 전극 라인들(150)이 비트 라인들에 해당하고, 제2 전극 라인들(120a)이 워드 라인들에 해당할 수도 있다. 제1 전극 라인들(110)과 제3 전극 라인들(150)이 워드 라인들에 해당하는 경우에, 제1 전극 라인들(110)은 하부 워드 라인들에 해당하고, 제3 전극 라인들(150)은 상부 워드 라인들에 해당하며, 제2 전극 라인들(120a)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다.
제1 전극 라인들(110) 내지 제3 전극 라인들(150)의 재질은 도 2 및 도 3의 설명 부분에서, 제1 전극 라인들(110)과 제2 전극 라인들(120)에 대해 설명한 바와 같다. 또한, 제1 전극 라인들(110)의 구조는 도 2 및 도 3의 설명 부분에서, 제1 전극 라인들(110)에 대해 설명한 바와 같다. 제2 전극 라인들(120a)의 구조는 도 2 및 도 3의 메모리 소자(100)의 제2 전극 라인들(120)과 유사하나 상부로 제2 메모리 셀들(130-2)이 배치됨에 따라, 제2 방향(Y 방향)으로 배치된 제2 메모리 셀들(130-2) 사이에 대응하여 상면에 제3 리세스(R3)가 형성될 수 있다. 제3 리세스(R3)는 제2 메모리 셀들(130-2) 사이에 배치된 제4 절연층(145)의 하부 부분에 의해 채워질 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 복수의 제1 메모리 셀들(130-1, 도 1에서 MC1)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들(130-2, 도 1에서 MC2)을 포함할 수 있다. 도시된 바와 같이 제1 전극 라인들(110)과 제2 전극 라인들(120a)은 서로 교차하며, 제2 전극 라인들(120a)과 제3 전극 라인들(150)은 서로 교차할 수 있다. 제1 메모리 셀들(130-1)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120a)이 교차하는 부분들에 배치될 수 있다. 제2 메모리 셀들(130-2)은 제2 전극 라인층(120L)과 제3 전극 라인층(150L) 사이의 제2 전극 라인들(120a)과 제3 전극 라인들(150)이 교차하는 부분들에 배치될 수 있다.
제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 도 2 및 도 3의 메모리 소자(100)의 메모리 셀들(130)과 같이 사각기둥 형태의 필라 구조를 가질 수 있다. 물론, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 사각기둥에 한하지 않고, 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다. 또한, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 도시된 바와 같이, 전체적으로 하부가 상부보다 넓은 구조를 가질 수 있다. 예컨대, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 기본적으로 양각 식각 공정을 통해 형성될 수 있다. 다만, 전술한 바와 같이, 가변 저항층(139-1, 139-2) 및 스페이서(138-1, 138-2)는 하드 마스크 또는 희생층을 이용한 다마신 공정을 통해 하부 물질층들에 셀프-얼라인 된 구조로 형성될 수 있다.
제1 메모리 셀들(130-1) 및 제2 메모리 셀들(130-2)은 각각 하부 전극층(131-1, 131-2), 선택 소자층(133-1, 133-2), 중간 전극층(135-1, 135-2), 가열 전극층(137-1, 137-2), 및 가변 저항층(139-1, 139-2), 및 스페이서(138-1, 138-2)를 포함할 수 있다. 하부 전극층(131-1, 131-2), 선택 소자층(133-1, 133-2), 중간 전극층(135-1, 135-2), 가열 전극층(137-1, 137-2), 및 가변 저항층(139-1, 139-2), 및 스페이서(138-1, 138-2)는, 도 2 및 도 3의 설명 부분에서, 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가열 전극층(137), 및 가변 저항층(139), 및 스페이서(138)에 대해 설명한 바와 같다.
제1 전극 라인들(110) 사이에 제1 절연층(141)이 배치되고, 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(130-1) 사이에 제2 절연층(142)이 배치될 수 있다. 또한, 제2 전극 라인들(120a) 사이에는 제3 절연층(143a)이 배치되고, 제2 메모리 셀층(MCL2)의 제2 메모리 셀들(130-2) 사이에 제4 절연층(145)이 배치될 수 있다. 제3 전극 라인들(150) 사이에 제5 절연층(147)이 배치될 수 있다.
제1 절연층 내지 제5 절연층(141, 142, 143a, 145, 147)의 재질이나 기능 등은 도 2 및 도 3의 설명 부분에서 제1 절연층 내지 제3 절연층(141, 142, 143)에 대해 설명한 바와 같다. 또한, 제1 절연층 및 제2 절연층(141, 142)의 구조는 도 2 및 도 3의 설명 부분에서, 제1 절연층 및 제2 절연층(141, 142)에 대해 설명한 바와 같다. 제3 절연층(143a)의 구조는 도 2 및 도 3의 메모리 소자(100)의 제3 절연층(143)과 유사하나 상부로 제2 메모리 셀들(130-2)이 배치됨에 따라, 제1 방향(X 방향)으로 배치된 제2 메모리 셀들(130-2) 사이에 대응하여 상면에 제4 리세스(R4)가 형성될 수 있다. 제4 리세스(R4)는 제2 메모리 셀들(130-2) 사이에 배치된 제4 절연층(145)의 하부 부분에 의해 채워질 수 있다.
제4 절연층(145)은 제2 메모리 셀들(130-2) 사이에 배치된다는 점을 제외하고 제2 절연층(142)과 실질적으로 동일한 구조를 가질 수 있다. 제5 절연층(147)은 제3 전극 라인들(150) 사이에서 제1 방향(X 방향)으로 연장하는 구조로 형성되고 제3 전극 라인들(150)에 대응하여 복수 개 형성될 수 있다. 한편, 제5 절연층(147)과 제4 절연층(145) 사이에는 식각 정지막(147E)이 배치될 수 있다. 식각 정지막(147E)의 기능이나 재질 등은 도 2 및 도 3의 설명 부분에서, 식각 정지막(143E)에 대해 설명한 바와 같다. 한편, 제2 전극 라인들(120a) 및 제3 전극 라인들(150)이 양각 식각 공정을 통해 형성되는 경우에, 식각 정지막(143E, 147E)은 형성될 필요가 없다.
한편, 제2 절연층(142) 및/또는 제4 절연층(145)을 대신하여, 제1 메모리 셀들(130-1) 및/또는 제2 메모리 셀들(130-2) 사이에 에어갭들(미도시)이 형성될 수 있다. 에어갭들이 형성되는 경우, 상기 에어갭들과 메모리 셀들(130-1, 130-2) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수 있다.
지금까지, 도 2 및 도 3의 메모리 소자(100)의 메모리 셀들(130)이 2층으로 적층된 구조를 설명하였지만, 본 실시예의 메모리 소자(200)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(200)는 도 5 내지 도 17b의 메모리 소자(100a ~ 100m)의 메모리 셀들(130a ~130e)이 2층으로 적층된 구조로 형성될 수 있다.
본 실시예의 메모리 소자(200)는, 메모리 셀들(130-1, 130-2)의 하부 물질층들이 양각 식각 공정을 통해 형성되되, 가변 저항층(139-1. 139-2)이 상기 하부 물질층들과는 별도로 하드 마스크 또는 희생막을 이용하여 다마신 공정으로 형성됨으로써, 가변 저항층(139-1, 139-2)의 손상이 최소화된 메모리 셀들(130-1, 130-2)을 구현할 수 있도록 한다. 또한, 상기 하드 마스크 또는 희생막을 이용한 다마신 공정에 기인하여, 가변 저항층(139-1, 139-2)이 메모리 셀들(130-1, 130-2)의 하부 물질층들에 셀프-얼라인 되므로, 미스-얼라인 마진이 최소화될 수 있다. 따라서, 본 실시예의 메모리 소자(200)는, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
더 나아가, 본 실시예의 메모리 소자(200)는, 가변 저항층(139-1, 139-2)이 다마신 공정으로 형성될 때, 가변 저항층(139-1, 139-2)의 수평 단면적이 조절되도록 스페이서(138-1, 138-2)가 형성됨으로써, 가변 저항층(139-1, 139-2)과 가열 전극층(137-1, 137-2)의 콘택 면적이 조절되어, 타겟 저항 특성의 메모리 셀들을 구비한 우수한 메모리 소자를 구현할 수 있도록 한다.
도 20 내지 도 22는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 19의 단면도에 대응한다. 도 2, 도 3, 도 18 및 도 19에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 20을 참조하면, 본 실시예의 메모리 소자(200a)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 갖는다는 점에서, 도 19의 메모리 소자(200)와 유사할 수 있다. 그러나 실시예의 메모리 소자(200a)는 제2 전극 라인들(120b)이 하부층(122)과 상부층(124)을 포함한다는 점에서, 도 19의 메모리 소자(200)와 다를 수 있다.
구체적으로, 실시예의 메모리 소자(200a)에서, 제2 전극 라인들(120b)은 하부층(122)과 상부층(124)을 포함할 수 있다. 또한, 제2 전극 라인들(120b) 사이에 배치되는 제2 절연층(143b) 역시 하부층(122)에 대응하는 하부 제2 절연층(143d)과 상부층(124)에 대응하는 상부 제2 절연층(143u)을 포함할 수 있다.
본 실시예의 메모리 소자(200a)는, 기본적으로 도 19의 메모리 소자(200)와 같은 방식으로 도 6의 메모리 소자(100a)가 2층으로 적층된 구조와 유사할 수 있다. 다만, 도 19의 메모리 소자(200)의 적층 방식의 경우는 제2 전극 라인들(120a)과 제2 절연층(143a) 상에 제2 메모리 셀들(130-2)이 바로 적층되는 구조를 갖는 반면에, 본 실시예의 메모리 소자(200a)에서는 하부층(122, 6의 120에 해당)과 하부 제2 절연층(143d, 도 6의 143에 해당) 상에 상부층(124, 도 6의 110a에 해당)과 메모리 셀들(130-2)이 적층되는 구조를 가질 수 있다. 다시 말해서, 본 실시예의 메모리 소자(200a)는 하부의 제1 전극 라인들(110), 제1 메모리 셀들(130-1) 및 하부층(122)이 방향만 90°회전하여 그대로 적층된 구조를 가질 수 있다. 따라서, 하부층(122)이 도 6의 메모리 소자(100a)의 제2 전극 라인들(120)에 대응하고, 상부층(124)이 도 6의 메모리 소자(100a)의 제1 전극 라인들(110a)에 대응할 수 있다. 또한, 하부 제2 절연층(143d)이 도 6의 메모리 소자(100a)의 제3 절연층(143)에 대응하고, 상부 제2 절연층(143u)이 도 6의 메모리 소자(100a)의 제1 절연층(141a)에 대응할 수 있다.
도 21을 참조하면, 본 실시예의 메모리 소자(200b)는, 메모리 셀들(130b-1, 130b-2)에서 가열 전극층(137a-1, 137a-2)이 가변 저항층(139-1, 139-2)의 상부에 배치된다는 점에서, 도 20의 메모리 소자(200a)와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(200b)에서도, 제2 전극 라인들(120b)은 하부층(122)과 상부층(124)을 포함할 수 있다. 또한, 제2 전극 라인들(120b) 사이에 배치되는 제2 절연층(143b) 역시 하부층(122)에 대응하는 하부 제2 절연층(143d)과 상부층(124)에 대응하는 상부 제2 절연층(143u)을 포함할 수 있다. 한편, 메모리 셀들(130b-1, 130b-2)은 도 9의 메모리 소자(100d)의 메모리 셀들(130b)과 같이, 가열 전극층(137a-1, 137a-2)이 가변 저항층(139-1, 139-2) 상에 배치되고 스페이서(138-1, 138-2)에 의해 둘러싸이는 구조를 가질 수 있다.
도 22를 참조하면, 본 실시예의 메모리 소자(200c)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 갖는다는 점에서, 도 19의 메모리 소자(200)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(200c)는 도 10의 메모리 소자(100e)의 제1 전극 라인들(110b) 및 메모리 셀(130b)을 2층 구조로 포함한다는 점에서, 도 19의 메모리 소자(200)와 다를 수 있다.
구체적으로, 본 실시예의 메모리 소자(200c)에서, 하부의 제1 전극 라인들(110b)은 제1 메모리 셀들(130b-1)과 함께 식각되어 형성될 수 있다. 그에 따라, 제2 절연층(142a)은 제1 메모리 셀들(130b-1) 사이 및 제1 전극 라인들(110b) 사이에 배치될 수 있다. 또한, 중간 부분의 제2 전극 라인들(120c)은 제2 메모리 셀들(130b-2)과 함께 식각되어 형성될 수 있다. 그에 따라, 제4 절연층(145a)은 제2 메모리 셀들(130b-2) 사이 및 제2 전극 라인들(120c) 사이에 배치될 수 있다.
본 실시예의 메모리 소자(200c)는 도 19의 메모리 소자(200)의 적층 구조와 같이 제2 전극 라인들(120c)을 제1 메모리 셀들(130b-1)과 제2 메모리 셀들(130b-2)이 공유할 수 있다. 다시 말해서, 제2 전극 라인들(120c)은 제1 메모리 셀들(130b-1) 또는 제2 메모리 셀들(130b-2)을 형성할 때 한 번만 형성될 수 있다. 따라서, 제1 메모리 셀들(130b-1)을 형성할 때, 제2 전극 라인들을 형성하고, 또한 제2 메모리 셀들(130b-2)을 형성할 때 제1 전극 라인들을 다시 형성하는 공정에 비해 공정을 크게 간소화할 수 있다. 또한, 하나의 전극 라인들에 해당하는 층이 생략됨으로써, 메모리 소자의 전체 높이도 감소할 수 있다.
덧붙여, 도 20 및 도 21의 메모리 소자(200a, 200b)의 구조는 도 19 및 도 22의 메모리 소자(200 200c)와 달리 제1 메모리 셀들(130b-1)의 제2 전극 라인들, 예컨대, 하부층(122)과, 제2 메모리 셀들(130b-2)의 제1 전극 라인들, 예컨대 상부층(124)이 각각 형성된 구조라고 볼 수 있다.
한편, 본 발명의 기술적 사상이 전술한 2층 구조의 메모리 소자들(200, 200a ~ 200c)에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 2층의 크로스-포인트 적층 구조를 포함하고, 메모리 셀들의 하부 물질층들이 양각 식각 공정으로 형성되되 가변 저항층이 상기 하부 물질층들과 별도로 다마신 공정으로 형성됨으로써, 손상이 최소화되고 상기 하부 물질층들에 셀프-얼라인 되며, 스페이서를 통해 가열 전극층과의 콘택 면적이 최적화된 구조의 가변 저항층을 구비한 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 23은 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 24는 도 23의 3X-3X' 및 3Y-3Y' 부분을 절단하여 보여주는 단면도이다. 도 2, 도 3, 도 18, 및 도 19에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 23 및 도 24를 참조하면, 본 실시예의 메모리 소자(1000)는 적층된 4개의 메모리 셀층(MCL1, MCL2, MCL3, MCL4)을 포함하는 4층 구조를 가질 수 있다. 구체적으로 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이에 제1 메모리 셀층(MCL1)이 배치되고, 제2 전극 라인층(120L)과 제3 전극 라인층(150L) 사이에 제2 메모리 셀층(MCL2)이 배치될 수 있다. 제3 전극 라인층(150L) 상에 제2 층간 절연층(160)이 형성되고, 제2 층간 절연층(160) 상에 제1 상부 전극 라인층(210L), 제2 상부 전극 라인층(220L), 제3 상부 전극 라인층(250L)이 배치될 수 있다. 제1 상부 전극 라인층(210L)은 제1 전극 라인들(110)과 동일한 구조의 제1 상부 전극 라인들(210)을 포함하고, 제2 상부 전극 라인층(220L)은 제2 전극 라인들(120a)과 동일한 구조의 제2 상부 전극 라인들(220a)을 포함하며, 제3 상부 전극 라인층(250L)은 제3 전극 라인들(150) 또는 제1 전극 라인들(110)과 동일한 구조의 제3 상부 전극 라인들(250)을 포함할 수 있다. 제1 상부 전극 라인층(210L)과 제2 상부 전극 라인층(220L) 사이에 제1 상부 메모리 셀층(MCL3)이 배치되고, 제2 상부 전극 라인층(220L)과 제3 상부 전극 라인층(250L) 사이에 제2 상부 메모리 셀층(MCL4)이 배치될 수 있다.
제1 전극 라인층(110L) 내지 제3 전극 라인층(150L), 제1 메모리 셀층(MCL1) 및 제2 메모리 셀층(MCL2)은, 도 18 및 도 19의 설명 부분에서 설명한 바와 같다. 또한, 제1 상부 전극 라인층(210L) 내지 제3 상부 전극 라인층(250L), 제1 상부 메모리 셀층(MCL3) 및 제2 상부 메모리 셀층(MCL4) 역시, 층간 절연층(105) 대신 제2 층간 절연층(160) 상에 배치된다는 점을 제외하고, 제1 전극 라인층(110L) 내지 제3 전극 라인층(150L), 제1 메모리 셀층(MCL1) 및 제2 메모리 셀층(MCL2)과 실질적으로 동일할 수 있다. 따라서, 각 구성 부분들에 대한 구체적인 설명은 생략한다.
본 실시예의 메모리 소자(1000)는 기본적으로 도 18 및 도 19의 2층 구조의 메모리 소자(200)가 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수 있다. 그러나 본 실시예의 메모리 소자(1000)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(1000)는 도 20 내지 22에 예시된 2층 구조의 메모리 소자들(200a ~ 200c)이 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수도 있다. 또한, 본 실시예의 메모리 소자(1000)는 도 5 내지 도 17b의 메모리 소자(100a ~ 100m)의 메모리 셀들(130a ~130e)이 2층으로 적층된 구조가, 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수도 있다.
한편, 본 실시예의 메모리 소자(1000)가 4개의 메모리 셀층(MCL1, MCL2, MCL3, MCL4)을 포함하는 4층 구조를 가지지만, 본 발명의 기술적 사상이 그에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 3차원 크로스-포인트 적층 구조를 포함하고, 층간 절연층을 매개로 2층 구조의 메모리 소자가 적어도 3개 적층되며, 메모리 셀들의 하부 물질층들이 양각 식각 공정으로 형성되되 가변 저항층이 상기 하부 물질층들과 별도로 다마신 공정으로 형성됨으로써, 손상이 최소화되고 상기 하부 물질층들에 셀프-얼라인 되며, 스페이서를 통해 가열 전극층과의 콘택 면적이 최적화된 구조의 가변 저항층을 구비한 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 25a 내지 도 25p는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응한다.
도 25a를 참조하면, 먼저, 기판(101)의 층간 절연층(105) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 제1 전극 라인들(110)을 형성한다. 제1 전극 라인들(110)은 다마신 공정으로 형성할 수 있다. 그에 따라, 제1 전극 라인들(110)은 하부로 갈수록 좁아지는 구조를 가질 수 있다. 제1 전극 라인들(110)의 재질은 도 2 및 도 3의 설명 부분에서 설명한 바와 같다. 제1 전극 라인들(110) 사이에는 제1 방향으로 연장하는 제1 절연층(141)이 배치될 수 있다.
한편, 제1 전극 라인들(110)은 양각 식각 공정을 통해 형성할 수도 있다. 제1 전극 라인들(110)이 양각 식각 공정으로 형성된 경우, 제1 전극 라인들(110)은 하부로 갈수록 넓어지는 구조를 가질 수 있다.
도 25b를 참조하면, 제1 전극 라인들(110) 및 제1 절연층(141) 상에 하부 전극용 물질층(131l-1), 선택 소자용 물질층(133l-1), 중간 전극용 물질층(135l-1), 및 가열 전극용 물질층(137l-1)을 순차적으로 적층하여 제1 적층 구조체(130l-1)를 형성한다. 제1 적층 구조체(130l-1)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
도 25c를 참조하면, 이후, 제1 적층 구조체(130l-1)의 가열 전극용 물질층(137l-1) 상에 하드 마스크 또는 희생층(190)을 형성한다. 하드 마스크는 일반적으로 하부의 식각 대상층을 식각하는데 이용하는 물질층으로서, 실리콘옥사이드와 같은 산화물, 실리콘나이트라이드와 같은 질화물, 또는 그 외 다른 유전체 물질로 형성될 수 있다. 이러한 하드 마스크는 포토리소그라피 공정을 통해 형성된 PR(Photo-Resist) 패턴을 이용하여 패터닝될 수 있다.
한편, 희생층은 하드 마스크와 실질적으로 동일한 기능을 할 수 있는 물질층으로서, 일반적으로 하드 마스크로 이용되는 물질층 이외의 물질층을 의미할 수 있다. 이러한 희생층은 차후 습식 또는 건식 에치백을 통해 용이하게 제거 가능한 물질로 형성될 수 있다. 이하, 하드 마스크와 희생층을 따로 구별하지 않고 하드 마스크(190)로 통칭하여 사용한다.
도 25d를 참조하면, 하드 마스크(190)를 PR 패턴을 이용하여 식각하여 상기 가열 전극용 물질층(137l-1) 상에 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 하드 마스크 패턴(190a-1)을 형성한다. 상기 PR 패턴은 전술한 바와 같이 포토리소그라피 공정을 통해 형성될 수 있다. 참고로, 하드 마스크 패턴(190a-1)은 수십 ㎚ 이하의 매우 미세한 피치(picth)를 가질 수 있다. 그에 따라, 하드 마스크 패턴(190a-1)은 단순히 PR 패턴을 이용하여 바로 형성된다기보다는 DPT(Double Patterning Technology)나 QPT(Quadruple Patterning Technology)와 같은 공정을 통해 형성될 수 있다.
하드 마스크 패턴(190a-1) 형성 후, 하드 마스크 패턴(190a-1)을 이용하여 제1 적층 구조체(130l-1)를 식각하여 제1 셀 구조체들(130c-1)을 형성한다. 제1 셀 구조체들(130c-1)은 제1 방향과 제2 방향으로 서로 이격되고, 각각 하부 전극층(131-1), 선택 소자층(133-1), 중간 전극층(135-1), 가열 전극층(137-1) 및 하드 마스크 패턴(190a-1)을 포함할 수 있다. 이러한 제1 셀 구조체들(130c-1)은 양각 식각 공정을 통해 형성되므로 하부로 갈수록 넓어지는 구조를 가질 수 있다. 한편, 도시된 바와 같이, 하드 마스크 패턴(190a-1)을 이용한 제1 적층 구조체(130l-1)의 식각 공정에서, 제1 전극 라인들(110)의 상면에 제1 리세스들(R1)이 형성되고 제1 절연층(141)의 상면에 제2 리세스들(R2)이 형성될 수 있다.
도 25e를 참조하면, 제1 셀 구조체들(130c-1) 형성 후, 제1 셀 구조체들(130c-1) 사이를 채우고, 제1 셀 구조체들(130c)의 상면, 즉 하드 마스크 패턴(190a-1)의 상면을 덮는 갭-필 절연층(142a)을 형성한다. 갭-필 절연층(142a)은 하드 마스크 패턴(190a-1)에 대해 식각 선택비가 있는 물질로 형성될 수 있다. 예컨대, 하드 마스크 패턴(190a-1)이 산화물 계통의 물질층으로 형성된 경우, 갭-필 절연층(142a)은 질화물 계통의 물질층으로 형성될 수 있다. 반대로 하드 마스크 패턴(190a-1)이 질화물 계통의 물질층으로 형성된 경우, 갭-필 절연층(142a)은 산화물 계통의 물질층으로 형성될 수 있다. 물론, 하드 마스크 패턴(190a-1)과 갭-필 절연층(142a)의 재질이 상기 산화물 계통이나 질화물 계통의 물질들에 한정되는 것은 아니다. 예컨대, 서로에 대해 식각 선택비가 있다면 다른 다양한 유전체 물질로 형성될 수 있다.
도 25f를 참조하면, 갭-필 절연층(142a) 형성 후, 에치백 및/또는 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 통해 갭-필 절연층(142a)의 상부를 제거한다. 상기 평탄화 공정을 통해 하드 마스크 패턴(190a-1)의 상면이 노출될 수 있다. 한편, 상기 평탄화 공정에서 하드 마스크 패턴(190a-1)의 상부 일부도 제거될 수 있다. 상기 평탄화 공정을 통해 남은 갭필-절연층은 제2 절연층(142)이 될 수 있다.
이후, 습식 또는 건식 에치백을 통해 남은 마스크 패턴(190a-1)을 제거하여 제2 절연층(142) 사이에 제1 트렌치들(T1)을 형성한다. 하드 마스크 패턴(190a-1) 제거에 의해 제1 셀 구조체들(130c-1)은 제1 하부 셀 구조체(130dc-1)가 될 수 있다. 참고로, 제1 트렌치들(T1)은 제1 셀 구조체들(130c-1)의 하드 마스크 패턴(190a) 부분이 제거되어 형성될 수 있다. 따라서, 제1 트렌치들(T1)은 기본적으로 하부로 갈수록 넓어지는 구조를 가질 수 있다. 예컨대, 제1 트렌치들(T1)의 내부 측벽은 가열 전극층(137-1)의 상면 또는 기판(101)의 상면에 대하여 제3 각도(θ3)를 가지며, 제3 각도(θ3)는 90°이하의 각도를 가질 수 있다. 또한, 도 3에 표시된 제1 각도(θ1)와 제3 각도(θ3)는 외각과 내각의 관계를 가질 수 있다.
도 25g를 참조하면, 제1 트렌치(T1)의 바닥과 측벽 및 제2 절연층(142) 상에 스페이서용 물질층(138l)을 균일한 두께로 형성한다. 스페이서용 물질층(138l)은 예컨대, 산화물, 질화물 또는 산화질화물 계통의 물질로 형성될 수 있다. 또한, 스페이서용 물질층(138l)은 CVD, ALD와 같은 적절한 컨포멀 증착 기술로 형성될 수 있다. 스페이서용 물질층(138l) 형성 후 제1 트렌치(T1)의 입구 부분은 제1 폭(Win)을 가질 수 있다.
도 25h를 참조하면, 이방성 건식 식각을 통해 제2 절연층(142)의 상면과 제1 트렌치(T1)의 바닥면 상의 스페이서용 물질층(138l)을 제거함으로써, 제1 트렌치(T1)의 측벽에 스페이서(138-1)를 형성한다. 스페이서 형성 후, 제1 트렌치(T1)의 입구 부분은 제2 폭(Win')을 가질 수 있다. 제2 폭(Win')은 제1 폭(Win)보다 클 수 있다.
스페이서용 물질층(138l)은 균일한 두께로 형성되므로, 스페이서용 물질층(138l) 형성 직후의 제1 트렌치(T1)의 입구, 예컨대 제1 폭(Win)은 매우 좁을 수 있다. 그에 따라, 차후 가변 저항용 물질층의 제1 트렌치(T1)로의 갭-필 특성이 좋지 않을 수 있다. 따라서, 이방성 건식 식각을 통해 제1 트렌치(T1)의 입구를 넓힘으로써, 차후 가변 저항용 물질층의 갭-필 특성을 향상시킬 수 있다. 한편, 이방성 건식 식각의 직진성에 기인하여 스페이서용 물질층(138l)은 거의 수직으로 식각이 진행되되, 식각 공정 자체의 특성상 하부 쪽의 식각량이 적으므로, 스페이서(138-1)의 내부 측벽은 가열 전극층(137-1)에 대하여, 도 4에 도시된 바와 같은 90°이상의 제2 각도(θ2)를 가질 수 있다. 또한, 스페이서(138-1)는 자신의 두께만큼 제1 트렌치(T1)의 사이즈와 바닥면의 CD를 감소시키는 기능을 할 수 있고, 그에 따라, 차후 제1 트렌치(T1) 내에 형성되는 가변 저항층(139-1)의 사이즈 및 CD를 감소시킬 수 있다.
결과적으로, 제1 트렌치(T1)의 측벽에 스페이서(138-1)를 형성함으로써, 가변 저항용 물질층의 갭-필 특성을 향상시킬 수 있다. 또한, 스페이서용 물질층(138l)의 두께 및 식각 공정을 조절하여 스페이서(138-1)의 두께를 조절함으로써, 제1 트렌치(T1)의 바닥면의 CD를 조절할 수 있다. 그에 따라, 차후 가변 저항층(139-1)의 사이즈 및 CD를 조절할 수 있고, 또한 가변 저항층(139-1)과 가열 전극층(137-1)의 콘택 면적을 조절할 수 있다.
도 25i를 참조하면, 스페이서(138-1) 형성 후, 남은 제1 트렌치(T1)를 가변 저항용 물질층으로 채워 가변 저항층(139-1)을 형성한다. 가변 저항층(139-1)이 형성됨으로써, 제1 메모리 셀들(130-1)이 완성될 수 있다. 예컨대, 제1 메모리 셀들(130-1) 각각은 하부 전극층(131-1), 선택 소자층(133-1), 중간 전극층(135-1), 가열 전극층(137-1), 가변 저항층(139-1) 및 스페이서(138-1)를 포함할 수 있다.
도 25j를 참조하면, 제1 메모리 셀들(130-1)과 제2 절연층(142) 상에 제3 절연 물질층(143l)을 형성한다. 한편, 제3 절연 물질층(143l) 형성 전에 식각 정지용 물질막(143E')이 먼저 형성될 수 있다. 만약, 제2 전극 라인들이 양각 식각 공정으로 형성되는 경우에는 식각 정지용 물질막(143E')은 형성되지 않고, 제1 메모리 셀들(130-1)과 제2 절연층(142) 상에 제2 전극 라인들을 위한 도전 물질층이 바로 형성될 수 있다.
도 25k를 참조하면, 제3 절연 물질층(143l) 및 식각 정지용 물질막(143E')을 식각하여 제2 방향으로 연장하는 라인 형태의 제2 트렌치(T2)를 형성한다. 구체적으로, 먼저, 제1 에천트(etchant)로 제3 절연 물질층(143l)을 먼저 식각한다. 이후 식각 정지용 물질막(143E')이 노출되면, 제2 에천트로 식각 정지용 물질막(143E')을 식각하여 제1 메모리 셀들(130-1) 상면 및 제2 절연층(142)의 상면 일부가 노출되도록 식각을 진행함으로써, 제2 트렌치(T2)를 형성할 수 있다. 제2 트렌치(T2) 형성을 통해, 제3 절연층(143) 및 식각 정지막(143E)이 형성될 수 있다.
도 25l를 참조하면, 이후, 제2 트렌치(T2)를 도전 물질층으로 채워 제2 전극 라인들(120)을 형성한다.
도 25m를 참조하면, 제2 전극 라인들 형성 후, 도 25b와 같이, 제2 전극 라인들(120) 및 제3 절연층(143) 상에 하부 전극용 물질층(131l-2), 선택 소자용 물질층(133l-2), 중간 전극용 물질층(135l-2), 및 가열 전극용 물질층(137l-2)을 순차적으로 적층하여 제2 적층 구조체(130l-2)를 형성한다. 제2 적층 구조체(130l-2)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
도 25n를 참조하면, 도 23c 및 도 23d에서와 같은 공정을 진행하여, 제2 셀 구조체들(130c-2)을 형성한다. 제2 셀 구조체들(130c-2)은 제1 방향과 제2 방향으로 서로 이격되고, 각각 하부 전극층(131-2), 선택 소자층(133-2), 중간 전극층(135-2), 가열 전극층(137-2) 및 하드 마스크 패턴(190a-2)을 포함할 수 있다.
도 25o를 참조하면, 제2 셀 구조체들(130c-2) 형성 후, 도 25e 및 도 25f에서와 같은 공정을 진행하여, 제4 절연층(145) 내에 제3 트렌치(T3)을 형성한다. 제3 트렌치(T3) 형성을 통해, 제2 하부 셀 구조체(130dc-2)가 형성될 수 있다.
도 25p를 참조하면, 이후, 도 25g 내지 25i의 공정을 진행하여 제2 메모리 셀들(130-2)을 형성한다. 제2 메모리 셀들(130-2)을 형성 후, 도 25j 내지 도 25l의 공정을 진행하여 제3 전극 라인들(150) 및 제5 절연층(147)을 형성함으로써, 도 18의 메모리 소자(200)가 완성될 수 있다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응하며, 도 25d의 제1 셀 구조체들(130c-1)을 형성하는 구체적인 방법을 보여준다. 도 25a 내지 도 25p에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 26a를 참조하면, 도 25b 및 도 25c와 같이 제1 전극 라인들(110) 및 제1 절연층(141) 상에 제1 적층 구조체(130l-1) 및 하드 마스크(190)를 형성한 후, 제1 적층 구조체(130l-1) 상에 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 하드 마스크 패턴(190a')을 한다.
도 26b를 참조하면, 이후, 아일랜드 형태의 하드 마스크 패턴(190a')을 이용하여 제1 적층 구조체들(130l-1)을 식각함으로써, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 제1 셀 구조체(130c-1)를 형성한다. 제1 셀 구조체(130c-1)는 도 23d의 셀 구조체(130c-1)와 실질적으로 동일할 수 있다. 그에 따라, 제1 셀 구조체(130c-1)는 제1 방향과 제2 방향으로 서로 이격되고, 각각 하부 전극층(131-1), 선택 소자층(133-1), 중간 전극층(135-1), 가열 전극층(137-1) 및 하드 마스크 패턴(190a)을 포함할 수 있다.
도 27a 내지 도 27c는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응하며, 도 25d의 제1 셀 구조체들(130c-1)을 형성하는 다른 방법을 보여준다. 도 25a 내지 도 25p에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 27a를 참조하면, 도 25b와 같이 제1 전극 라인들(110) 및 제1 절연층(141) 상에 제1 적층 구조체(130l-1), 및 하드 마스크(190)를 형성한 후, 제1 적층 구조체(130l-1) 상에 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 서로 이격된 라인 형태의 제1 하드 마스크 패턴(190x)을 형성한다. 이후, 제1 하드 마스크 패턴(190x)을 이용하여 제1 절연층(141)과 제1 전극 라인들(110)의 상면 일부가 노출되도록 제1 적층 구조체(130l-1)를 식각하여, 복수의 제1 라인 적층 구조체(130x-1)를 형성한다. 제1 라인 적층 구조체(130x-1)는 제1 하드 마스크 패턴(190x)의 구조에 따라, 제1 방향으로 연장하고 제2 방향으로 서로 이격되며, 하부의 제1 전극 라인들(110)에 전기적으로 연결될 수 있다.
도 27b를 참조하면, 이후, 제1 라인 적층 구조체(130x-1)와 제1 하드 마스크 패턴(190x) 사이를 채우고, 제1 하드 마스크 패턴(190x)의 상면을 덮는 갭필-물질층(195)을 형성한다. 에치백 및/또는 CMP 등과 같은 평탄화 공정을 통해 제1 하드 마스크 패턴(190x)의 상면이 노출되도록 갭필-물질층(195)을 평탄화한다.
도 27c를 참조하면, 갭필-물질층(195)의 평탄화 후, 제1 하드 마스크 패턴(190x) 및 갭필-물질층(195) 상에 제2 방향(Y 방향)으로 연장하고 제1 방향(X 방향)으로 서로 이격된 라인 형태의 제2 마스크 패턴(미도시)을 형성한다. 이후, 상기 제2 마스크 패턴을 이용하여 제1 하드 마스크 패턴(190x), 갭필-물질층(195) 및 제1 라인 적층 구조체(130x-1)를 식각한다. 이후, 남은 갭필-물질층(195)을 제거함으로써, 제1 셀 구조체들(130c-1)을 형성한다. 이러한 제1 셀 구조체들(130c-1)은 도 25d의 제1 셀 구조체들(130c-1)과 실질적으로 동일한 구조를 가질 수 있다.
도 28a 내지 도 28c는 본 발명의 일 실시예에 따른 도 2 또는 도 18의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 19의 단면도에 대응하며, 도 25a의 제1 전극 라인들(110)을 제1 셀 구조체들(130c-1)과 함께 형성하는 방법을 보여준다. 도 25a 내지 도 25p에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 28a를 참조하면, 층간 절연층(105) 상에 제1 전극 라인용 도전 물질층(110l), 제1 적층 구조체(130l-1), 및 하드 마스크(190)를 순차적으로 형성한다.
도 28b를 참조하면, 이후, 제1 적층 구조체(130l-1) 상에 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 서로 이격된 라인 형태의 제1 하드 마스크 패턴(190x)을 형성한다.
도 28c를 참조하면, 제1 하드 마스크 패턴(190x)을 이용하여, 층간 절연층(105)의 상면이 노출되도록 제1 적층 구조체(130l-1) 및 도전 물질층(110l)을 제1 식각한다. 상기 제1 식각을 통해, 제1 방향으로 연장하고 제2 방향으로 서로 이격된 제1 전극 라인들(110) 및 제1 라인 적층 구조체들을 형성한다.
이후, 도 27c에서 설명한 바와 같이. 제1 전극 라인들(110) 및 제1 라인 적층 구조체들의 사이를 채우는 갭-필 물질층을 형성하고 평탄화한 후에, 제1 하드 마스크 패턴(190x) 및 상기 갭-필 물질층 상에 제2 방향으로 연장하고 제1 방향으로 서로 이격된 라인 형태의 제2 하드 마스크 패턴(미도시)을 형성한다. 이후, 상기 제2 하드 마스크 패턴을 이용하여 제1 전극 라인들(110)의 상면이 노출되도록 제1 하드 마스크 패턴(190x), 상기 갭필-물질층 및 상기 제1 라인 적층 구조체를 제2 식각한다.
이후, 남은 갭-필 물질층을 제거함으로써, 제1 셀 구조체들(130c-1)을 형성한다. 이러한 제1 셀 구조체들(130c-1)은 도 25d의 제1 셀 구조체들(130c-1)과 실질적으로 동일한 구조를 가질 수 있다.
도 29a 및 도 29b는 본 발명의 일 실시예에 따른 도 14의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다. 도 25a 내지 도 25p에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 29a를 참조하면, 도 25a 내지 도 25k의 과정을 진행하여, 제3 절연층(143)에 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)를 통해 가변 저항층(139-1) 및 제2 절연층(142)의 상면 일부가 노출될 수 있다. 이후, 도시된 바와 같이, 제2 트렌치(T2)를 완전히 채우고 제3 절연층(143)을 덮을 정도로 두껍게 상부 전극용 물질층(132l)을 형성한다.
도 29b를 참조하면, 이후, 에치백을 통해 제2 트렌치(T2) 바닥에만 상부 전극용 물질층(132l)을 얇게 남김으로써, 상부 전극층(132a)을 형성한다. 이후, 제2 트렌치(T2)를 도전 물질층으로 채워 제2 전극 라인들(120)을 형성할 수 있다. 상부 전극층(132a) 및 제2 전극 라인들(120)의 형성을 통해 도 14의 메모리 소자(100i)가 완성될 수 있다.
도 30은 본 발명의 일 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 30을 참조하면, 메모리 소자(800)는 메모리 셀 어레이(810), 디코더(820), 리드/라이트 회로(830), 입출력 버퍼(840), 및 컨트롤러(850)를 포함할 수 있다. 메모리 셀 어레이(810)는 도 1 내지 도 3에 예시한 메모리 소자(100), 도 6 내지 도 17b에 예시한 메모리 소자(100a ~ 100m), 도 18 내지 도 22에 예시한 메모리 소자(200, 200a ~ 200c) 및 도 23 및 도 24에서 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
메모리 셀 어레이(810) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(820)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(830)에 접속될 수 있다. 디코더(820)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다.
리드/라이트 회로(830)는 입출력 버퍼(840) 및 데이터 라인(DL)으로부터 데이터(DATA)를 제공받아, 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810)의 선택된 메모리 셀에 데이터를 기록하거나, 컨트롤러(850)의 제어에 따라 메모리 셀 어레이(810)의 선택된 메모리 셀로부터 독출한(read) 데이터를 입출력 버퍼(840)로 제공할 수 있다.
도 31은 본 발명의 일 실시예에 따른 메모리 카드 시스템에 대한 블록 구성도이다.
도 31을 참조하면, 메모리 카드 시스템(900)은 호스트(910) 및 메모리 카드(920)를 포함할 수 있다. 호스트(910)는 호스트 컨트롤러(912) 및 호스트 접속부(914)를 포함할 수 있다. 메모리 카드(920)는 카드 접속부(922), 카드 컨트롤러(924) 및 메모리 소자(926)를 포함할 수 있다. 메모리 소자(926)는 도 1 내지 도 3에 예시한 메모리 소자(100), 도 6 내지 도 17b에 예시한 메모리 소자(100a ~ 100m), 도 18 내지 도 22에 예시한 메모리 소자(200, 200a ~ 200c), 및 도 23 및 도 24에서 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
호스트(910)는 메모리 카드(920)에 데이터를 기록하거나, 메모리 카드(920)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(912)는 커맨드(CMD), 호스트(910) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(922)를 통해 메모리 카드(920)로 전송할 수 있다.
카드 컨트롤러(924)는 카드 접속부(922)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(924) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 소자(926)에 저장할 수 있다. 메모리 소자(926)는 호스트(910)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(920)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 32는 본 발명의 일 실시예에 따른 메모리 모듈에 대한 블록 구성도이다.
도 32를 참조하면, 메모리 모듈(1050)은 복수의 메모리 소자(1012, 1014, 1016, 1018) 및 제어 칩(1020)을 포함할 수 있다. 복수의 메모리 소자(1012, 1014, 1016, 1018) 각각은 도 1 내지 도 3에 예시한 메모리 소자(100), 도 6 내지 도 17b에 예시한 메모리 소자(100a ~ 100m), 도 18 내지 도 22에 예시한 메모리 소자(200, 200a ~ 200c), 및 도 23 및 도 24에서 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
제어 칩(1020)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 복수의 메모리 소자(1012, 1014, 1016, 1018)를 제어할 수 있다. 예를 들면, 제어 칩(1020)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 복수의 메모리 소자(1012, 1014, 1016, 1018)를 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(1020)은 복수의 메모리 소자(1012, 1014, 1016, 1018) 각각으로부터 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도 33 및 34는 본 발명의 일 실시예들에 따른 컴퓨터 시스템에 대한 블록 구성도들이다.
도 33을 참조하면, 컴퓨터 시스템(1100)은 메모리 시스템(1110), 프로세서(1120), RAM(1130), 입출력 장치(1140) 및 전원 장치(1150) 포함할 수 있다. 또한, 메모리 시스템(1110)은 메모리 소자(1112) 및 메모리 컨트롤러(1114)를 포함할 수 있다. 한편, 도 27에는 도시되지 않았지만, 컴퓨터 시스템(1100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨터 시스템(1100)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1120)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1120)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1120)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1160)를 통하여 RAM(1130), 입출력 장치(1140) 및 메모리 시스템(1110)과 통신을 수행할 수 있다. 여기서, 메모리 시스템(1110)은 도 1 내지 도 3에 예시한 메모리 소자(100), 도 6 내지 도 17b에 예시한 메모리 소자(100a ~ 100m), 도 18 내지 도 22에 예시한 메모리 소자(200, 200a ~ 200c), 및 도 23 및 도 24에서 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
일부 실시예들에서, 프로세서(1120)는 주변 구성요소 상호연결(Peripheral Component Interconnect: PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)은 컴퓨터 시스템(1100)의 동작에 필요한 데이터를 저장할 수 있다. RAM(1130)은 본 발명의 실시예들에 따른 메모리 소자, 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 또는 엠램(MRAM)을 포함할 수 있다.
입출력 장치(1140)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1150)는 컴퓨터 시스템(1100)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 34를 참조하면, 컴퓨터 시스템(1200)은 프로세서(1220) 및 메모리 시스템(1210)을 포함할 수 있다. 프로세서(1220)는 명령들을 수행하고, 데이터를 처리하기 위한 다수의 코어들(Core(s)), 및 상기 명령들과 데이터를 저장하기 위한 하나 이상의 프로세서 캐시(Cashe)를 포함할 수 있다. 또한, 프로세서는 캐시 및 메모리 시스템(1210) 내의 메모리들을 제어하기 위한 메모리 컨트롤러를 포함할 수 있다. 예컨대, 프로세서(1220)는 메모리 측 캐시(MSC) 컨트롤러, 비휘발성 RAM 컨트롤러, 통합 메모리 컨트롤러 등을 포함할 수 있다. 한편, 프로세서(1220)는 I/O 서브시스템을 포함할 수 있는데, 프로세서(1220)는 I/O 서브시스템을 통해 외부의 네트워크 및/또는 비저장 I/O 소자들과 통신할 수 있다.
메모리 시스템(1210)은 제1 메모리 소자(1210-1)와 제2 메모리 소자(1210-2)를 포함할 수 있다. 제1 메모리 소자(1210-1)와 제2 메모리 소자(1210-2)는 프로세서(1220)로 연결되는 채널에 따라 구별될 수 있다. 제1 메모리 소자(1210-1)는 제1 채널(CH1)을 통해 프로세서(1220)에 연결될 수 있다. 제1 메모리 소자(1210-1)는 내부에 2가지 종류의 메모리를 포함할 수 있다. 예컨대, 제1 메모리 소자(1210-1)는 제1 레벨 메모리(1202-1)와 제2 레벨 메모리(1204-1)를 포함할 수 있다. 제1 레벨 메모리(1202-1)는 제1 동작 속도, 예컨대 제1 읽기 억세스, 및 제1 쓰기 억세스 속도를 가질 수 있다. 또한, 제2 레벨 메모리(1204-1)는 제2 동작 속도, 예컨대 제2 읽기 억세스, 및 제2 쓰기 억세스 속도를 가질 수 있다. 여기서, 제1 동작 속도는 제2 동작 속도보다 빠를 수 있다. 한편, 동작이 빠른 제1 레벨 메모리(1202-1)는 제2 레벨 메모리(1204-1)에 저장된 명령이나 데이터를 위한 캐시로 이용될 수 있다.
제2 메모리 소자(1210-2)는 제2 채널(CH2)을 통해 프로세서(1220)에 연결될 수 있다. 제2 메모리 소자(1210-2) 역시 내부에 2가지 종류의 메모리를 포함할 수 있다. 예컨대, 제2 메모리 소자(1210-2)는 제1 레벨 메모리(1202-2)와 제2 레벨 메모리(1204-2)를 포함할 수 있다. 제1 레벨 메모리(1202-2)는 제1 동작 속도를 가지며, 제2 레벨 메모리(1204-2)는 제2 동작 속도를 가질 수 있다. 제2 메모리 소자(1210-2)에서도 동작이 빠른 제1 레벨 메모리(1202-2)는 제2 레벨 메모리(1204-2)에 저장된 명령이나 데이터를 위한 캐시로 이용될 수 있다.
제1 레벨 메모리(1202-1, 1202-2)는 예컨대 DRAM를 포함할 수 있다. 또한, 제2 레벨 메모리(1204-1, 1204-2)는 예컨대 비휘발성 RAM를 포함할 수 있다. 여기서, 비휘발성 RAM은 PRAM, ReRAM, MRAM 등을 포함할 수 있다. 또한, 비휘발성 RAM은 앞서, 도 1 내지 도 3에 예시한 메모리 소자(100), 도 6 내지 도 17b에 예시한 메모리 소자(100a ~ 100m), 도 18 내지 도 22에 예시한 메모리 소자(200, 200a ~ 200c), 및 도 23 및 도 24에서 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100l, 200, 200a ~ 200c, 1000: 메모리 소자, 101: 기판, 105: 층간 절연층, 110, 110a, 110b: 제1 전극 라인, 120, 120a: 제2 전극 라인, 150: 제3 전극 라인, 130, 130a ~ 130f: 메모리 셀, 130-1: 제1 메모리 셀, 130-2: 제2 메모리 셀, 131: 하부 전극층, 133: 선택 소자층, 135: 중간 전극층, 137: 가열 전극층, 135h, 139h: 가열부, 139: 가변 저항층, 132: 상부 전극층, 141: 제1 절연층, 142: 제2 절연층, 143: 제3 절연층, 145: 제4 절연층, 147: 제5 절연층, 160: 제2 층간 절연층, 190: 하드 마스크 패턴, 210: 제1 상부 전극 라인, 220: 제2 상부 전극 라인, 250: 제3 상부 전극 라인, 230-1: 제1 상부 메모리 셀, 230-2: 제2 상부 메모리 셀, 231-1, 231-2: 하부 전극층, 233-1, 233-2: 선택 소자층, 235-1, 235-2: 중간 전극층, 237-1, 237-2: 가열 전극층, 239-1, 239-2: 가변 저항층

Claims (20)

  1. 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층;
    상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및
    상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고,
    상기 제1 메모리 셀들 각각은, 순차적으로 적층된 하부 전극층, 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며,
    상기 가변 저항층은 상기 기판의 상면에 수직하거나 또는 상부로 갈수록 넓어지는 측면 경사를 가지며,
    상기 제1 메모리 셀들 각각의 하부 전극층, 선택 소자층, 및 중간 전극층은 상부로 갈수록 폭이 좁아지는 측면 경사를 갖는, 메모리 소자.
  2. 제1 항에 있어서,
    상기 제1 메모리 셀들 각각은,
    상기 가변 저항층의 측면을 둘러싸는 스페이서를 포함하고,
    상기 스페이서의 외부 측면이 상기 측면 경사의 일부를 구성하는 것을 특징으로 하는 메모리 소자.
  3. 제1 항에 있어서,
    상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 제1 절연층이 배치되고,
    상기 제1 메모리 셀들 사이에 제2 절연층이 배치되며,
    상기 제1 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 전극 라인들은 상면에 제1 리세스를 가지며,
    상기 제2 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 절연층은 상면에 제2 리세스를 갖는 것을 특징으로 하는 메모리 소자.
  4. 제1 항에 있어서,
    상기 제1 전극 라인들 사이와 상기 제1 메모리 셀들 사이에 제1 절연층이 배치되고,
    상기 제1 전극 라인들 사이에 배치된 상기 제1 절연층의 부분은 상기 제1 방향으로 연장하는 구조를 갖는 것을 특징으로 하는 메모리 소자.
  5. 제1 항에 있어서,
    상기 중간 전극층은 상기 가변 저항층의 하면에 콘택하는 가열(heating) 전극층을 포함하고,
    상기 가열 전극층은 카본 계열의 도전 물질을 포함하는 것을 특징으로 하는 메모리 소자.
  6. 제5 항에 있어서,
    상기 중간 전극층은 상기 가열 전극층의 하부에 열 전달을 억제하는 열적 배리어층을 적어도 한층 포함하고,
    상기 중간 전극층이 복수의 상기 열적 배리어층을 포함하는 경우에,
    상기 중간 전극층은 상기 열적 배리어층과 전극 물질층이 번갈아 배치되는 구조를 갖는 것을 특징으로 하는 메모리 소자.
  7. 제1 항에 있어서,
    상기 제1 메모리 셀들 각각은,
    상기 가변 저항층 상에 상기 제2 전극 라인에 콘택하는 상부 전극층; 및
    상기 가변 저항층과 상기 상부 전극층의 측면을 둘러싸는 스페이서를 포함하거나, 또는 상기 상부 전극층의 측면을 둘러싸는 스페이서;를 포함하는 것을 특징으로 하는 메모리 소자.
  8. 제1 항에 있어서,
    상기 제1 메모리 셀들 각각은,
    상기 가변 저항층 상에 상기 제2 전극 라인에 콘택하는 상부 전극층을 포함하고,
    상기 상부 전극층은 상기 제2 방향으로 연장하는 구조를 가지고, 상기 제2 전극 라인의 하면에 콘택하거나, 또는 상기 제2 전극 라인의 하면과 양 측면을 감싸는 것을 특징으로 하는 메모리 소자.
  9. 제1 항에 있어서,
    상기 제1 전극 라인층 하부의 상기 기판 상에 집적 회로층을 더 포함하는 것을 특징으로 하는 메모리 소자.
  10. 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층;
    상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층;
    상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층;
    상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층; 및
    상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 각각은, 순차적으로 적층된 하부 전극층, 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며,
    상기 가변 저항층은 다마신(Damascene) 구조로 형성되고,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 각각의 상기 하부 전극층, 선택 소자층, 및 중간 전극층은 상부로 갈수록 폭이 좁아지는 측면 경사를 갖는, 메모리 소자.
  11. 제10 항에 있어서,
    상기 제2 전극 라인들 각각은 하부층 및 상부층을 포함하고,
    상기 하부층과 상부층은 결합 부분에 단차를 갖는 것을 특징으로 하는 메모리 소자.
  12. 제10 항에 있어서,
    상기 제3 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제2 전극 라인들을 구비한 적어도 하나의 제1 상부 전극 라인층;
    대응하는 상기 제1 상부 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제1 전극 라인들을 구비한 적어도 하나의 제2 상부 전극 라인층; 및
    상기 제1 상부 전극 라인층과 상기 제2 상부 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 각각 복수의 메모리 셀들을 구비한 적어도 2개의 상부 메모리 셀층;을 포함하는 것을 특징으로 하는 메모리 소자.
  13. 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 제1 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계;
    상기 제1 전극 라인층과 상기 제1 절연층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제1 적층 구조체를 형성하는 단계;
    상기 제1 적층 구조체를 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제1 셀 구조체들을 형성하는 단계;
    상기 제1 셀 구조체들 사이를 채우고 상기 제1 셀 구조체들의 상면을 덮는 제2 절연층을 형성하는 단계;
    상기 제1 셀 구조체들의 상면이 노출되도록 상기 제2 절연층을 평탄화하고, 상기 제1 셀 구조체들의 마스크 패턴을 제거하여 상기 제1 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계;
    상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계;
    상기 제1 메모리 셀층 상에 상기 제2 방향으로 연장하고 서로 이격되며, 사이에 제3 절연층이 배치된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고,
    상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된, 메모리 소자 제조방법.
  14. 제13 항에 있어서,
    상기 제1 메모리 셀층을 형성하는 단계는,
    상기 가변 저항층들 형성하기 전에, 상기 홀들의 측면을 둘러싸는 스페이서를 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
  15. 제13 항에 있어서,
    상기 제1 메모리 셀층을 형성하는 단계에서,
    상기 가변 저항층의 상부 일부를 제거하고 상기 홀 내에 상부 전극층을 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
  16. 제13 항에 있어서,
    상기 제2 전극 라인층을 형성하는 단계에서,
    상기 제2 방향으로 연장하고 상기 제2 전극 라인들의 하면에 콘택하는 구조 또는 상기 제2 전극 라인의 하면과 양 측면을 감싸는 구조의 상부 전극층을 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
  17. 제13 항에 있어서,
    상기 제2 전극 라인층을 형성하는 단계 이후에,
    상기 제2 전극 라인층과 상기 제3 절연층 상에 상기 예비 선택 소자층, 및 상기 예비 중간 전극층을 포함하는 제2 적층 구조체를 형성하는 단계;
    상기 제2 적층 구조체를 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제2 셀 구조체들을 형성하는 단계;
    상기 제2 셀 구조체들 사이를 채우고 상기 셀 구조체들의 상면을 덮는 제4 절연층을 형성하는 단계;
    상기 제2 셀 구조체들의 상면이 노출되도록 상기 제4 절연층을 평탄화하고, 상기 제2 셀 구조체들의 마스크 패턴을 제거하여 상기 제2 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계;
    상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 및
    상기 제2 메모리 셀층 상에, 사이에 제5 절연층이 배치된 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하고,
    상기 제2 메모리 셀들은 상기 제2 전극 라인들과 상기 제3 전극 라인층의 상기 제1 전극 라인들이 교차하는 부분들에 배치되는 것을 특징으로 하는 메모리 소자 제조방법.
  18. 제17 항에 있어서,
    상기 제3 전극 라인층과 상기 제5 절연층 상에,
    상기 제1 전극 라인층을 형성하는 단계 내지 상기 제3 전극 라인층을 형성하는 단계를 반복하여, 적어도 2개의 상부 메모리 셀층을 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
  19. 기판 상에, 제1 전극 라인용 도전층을 형성하는 단계;
    상기 제1 전극 라인용 도전층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제1 적층 구조체를 형성하는 단계;
    상기 제1 적층 구조체 및 상기 제1 전극 라인용 도전층을 제1 패터닝하여, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격된, 복수의 제1 전극 라인들을 구비한 제1 전극 라인층과 복수의 제1 라인 적층 구조체들을 형성하는 단계;
    상기 제1 라인 적층 구조체들을 제2 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제1 셀 구조체들을 형성하는 단계;
    상기 제1 셀 구조체들 사이를 채우고 상기 제1 셀 구조체들의 상면을 덮는 제2 절연층을 형성하는 단계;
    상기 제1 셀 구조체들의 상면이 노출되도록 상기 제2 절연층을 평탄화하고, 상기 제1 셀 구조체들의 마스크 패턴을 제거하여 상기 제1 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계;
    상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계;를 포함하는, 메모리 소자 제조방법.
  20. 제19 항에 있어서,
    상기 제1 메모리 셀층 상에 제2 전극 라인용 도전층을 형성하는 단계를 포함하고,
    상기 제2 전극 라인용 도전층 상에 예비 선택 소자층 및 예비 중간 전극층을 포함하는 제2 적층 구조체를 형성하는 단계;
    상기 제2 적층 구조체 및 상기 제2 전극 라인용 도전층을 제1 패터닝하여, 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된, 복수의 제2 전극 라인들을 구비한 제2 전극 라인층과 복수의 제2 라인 적층 구조체들을 형성하는 단계;
    상기 제2 라인 적층 구조체들을 제2 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 선택 소자층, 중간 전극층, 및 마스크 패턴을 구비한 복수의 제2 셀 구조체들을 형성하는 단계; 및
    상기 제2 셀 구조체들 사이를 채우고 상기 셀 구조체들의 상면을 덮는 제4 절연층을 형성하는 단계;
    상기 제2 셀 구조체들의 상면이 노출되도록 상기 제4 절연층을 평탄화하고, 상기 제2 셀 구조체들의 마스크 패턴을 제거하여 상기 제2 셀 구조체들의 중간 전극층의 상면을 노출시키는 복수의 홀들을 형성하는 단계;
    상기 홀들을 채우고 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 가변 저항층들을 형성하여, 각각 선택 소자층, 중간 전극층 및 가변 저항층이 적층된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 및
    상기 제2 메모리 셀층 상에, 사이에 제5 절연층이 배치된 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
KR1020160020700A 2016-02-22 2016-02-22 메모리 소자 및 그 제조방법 Active KR102465967B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020160020700A KR102465967B1 (ko) 2016-02-22 2016-02-22 메모리 소자 및 그 제조방법
US15/288,233 US9941333B2 (en) 2016-02-22 2016-10-07 Memory device and method of manufacturing the same
TW105141979A TWI726022B (zh) 2016-02-22 2016-12-19 記憶體元件
CN201710096969.7A CN107104183B (zh) 2016-02-22 2017-02-22 存储器件
US15/906,550 US10263040B2 (en) 2016-02-22 2018-02-27 Memory device and method of manufacturing the same
US16/281,486 US10636843B2 (en) 2016-02-22 2019-02-21 Memory device and method of manufacturing the same
US16/835,667 US11183538B2 (en) 2016-02-22 2020-03-31 Memory device and method of manufacturing the same
US17/030,425 US11201192B2 (en) 2016-02-22 2020-09-24 Memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160020700A KR102465967B1 (ko) 2016-02-22 2016-02-22 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20170098589A KR20170098589A (ko) 2017-08-30
KR102465967B1 true KR102465967B1 (ko) 2022-11-10

Family

ID=59631223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160020700A Active KR102465967B1 (ko) 2016-02-22 2016-02-22 메모리 소자 및 그 제조방법

Country Status (4)

Country Link
US (5) US9941333B2 (ko)
KR (1) KR102465967B1 (ko)
CN (1) CN107104183B (ko)
TW (1) TWI726022B (ko)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102463036B1 (ko) 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
US10727405B2 (en) 2017-03-22 2020-07-28 Micron Technology, Inc. Chalcogenide memory device components and composition
US10163977B1 (en) * 2017-03-22 2018-12-25 Micron Technology, Inc. Chalcogenide memory device components and composition
US20180315794A1 (en) * 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US11152428B2 (en) * 2017-05-01 2021-10-19 Sony Semiconductor Solutions Corporation Selection device and storage apparatus
KR102345540B1 (ko) * 2017-07-03 2021-12-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법
US10354710B2 (en) * 2017-07-24 2019-07-16 Sandisk Technologies Llc Magnetoelectric random access memory array and methods of operating the same
US20190034125A1 (en) * 2017-07-25 2019-01-31 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
KR102638628B1 (ko) * 2017-10-20 2024-02-22 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
KR102549543B1 (ko) * 2017-11-09 2023-06-29 삼성전자주식회사 메모리 소자
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN110323152B (zh) * 2018-03-30 2022-04-05 台湾积体电路制造股份有限公司 热评测系统及热评测方法
KR102607117B1 (ko) * 2018-08-24 2023-11-29 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102571555B1 (ko) * 2018-08-28 2023-08-29 삼성전자주식회사 가변 저항 메모리 소자
KR102617145B1 (ko) * 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
KR102635202B1 (ko) 2019-02-18 2024-02-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
KR102705749B1 (ko) * 2019-04-04 2024-09-12 에스케이하이닉스 주식회사 전자 장치
US10910393B2 (en) * 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
TWI785326B (zh) 2019-05-01 2022-12-01 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置
US11069855B2 (en) 2019-07-01 2021-07-20 Intel Corporation Dielectric barrier at non-volatile memory tile edge
KR102658258B1 (ko) * 2019-10-01 2024-04-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102766495B1 (ko) * 2019-10-08 2025-02-12 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
CN110931636B (zh) * 2019-10-30 2021-07-06 华中科技大学 一种具有新型结构与材料的VOx选通管的制备方法
CN113097381B (zh) * 2019-12-23 2023-10-17 华邦电子股份有限公司 电阻式存储器装置及其制造方法
KR102775182B1 (ko) 2019-12-30 2025-03-04 삼성전자주식회사 메모리 장치
KR102788146B1 (ko) * 2020-03-04 2025-03-31 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR20210124611A (ko) 2020-04-06 2021-10-15 삼성전자주식회사 3차원 반도체 메모리 장치
US11355696B2 (en) * 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11672126B2 (en) * 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
KR102753872B1 (ko) * 2020-07-17 2025-01-15 삼성전자주식회사 반도체 메모리 소자
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
KR102748884B1 (ko) * 2020-09-16 2025-01-03 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치
JP2022051040A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
US11744167B2 (en) 2020-11-27 2023-08-29 Samsung Electronics Co., Ltd. Semiconductor apparatus including a phase change material layer having a first and a second chalcogen layer
KR20220115645A (ko) * 2021-02-08 2022-08-18 삼성전자주식회사 반도체 소자 및 그 제조방법
US12255143B2 (en) * 2021-02-26 2025-03-18 Micron Technology, Inc. Microelectronic devices including composite pad structures on staircase structures, and related methods, memory devices, and electronic systems
JP2022145313A (ja) * 2021-03-19 2022-10-04 キオクシア株式会社 半導体記憶装置
KR102760156B1 (ko) * 2021-04-19 2025-01-23 삼성전자주식회사 반도체 장치 제조 방법
CN115472737A (zh) 2021-06-11 2022-12-13 联华电子股份有限公司 存储装置以及其制作方法
CN115565573A (zh) 2021-07-02 2023-01-03 联华电子股份有限公司 半导体元件
US20230263079A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Company Limited In-situ formation of a spacer layer for protecting sidewalls of a phase change memory element and methods for forming the same
KR102672267B1 (ko) * 2023-01-19 2024-06-03 삼육대학교산학협력단 가변 저항 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181649A1 (en) * 2009-01-22 2010-07-22 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
JP2010232214A (ja) * 2009-03-25 2010-10-14 Toshiba Corp 不揮発性記憶装置および不揮発性記憶装置の製造方法
US20120001654A1 (en) * 2009-04-06 2012-01-05 Dmitri Borisovich Strukov Three Dimensional Multilayer Circuit
JP2013197461A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7223693B2 (en) * 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
JP2005294376A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 磁気記録素子及び磁気メモリ
KR100827653B1 (ko) * 2004-12-06 2008-05-07 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들
US7534647B2 (en) 2005-06-17 2009-05-19 Macronix International Co., Ltd. Damascene phase change RAM and manufacturing method
JP4088641B2 (ja) * 2005-07-22 2008-05-21 Ｔｄｋ株式会社 磁気抵抗効果素子、薄膜磁気ヘッド、ヘッドジンバルアセンブリ、ヘッドアームアセンブリ、磁気ディスク装置、磁気メモリセルおよび電流センサ
TWI318003B (en) * 2005-11-21 2009-12-01 Macronix Int Co Ltd Air cell thermal isolation for a memory array formed of a programmable resistive material
US7629247B2 (en) 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure
US20090196091A1 (en) 2008-01-31 2009-08-06 Kau Derchang Self-aligned phase change memory
KR20100075015A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101535653B1 (ko) * 2009-02-09 2015-07-10 삼성전자주식회사 상변화 메모리 소자의 제조방법
JP2010225741A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
US8519540B2 (en) 2009-06-16 2013-08-27 International Business Machines Corporation Self-aligned dual damascene BEOL structures with patternable low- K material and methods of forming same
JP5417445B2 (ja) * 2009-08-28 2014-02-12 パナソニック株式会社 半導体記憶装置の製造方法
US8574954B2 (en) 2010-08-31 2013-11-05 Micron Technology, Inc. Phase change memory structures and methods
KR101766222B1 (ko) * 2010-09-17 2017-08-09 삼성전자 주식회사 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
KR101781624B1 (ko) * 2010-12-08 2017-09-25 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US8871561B2 (en) * 2011-02-01 2014-10-28 Panasonic Corporation Variable resistance nonvolatile storage device and method for manufacturing the same
KR101872949B1 (ko) * 2011-05-17 2018-07-02 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR101802905B1 (ko) * 2011-05-31 2017-12-01 에스케이하이닉스 주식회사 쇼트키 다이오드, 그것을 포함하는 저항성 메모리 장치 및 제조방법
US9136307B2 (en) 2012-02-09 2015-09-15 Micron Technology, Inc. Memory cells and memory cell formation methods using sealing material
KR20130092930A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법
KR20140026176A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법
US9202846B2 (en) * 2013-03-22 2015-12-01 Kabushiki Kaisha Toshiba Resistance random access memory device
US10490741B2 (en) * 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
KR102077641B1 (ko) * 2013-08-06 2020-02-14 삼성전자주식회사 상변화 물질막, 이의 형성 방법
US9806129B2 (en) * 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102029905B1 (ko) * 2014-02-28 2019-10-08 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
KR102149195B1 (ko) * 2014-03-04 2020-08-28 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102225782B1 (ko) * 2014-07-28 2021-03-10 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102210329B1 (ko) * 2014-08-14 2021-02-01 삼성전자주식회사 저항 변화 메모리 소자 및 그 제조 방법
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181649A1 (en) * 2009-01-22 2010-07-22 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
JP2010232214A (ja) * 2009-03-25 2010-10-14 Toshiba Corp 不揮発性記憶装置および不揮発性記憶装置の製造方法
US20120001654A1 (en) * 2009-04-06 2012-01-05 Dmitri Borisovich Strukov Three Dimensional Multilayer Circuit
JP2013197461A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20170243923A1 (en) 2017-08-24
US10263040B2 (en) 2019-04-16
TWI726022B (zh) 2021-05-01
US11201192B2 (en) 2021-12-14
US20180190718A1 (en) 2018-07-05
US11183538B2 (en) 2021-11-23
TW201740584A (zh) 2017-11-16
US20200227481A1 (en) 2020-07-16
US9941333B2 (en) 2018-04-10
KR20170098589A (ko) 2017-08-30
CN107104183A (zh) 2017-08-29
US20210013263A1 (en) 2021-01-14
US10636843B2 (en) 2020-04-28
US20190189692A1 (en) 2019-06-20
CN107104183B (zh) 2019-09-27

Similar Documents

Publication Publication Date Title
KR102465967B1 (ko) 메모리 소자 및 그 제조방법
KR102582666B1 (ko) 메모리 소자 및 그 제조 방법
KR102446863B1 (ko) 메모리 소자 및 그 제조방법
KR102465966B1 (ko) 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
KR102473660B1 (ko) 메모리 소자 및 그 제조 방법
CN107644934B (zh) 存储器件
US20180175109A1 (en) Variable resistance memory device
KR102507303B1 (ko) 메모리 소자
KR102541562B1 (ko) 가변 저항 메모리 소자
KR20170099214A (ko) 가변 저항 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160222

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201231

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160222

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220328

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220928

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20221107

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20221108

End annual number: 3

Start annual number: 1

PG1601 Publication of registration