JP5417445B2 - 半導体記憶装置の製造方法 - Google Patents

Description

本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の半導体記憶装置に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の半導体記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。

この抵抗変化素子の一例として、酸素含有率の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶素子が提案されている。酸素含有率の高い抵抗変化層と電極とが接触する界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている（例えば、特許文献１参照）。

従来の抵抗変化素子は、下部電極、抵抗変化層、上部電極と、を有する。抵抗変化層は第１の抵抗変化層と第２の抵抗変化層の積層構造からなり、かつ第１及び第２の抵抗変化層は同種の遷移金属酸化物からなる。第２の抵抗変化層を形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層を形成する遷移金属酸化物の酸素含有率より高い。このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第２の抵抗変化層にほとんどの電圧が印加されることになる。また、この界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第２の抵抗変化層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。

国際公開第２００８／１４９４８４号

しかしながら、上述の従来の抵抗変化型の不揮発性記憶装置を従来の条件下で製造すると抵抗変化特性がばらつくという問題があった。

本発明はこのような課題を解決するためになされたものであり、抵抗変化特性のばらつきを抑制することが可能な抵抗変化型の半導体記憶装置の製造方法を提供することを目的としている。

上記目的を達成するために、本発明の半導体記憶装置の製造方法は、下部電極と、前記下部電極上に形成され、遷移金属酸化物で構成される第１の抵抗変化層と、酸素含有率が前記第１の抵抗変化層の酸素含有率よりも高い遷移金属酸化物で構成される第２の抵抗変化層とを含む抵抗変化層と、前記抵抗変化層上に形成された上部電極と、で構成される抵抗変化素子を有する半導体記憶装置の製造方法であって、半導体基板上に第１の導電層を形成する工程と、前記第１の導電層を被覆し、前記半導体基板上に第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層を貫通して前記第１の導電層に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に前記第１の層間絶縁層の上面より、前記基板側に向かって凹んだ構造を有する第１のコンタクトプラグを形成する工程と、前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹部を有する下部電極材料膜を堆積する工程と、前記下部電極材料膜の上面を前記凹部が消失するまで研磨して平坦化する工程と、前記下部電極材料膜上に、抵抗変化層材料膜、および上部電極材料膜をこの順に形成する工程と、前記下部電極材料膜、前記抵抗変化層材料膜、および前記上部電極材料膜をパターニングすることにより、前記下部電極、前記抵抗変化層および前記上部電極から構成される前記抵抗変化素子を形成する工程と、を含む。

また、前記製造方法は、前記下部電極の上面を平坦化する工程において、堆積した前記下部電極材料膜のうち、研磨対象が最後まで単一の材料となる範囲で、前記下部電極材料膜の上面を平坦化し、かつ前記下部電極材料膜を全面に残すことで、平坦な連続面を持つ前記下部電極材料膜を形成してもよい。

また、前記製造方法に従って製造される半導体記憶装置の下部電極は第１の下部電極および第２の下部電極を含む複数の層からなり、前記下部電極材料膜の上面を平坦化する工程は、前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹みを有する第１の下部電極材料膜を堆積する工程と、堆積した前記第１の下部電極材料膜の上に、前記凹んだ構造の上方において前記凹部を有する第２の下部電極材料膜を堆積する工程と、を含み、前記下部電極材料膜の上面を平坦化する工程では、前記第２の下部電極材料膜の上面を研磨して平坦化し、前記抵抗変化素子を形成する工程では、前記第１の下部電極材料膜および前記第２の下部電極材料膜をパターニングすることにより、前記第１の下部電極および前記第２の下部電極を形成してもよい。
また、本発明の半導体記憶装置の製造方法は、第１の下部電極と第２の下部電極とを含む複数の層から構成される下部電極と、前記下部電極上に形成され、遷移金属酸化物で構成される第１の抵抗変化層と、酸素含有率が前記第１の抵抗変化層の酸素含有率よりも高い遷移金属酸化物で構成される第２の抵抗変化層とを含む抵抗変化層と、前記抵抗変化層上に形成された上部電極と、で構成される抵抗変化素子を有する半導体記憶装置の製造方法であって、半導体基板上に第１の導電層を形成する工程と、前記第１の導電層を被覆し、前記半導体基板上に第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層を貫通して前記第１の導電層に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に前記第１の層間絶縁層の上面より、前記基板側に向かって凹んだ構造を有する第１のコンタクトプラグを形成する工程と、前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹部を有する第１の下部電極材料膜を堆積する工程と、前記第１の下部電極材料膜の上面を前記凹部が消失するまで研磨して平坦化する工程と、平坦化された前記第１の下部電極材料膜の上面に、前記第２の下部電極材料膜を均一な厚さで堆積する工程と、前記第１の下部電極材料膜、前記第２の下部電極材料膜、前記抵抗変化層材料膜、および前記上部電極材料膜をパターニングすることにより、前記第１の下部電極、前記第２の下部電極、前記抵抗変化層および前記上部電極から構成される前記抵抗変化素子を形成する工程と、を含む。

以上の製造方法とすることにより、たとえ第１のコンタクトプラグ上部にリセスが発生しても、そのリセスの上方の下部電極の上面をほぼ完全に平坦にすることができる。抵抗変化層の形状及び膜厚のばらつきは、抵抗変化層の成膜もしくは酸化手法そのものの本質的なばらつきによるものだけとなり、下地の形状には影響を受けない。下地に起因したビットごとの抵抗変化特性のばらつきを大幅に低減することができる。

また、上述の半導体記憶装置の製造方法において、下部電極の上面もしくは第１の下部電極の上面を平坦化する工程が、化学的機械的研磨法にて研磨する工程であることを特徴とする。化学的機械的研磨法にて研磨することにより、下部電極の平坦度を著しく改善することができるからである。

また、前記半導体記憶装置の製造方法は、さらに、前記第２の抵抗変化層の一部を局所的に短絡させることで、抵抗変化が開始できる状態にする工程を含んでもよい。

このような製造方法は、初期ブレイク処理によって前記第２の抵抗変化層が抵抗変化を開始できる状態になる抵抗変化型素子を製造するために、特に好適に用いられる。

また、前記半導体記憶装置の製造方法は、前記第２の抵抗変化層の膜厚が、前記凹みの横方向の幅の大きさに比べて薄い場合に用いられてもよい。

このような製造方法によれば、第２の抵抗変化層の膜厚が、前記凹みの横方向の幅の大きさに比べて薄い場合に生じるブレイク率のばらつきを、好適に抑制できるからである。

本発明の半導体記憶装置は、抵抗変化素子の下方のコンタクトプラグ上に発生したリセスが発生し、かつその量がばらついたとしても、下部電極の上面を原理的に平坦にする構造及びその方法を提供することで、抵抗変化層の形状及び膜厚ばらつきを抑制し、抵抗変化特性のばらつきを低減するという効果を奏する。それは、平坦な下部電極上に形成される抵抗変化層の形状及び膜厚ばらつきは下地の形状の影響を原理的に防止できるからである。特に、Ｇｂｉｔ級大容量メモリの一部のビットの誤動作の確率を極めて低減することができるので、大容量の不揮発性メモリを実現することができる。

図１は、本発明の実施の形態１における半導体記憶装置の構成例を示す断面図である。 図２（ａ）から（ｋ）は、本発明の実施の形態１における半導体記憶装置の要部の製造方法を示す断面図である。 図３は、本発明の実施の形態２における半導体記憶装置の構成例を示す断面図である。 図４（ａ）から（ｈ）は、本発明の実施の形態２における半導体記憶装置の要部の製造方法を示す断面図である。 図５（ａ）及び（ｂ）は、本発明により得られる半導体記憶装置のリセス量の改善効果の一例を示す図である。 図６（ａ）は、本発明の実施の形態２における半導体記憶装置の抵抗変化特性を示したグラフである。図６（ｂ）は、初期のブレイク特性を示したグラフである。 図７は、本発明の実施の形態３における半導体記憶装置の構成例を示す断面図である。 図８（ａ）から（ｈ）は、本発明の実施の形態３における半導体記憶装置の要部の製造方法を示す断面図である。 図９は、本発明の実施の形態４における半導体記憶装置の構成例を示す断面図である。 図１０（ａ）から（ｇ）は、本発明の実施の形態４における半導体記憶装置の要部の製造方法を示す断面図である。 図１１は、従来の半導体記憶装置の構成例を示す断面図である。 図１２（ａ）は、従来の半導体記憶装置の抵抗変化素子の断面図である。図１２（ｂ）は、初期のブレイク特性を示したグラフである。

以下、本発明者が得た、抵抗変化特性がばらついた結果とその原因とを説明する。

図１１に、抵抗変化特性がばらついた従来の抵抗変化素子を搭載した抵抗変化型の半導体記憶装置４０の模式図を示す。基板１００上に第１の配線１０１が形成され、この第１の配線１０１を被覆して、第１の層間絶縁層１０２が形成されている。第１の層間絶縁層１０２を貫通して、第１の配線１０１に到達する第１のコンタクトホール１０３が形成され、その内部に第１のコンタクトプラグ１０４が埋め込み形成されている。第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に下部電極１０５、抵抗変化層１０６、上部電極１０７からなる抵抗変化素子が形成されている。この抵抗変化素子を被覆して、第２の層間絶縁層１０８が形成され、第２の層間絶縁層１０８を貫通した第２のコンタクトホール１０９の内部には、第２のコンタクトプラグ１１０が埋め込み形成され、上部電極１０７と第２の配線１１１とを接続している。抵抗変化層１０６は第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの積層構造からなり、かつ抵抗変化層は同種の遷移金属酸化物で構成され、第２の抵抗変化層１０６ｂを構成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層１０６ａを構成する遷移金属酸化物の酸素含有率より高い。図１１の半導体記憶装置４０の模式図に記載の通り、抵抗変化特性がばらつく従来の抵抗変化素子では、第１のコンタクトプラグ１０４と下部電極１０５との接続部分において、凹みが発生している。

図１２に抵抗変化特性が実際にばらついた従来の半導体記憶装置の断面ＳＥＭ写真とその抵抗変化特性のばらつきを示す。

図１２（ａ）は、従来の半導体記憶装置の実際に試作した抵抗変化素子の断面ＳＥＭ写真である。第１のコンタクトプラグ１０４はタングステンで構成される。下部電極１０５は、上面から、窒化タンタル（ＴａＮ）、窒化チタンアルミ（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）の積層構造からなる。また抵抗変化層１０６は、酸化タンタルを用いて、酸素含有率が相対的に低い第１の抵抗変化層１０６ａは酸素不足型のＴａＯ_ｘ（０＜ｘ＜２．５）、酸素含有率が相対的に高い数ｎｍの第２の抵抗変化層１０６ｂはＴａＯ_ｙ（ｘ＜ｙ）から構成され、通常ｙは２．５近傍の値を用いる。上部電極１０７はイリジウムで構成され、第２のコンタクトプラグ１１０はタングステンで構成される。

図１２（ａ）からもわかるように、第１のコンタクトプラグ１０４と下部電極１０５との接続部分において、凹みが発生していることがわかる。以下、この凹み部分をリセスと呼ぶ。リセスの大きさは、下部電極１０５の形状に影響し、図１２（ａ）では、下部電極１０５の上面に深さ約４０ｎｍの凹みが発生している。この下部電極１０５の凹みの発生によって、その上部に形成された抵抗変化層１０６も、中央部が凹んだ形をしていることがわかる。

図１２（ｂ）は、図１２（ａ）の抵抗変化素子を複数含むチップにおける初期のブレイク特性を示したグラフである。ここで、初期のブレイクとは、製造直後の抵抗変化素子に最初に電圧を印加した場合に、酸素含有率の高い第２の抵抗変化層１０６ｂの一部を局所的に短絡させて、抵抗変化が開始できる状態へ遷移させる処理のことをいう。また、図１２（ｂ）の各カーブは、それぞれ異なるチップのブレイク特性を示している。ここで、１つのチップには２５６個（ｂｉｔ）の抵抗変化素子が形成されている。

図１２（ｂ）の横軸は、抵抗変化素子にパルス電圧（３．３Ｖ）を印加したときの、印加したパルス電圧の累積時間（各チップに印加したパルス電圧のパルスの時間幅の合計）を示す。また、縦軸はブレイク率で、１つのチップにおいてブレイクに成功している抵抗変化素子の割合を示す。例えば、図１２（ｂ）中の一番上のカーブ（Ａ）において、パルス幅が１０ｎｓのときは、ブレイク率は５０％付近である。このとき、カーブ（Ａ）に対応するチップにおいては、チップに存する抵抗変化素子の全２５６ｂｉｔのうち約１２８ｂｉｔ（２５６ｂｉｔの５０％）がブレイクできたことを示している。また、図１２（ｂ）のカーブ（Ｂ）において、パルス幅が１０ｎｓのときは、ブレイク率が７％付近である。このとき、カーブ（Ｂ）に対応するチップにおいては、チップに存する抵抗変化素子の全２５６ｂｉｔのうち約１７ｂｉｔ（２５６ｂｉｔの７％）がブレイクできたことを示している。

図１２（ｂ）から、印加したパルス電圧の累積時間が同じであっても、各チップにおけるブレイク率が非常に大きくばらつくことがわかる。特に、このばらつきは、パルス幅が小さい側が大きくなることがわかる。

本発明者らはこの原因を以下の通り推測する。

リセスが存在しない場合、コンタクトプラグ上の第１の抵抗変化層１０６ａの上面は平坦な状態となり、リセスが存在する場合、コンタクトプラグ上の第１の抵抗変化層１０６ａはリセスの凹みが転写された状態となる。リセスが存在しない場合は、狙いどおりの膜厚を有する第２の抵抗変化層１０６ｂを形成できるが、リセス存在する場合には狙った膜厚よりも薄い第２の抵抗変化層１０６ｂが形成される。これは、凹み領域上に第２の抵抗変化層１０６ｂが形成されると、凹み領域の各地点におけるスパッタ粒子が到達できる立体角が、平坦部で見込まれる立体角より小さくなるためである。凹み領域における立体角は、リセスの深さに応じて小さくなることから、リセス量の増大に伴って第２の抵抗変化層１０６ｂが薄く形成される。第２の抵抗変化層１０６ｂの膜厚は、薄いほどパルス幅が小さくてもブレイクがしやすくなる。

以上のようなリセスの深さのばらつきに応じて、第２の抵抗変化層１０６ｂの数ｎｍの薄い膜厚がばらつき、この膜厚のばらつきに起因して、パルス幅が短時間でブレイクするビット（抵抗変化素子）と長時間でブレイクするビット（抵抗変化素子）とがチップ内に混在し、かつ、この混在の割合がチップ間でばらついていたことから、図１２（ｂ）に示すような、ブレイク率のばらつきの結果が生じたものと推測される。

抵抗変化層１０６の抵抗値の大半を支配する抵抗変化層１０６ｂは、リセスの幅（図１２（ａ）のリセス部の横方向）の大きさに比べて数ｎｍと非常に薄いため、リセスが発生したとしても抵抗変化層１０６ｂの膜厚ばらつきは小さいと予測していたので、リセスが発生したときに、図１２（ｂ）のようにブレイク率が非常に大きくばらつくことは、発明者にとって予測外な結果であった。

さらに、ブレイクの際に、必要なパルス幅が抵抗変化素子ごとにばらつくことによって以下の問題もある。

まず、ブレイクさせるためのパルス幅を長時間側に合わせる方法が考えられる。しかし、この場合、パルス幅が短時間側でブレイクできたビット（抵抗変化素子）に対しては、パルス幅が長時間になるために、ビットを構成する抵抗変化素子に過剰な電荷を注入することになり、抵抗変化素子の抵抗変化特性のばらつきを増加させる。また、ビット毎にブレイクさせるためのパルス幅を最適化する場合には、ビットを構成する抵抗変化素子のブレイク状態を均一化できる。しかし、大容量メモリの場合、ブレイクさせるためのパルス幅を最適化するために要する検査時間が膨大になり、実用性が低い。更に、短いパルス幅でブレイクできるビット（抵抗変化素子）の中には、ブレイク状態を制御する以前にノイズなどで簡単にブレイクするものもあり、抵抗変化素子の抵抗変化特性のばらつきを増加させる一因となる。

以下、上記の発見した課題に対する本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
［装置の構成］
図１は、本発明の実施の形態１における半導体記憶装置１０の断面図である。図１に示すように、本実施の形態１の半導体記憶装置１０は、第１の配線１０１が形成された基板１００と、この基板１００上に第１の配線１０１を覆って形成されたシリコン酸化膜（厚さが５００〜１０００ｎｍ、以下、特に断らない寸法は積層方向の大きさを言う）で構成される第１の層間絶縁層１０２と、この第１の層間絶縁層１０２を貫通して第１の配線１０１に到達する第１のコンタクトホール１０３（５０〜３００ｎｍφ）が形成され、その内部にタングステンを主成分として埋め込まれた第１のコンタクトプラグ１０４を有している。第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ５〜５０ｎｍ）が発生している。そして、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上には、窒化タンタルで構成される下部電極１０５（厚さ５〜１００ｎｍ）、抵抗変化層１０６（厚さ２０〜１００ｎｍ）、および貴金属（白金、イリジウム、パラジウムなど）で構成される上部電極１０７（厚さ５〜１００ｎｍ）からなる抵抗変化素子が形成されている。この下部電極１０５の上面は、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持している。この抵抗変化素子を被覆して、シリコン酸化膜（厚さ５００〜１０００ｎｍ）で構成される第２の層間絶縁層１０８が形成され、この第２の層間絶縁層１０８を貫通して、上部電極１０７に到達する第２のコンタクトホール１０９（５０〜３００ｎｍφ）が形成され、その内部にタングステンを主成分とした第２のコンタクトプラグ１１０が形成されている。第２のコンタクトプラグ１１０を被覆して、第２の層間絶縁層１０８上には、第２の配線１１１が形成されている。

ここで、抵抗変化層１０６は、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂの積層構造からなり、かつ抵抗変化層１０６は酸素不足型の遷移金属酸化物で構成され、第２の抵抗変化層１０６ｂを形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層１０６ａを形成する遷移金属酸化物の酸素含有率より高い。第１の抵抗変化層１０６ａはＴａＯ_ｘ（０．８≦ｘ≦１．９）、第２の抵抗変化層１０６ｂはＴａＯ_ｙ（２．１≦ｙ＜２．５）であってもよい。また、第１の抵抗変化層１０６ａはＨｆＯ_ｘ（０．９≦ｘ≦１．６）、第２の抵抗変化層１０６ｂはＨｆＯ_ｙ（１．８＜ｙ＜２．０）であってもよい。また、第１の抵抗変化層１０６ａはＺｒＯ_ｘ（０．９≦ｘ≦１．４）、第２の抵抗変化層１０６ｂはＺｒＯ_ｙ（１．９＜ｙ＜２．０）であってもよい。第１の抵抗変化層１０６ａの膜厚は１０ｎｍ以上、１００ｎｍ以下程度である。第２の抵抗変化層１０６ｂの膜厚は１ｎｍ以上、１０ｎｍ以下程度である。

かかる構成によれば、下部電極１０５が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成され、それにもかかわらず、下部電極１０５の上面が平坦になっている。結果として、第１の層間絶縁層１０２より前記第１のコンタクトプラグ１０４上の下部電極１０５の膜厚が厚くなっている。下部電極１０５の上面の平坦度が良好なことにより、抵抗変化層１０６の形状及び膜厚ばらつきが抑制され、抵抗変化特性のばらつきを低減することができる。とりわけ、より薄膜で酸素含有率が高くて高抵抗となる第２の抵抗変化層１０６ｂの膜厚ばらつきが抑制され、初期のブレイク動作が安定することで、ビット毎のばらつきを大幅に低減し、大容量の不揮発性メモリを実現することができる。

なお、本実施の形態において、酸素含有量の高い第２の抵抗変化層１０６ｂを上部電極１０７と接触する上面に配置し、更に上部電極１０７に標準電極電位が、抵抗変化層１０６を構成する遷移金属より高い貴金属を選択することで、抵抗変化現象を上部電極１０７との界面で優先的に発現する構成とした。しかし、酸素含有量の高い第２の抵抗変化層１０６ｂが下部電極１０５と接触する下面に配置し、更に下部電極１０５に標準電極電位がより高い貴金属を選択することで、抵抗変化現象を下部電極１０５との界面で優先的に発現する構成としてもかまわない。

［製造方法］
図２（ａ）から（ｋ）は本発明の実施の形態１における半導体記憶装置１０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態１の半導体記憶装置１０の要部の製造方法について説明する。

図２（ａ）に示すように、第１の配線１０１を形成する工程において、トランジスタや下層配線などが形成されている基板１００上に、アルミニウムで構成される導電層（厚さ４００〜６００ｎｍ）を形成し、これをパターニングすることで第１の配線１０１を形成する。

次に、図２（ｂ）に示すように、第１の層間絶縁層１０２を形成する工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後に上面を平坦化することで第１の層間絶縁層１０２（厚さ５００〜１０００ｎｍ）を形成する。第１の層間絶縁層１０２については、プラズマＴＥＯＳ膜や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ）やｌｏｗ−ｋ材料を用いてもよい。

次に、図２（ｃ）に示すように、第１のコンタクトホール１０３を形成する工程において、所望のマスクを用いてパターニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に到達する第１のコンタクトホール１０３（５０〜３００ｎｍφ）を形成する。ここでは、第１の配線１０１の幅が第１のコンタクトホール１０３より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線１０１の幅は第１のコンタクトホール１０３より大きな外形としている。

次に、図２（ｄ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、まず下層に密着層、拡散バリアとして機能する窒化チタン／チタン（ＴｉＮ／Ｔｉ）層（厚さ５〜３０ｎｍ）をスパッタ法で成膜し、上層に主成分となるタングステン（Ｗ）層（厚さ２００〜４００ｎｍ）をＣＶＤ法で成膜する。このとき、第１のコンタクトホール１０３は後に第１のコンタクトプラグ１０４となる積層構造の導電層１０４’（第１のコンタクトプラグ材料膜）で充填される。ただし、第１のコンタクトホール１０３上の導電層１０４’の上面には、下地の形状が反映され凹み（深さ５〜１００ｎｍ）が生じる。

次に、図２（ｅ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いて第１の層間絶縁層１０２が露出するまで、ウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ５〜５０ｎｍ）が発生している。これは、第１の層間絶縁層１０２と第１のコンタクトプラグ１０４を構成する材料が絶縁体と導電体と必ず異なるので、ＣＭＰ法の研磨レートが異なるからである。これは異種材料を用いた場合に必ず発生する不可避の現象である。

次に、図２（ｆ）に示すように、下部電極１０５を形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に下部電極１０５となる窒化タンタル（ＴａＮ）で構成される導電層１０５’（厚さ５０〜２００ｎｍ）（下部電極材料膜）をスパッタ法で形成する。導電層１０５’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成される。また、先と同様に、第１のコンタクトプラグ１０４上の導電層１０５’の上面には、下地の形状が反映され凹みが生じる。

次に、図２（ｇ）に示すように、下部電極１０５を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に下部電極１０５となる導電層１０５”（厚さ２０〜１００ｎｍ）を形成する。この工程のポイントは、図２（ｆ）で発生した上述の凹みが消失するまで、導電層１０５’を平坦化研磨することであり、また導電層１０５”を全面に残すことである。このような製造方法により、この導電層１０５”の上面は、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持できる。第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１０５”の研磨を途中で止めるために、研磨対象が最後まで単一の材料となり、ＣＭＰ法の研磨レートが部分的に異なることが原理的に回避できるからである。

次に、図２（ｈ）に示すように、抵抗変化層１０６を形成する工程において、導電層１０５”上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’（第１の抵抗変化層材料膜）を形成する。第１の抵抗変化層１０６ａ’として、例えば、酸素不足型の酸化タンタル（ＴａＯ_ｘ、０＜ｘ＜２．５）により構成することができる。この場合、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で、酸素不足型の酸化タンタルを形成できる。その酸素含有率としては、４４〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。続いて、第１の抵抗変化層１０６ａ’上に、酸素含有率がより高い第２の抵抗変化層１０６ｂ’（第２の抵抗変化層材料膜）を形成する。第２の抵抗変化層１０６ｂ’は、同様にして、酸素不足型の酸化タンタルにより構成することができる。この場合、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成する。その酸素含有率は、６８〜７１ａｔｍ％、その抵抗率は１Ｅ７（１０^７）ｍΩｃｍ以上、膜厚は３〜１０ｎｍである。ここでは、反応性スパッタを用いて形成する例を示したが、プラズマ酸化で表層を酸化して、酸素含有率が高い遷移金属酸化物層を形成してもかまわない。スパッタ法では、ストイキオメトリー以上の酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。

次に、図２（ｉ）に示すように、上部電極１０７を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）で構成される導電層１０７’（上部電極材料膜）を形成する。

次に、図２（ｊ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの２層積層からなる抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。抵抗変化層１０６を構成する遷移金属より標準電極電位が高い材料として代表される貴金属などはエッチングが困難であるので、上部電極に用いた場合に、これをハードマスクにして抵抗変化素子を形成することもできる。本工程では、同じマスクを用いて、一括してパターニングを行ったが、工程ごとにパターニングを行ってもかまわない。

最後に、図２（ｋ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（厚さ５００〜１０００ｎｍ）が形成され、図２（ｂ）、図２（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、半導体記憶装置１０が完成する。

以上の製造方法とすることにより、たとえ第１のコンタクトプラグ上部にリセスが発生しても、そのリセスの上方の下部電極の上面をほぼ完全に平坦にすることができる。抵抗変化層の形状及び膜厚のばらつきは、抵抗変化層の成膜もしくは酸化手法そのものの本質的なばらつきによるものだけとなり、下地の形状には影響を受けない。下地に起因したビットごとの抵抗変化特性のばらつきを大幅に低減することができ、大容量の半導体記憶装置を実現することができる。

（実施の形態２）
［装置の構成］
図３は、本発明の実施の形態２における半導体記憶装置２０の断面図である。図３において、図１と同じ構成要素については同じ符号を用い、説明を省略する。図３に示すように、本実施の形態２の半導体記憶装置２０と、本実施の形態１の半導体記憶装置１０との違いは、下部電極１０５の構造の違いにある。半導体記憶装置２０においては、下部電極１０５は、第１の下部電極１０５ａと第２の下部電極１０５ｂの積層構造で構成されている。第１の下部電極１０５ａ（厚さ５〜５０ｎｍ）は、第１のコンタクトプラグ１０４のＷが拡散を防止するための拡散バリアとしての機能と、第１の層間絶縁層１０２との密着性を維持する機能を両立させるためのものであり、例えば窒化チタンアルミ（ＴｉＡｌＮ）と窒化チタン（ＴｉＮ）との積層構造で構成される。第２の下部電極１０５ｂ（厚さ１０〜５０ｎｍ）は、抵抗変化素子の電極として機能する窒化タンタル（ＴａＮ）から構成している。この下部電極１０５の上面は、半導体記憶装置１０と同様に、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持している。

かかる構成によれば、第１の下部電極１０５ａが第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成され、それにもかかわらず、第２の下部電極１０５ｂの上面が平坦になっている。結果として、第１の層間絶縁層１０２より前記第１のコンタクトプラグ１０４上の第２の下部電極１０５ｂの膜厚が厚くなっている。下部電極１０５の上面の平坦性が良好なことにより、抵抗変化層１０６の形状及び膜厚ばらつきを抑制し、抵抗変化特性のばらつきを低減することができる。

とりわけ、より薄膜で酸素含有率が高くて高抵抗となる第２の抵抗変化層１０６ｂの膜厚ばらつきが抑制され、初期のブレイク動作が安定することで、ビット毎のばらつきを大幅に低減し、大容量の不揮発性メモリを実現することができる。

［製造方法］
図４（ａ）から（ｈ）は本発明の実施の形態２における半導体記憶装置２０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態２の半導体記憶装置２０の要部の製造方法について説明する。また、図４（ａ）以前の工程は、図２（ａ）〜（ｄ）と同様であるので、説明を省略する。

図４（ａ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ５〜５０ｎｍ）が発生している。

次に、図４（ｂ）に示すように、第１の下部電極１０５ａを形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に第１の下部電極１０５ａとなる窒化チタンアルミ（ＴｉＡｌＮ）と窒化チタン（ＴｉＮ）との積層構造からなる導電層１０５ａ’（厚さ２０〜５０ｎｍ）（第１の下部電極材料膜）をスパッタ法で形成する。ここで、窒化チタン（ＴｉＮ）層は密着層として第１のコンタクトプラグ１０４側に形成する。導電層１０５ａ’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成される。また、先と同様に、第１のコンタクトプラグ１０４上の導電層１０５ａ’の上面には、下地の形状が反映され凹みが生じる。

次に、図４（ｃ）に示すように、第２の下部電極１０５ｂを形成する工程において、第１の下部電極１０５ａ’上に、後に第２の下部電極１０５ｂとなる窒化タンタル（ＴａＮ）で構成される導電層１０５ｂ’（厚さ５０〜２００ｎｍ）（第２の下部電極材料膜）をスパッタ法で形成する。先と同様に、第１のコンタクトプラグ１０４上の導電層１０５ｂ’の上面には、下地の形状が反映され凹みが生じる。

次に、図４（ｄ）に示すように、第２の下部電極１０５ｂを形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に第２の下部電極１０５ｂとなる導電層１０５ｂ”（厚さ２０〜１００ｎｍ）を形成する。この工程のポイントは、図４（ｃ）で発生した上述の凹みが消失するまで、導電層１０５ｂ’を平坦化研磨することであり、また導電層１０５ｂ”を全面に残すことである。このような製造方法により、この導電層１０５ｂ”の上面は、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持できる。第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１０５ｂ”の研磨を途中で止めるために、研磨対象が最後まで単一の材料となり、ＣＭＰ法の研磨レートが部分的に異なることが原理的に回避できるからである。

図４（ｄ）以降の、図４（ｅ）から（ｈ）の工程は、上述した図２（ｈ）から（ｋ）と同様であるので、説明を省略する。

（実施例）
図５（ａ）及び（ｂ）は本発明により得られる半導体記憶装置２０の構成例において、リセス量の改善効果の一例を示したものである。図５（ａ）は従来の半導体記憶装置４０の、図５（ｂ）は本発明の実施の形態２における半導体記憶装置２０の、抵抗変化素子形成直後の工程途中の断面図を示している。いずれの構造も、下部電極に窒化タンタル（ＴａＮ）と窒化チタンアルミ（ＴｉＡｌＮ）及び窒化チタン（ＴｉＮ）の積層構造、抵抗変化層に酸化タンタル（ＴａＯ_ｘ）、上部電極に白金（Ｐｔ）を用いている。また、図５（ａ）、（ｂ）それぞれの下部に示すＡＦＭ（原子間力顕微鏡）の信号図は、下部電極となる導電層を形成後に取得したものである。従来の半導体記憶装置４０は導電層を成膜しただけであるが、本発明の半導体記憶装置２０では、図４（ｄ）に相当する下部電極の上面の平坦化を実施している。図から分かるように、従来の半導体記憶装置４０では、第１のコンタクトプラグ１０４のリセスを反映して、下部電極上で２７ｎｍの凹みが測定されるが、本発明の半導体記憶装置２０においては、下部電極の上面はほぼ完全に平坦になり、リセスは完全に消失している。

図６（ａ）は本発明の実施の形態２における半導体記憶装置２０の抵抗変化特性を示したグラフである。用いたサンプルは、図４のプロセスフローに従って形成された半導体記憶装置２０（上部電極はイリジウム）であり、当該サンプルに、下部電極を基準にして上部電極に−２．０Ｖ（低抵抗化時）と＋３．０Ｖ（高抵抗化時）の電圧パルスを印加している。縦軸は抵抗変化素子の抵抗値、横軸は印加したパルスの回数であり、図６（ａ）より、１００回以上のパルス印加に対しても、安定に１桁以上の抵抗変化していることがわかる。

また図６（ｂ）は、そのサンプルの２５６ｂｉｔアレイの初期のブレイク特性を示したグラフを示したものである。横軸にパルス電圧（３．３Ｖ）を印加するときのパルス幅、縦軸に２５６ｂｉｔの全ビットがブレイクするまでの累積ブレイク率を示した。１つ１つのカーブは異なるチップについて得られたブレイク特性を示している。図から分かるように、ブレイクする時間のばらつきが非常に低減されていることがわかる。

（実施の形態３）
［装置の構成］
図７は、本発明の実施の形態３における半導体記憶装置３０の断面図である。図７において、図３と同じ構成要素については同じ符号を用い、説明を省略する。図７に示すように、本実施の形態３の半導体記憶装置３０は、本実施の形態２の半導体記憶装置２０と同様に、第１の下部電極１０５ａと第２の下部電極１０５ｂの積層構造で構成されている。しかし、半導体記憶装置３０においては、第１の下部電極１０５ａ及び第２の下部電極１０５ｂの上面の双方は、ともに平坦になっている点で異なる。これは、その上面を平坦化しやすい導電性材料を下方に、抵抗変化素子の電極として機能する導電性材料を上方に配置したからである。

かかる構成によれば、第１の下部電極１０５ａが第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成され、それにもかかわらず、第１の下部電極１０５ａの上面を平坦にすることができる。結果として、第１の層間絶縁層１０２より前記第１のコンタクトプラグ１０４上の第１の下部電極１０５ａの膜厚が厚くなっている。下部電極の上面の平坦性が良好になることにより、抵抗変化層１０６の形状及び膜厚ばらつきを抑制し、抵抗変化特性のばらつきを低減することができる。とりわけ、より薄膜で酸素含有率が高くて高抵抗となる第２の抵抗変化層１０６ｂの膜厚ばらつきが抑制され、初期のブレイク動作が安定することで、ビット毎のばらつきを大幅に低減し、大容量の不揮発性メモリを実現することができる。

［製造方法］
図８（ａ）から（ｈ）は本発明の実施の形態３における半導体記憶装置３０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態３の半導体記憶装置３０の要部の製造方法について説明する。また、図８（ａ）以前の工程は、図２（ａ）〜（ｄ）と同様であるので、説明を省略する。

図８（ａ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ５〜５０ｎｍ）が発生している。

次に、図８（ｂ）に示すように、第１の下部電極１０５ａを形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に第１の下部電極１０５となる窒化タンタルで構成される導電層１０５ａ’（厚さ５０〜２００ｎｍ）（第１の下部電極材料膜）をスパッタ法で形成する。導電層１０５ａ’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成される。第１のコンタクトプラグ１０４上の導電層１０５ａ’の上面には、下地の形状が反映され凹みが生じる。

次に、図８（ｃ）に示すように、第１の下部電極１０５ａを形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に第１の下部電極１０５ａとなる導電層１０５ａ”（厚さ２０〜１００ｎｍ）を形成する。この工程のポイントは、図８（ｂ）で発生した上述の凹みが消失するまで、導電層１０５ａ’を平坦化研磨することであり、また導電層１０５ａ”を全面に残すことである。このような製造方法により、この導電層１０５ａ”の上面は、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持できる。第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１０５ａ”の研磨を途中で止めるために、研磨対象が最後まで単一の材料となり、ＣＭＰ法の研磨レートが部分的に異なることが原理的に回避できるからである。

次に、図８（ｄ）に示すように、第２の下部電極１０５ｂを形成する工程において、第１の下部電極１０５ａ”上に、後に第２の下部電極１０５ｂとなる貴金属（白金、イリジウム、パラジウムなど）で構成される導電層１０５ｂ’（厚さ５０〜２００ｎｍ）をスパッタ法で形成する。

次に、図８（ｅ）に示すように、抵抗変化層１０６を形成する工程において、導電層１０５ｂ’上に、遷移金属酸化物で構成される第２の抵抗変化層１０６ｂ’を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成した。その酸素含有率は、６８〜７１ａｔｍ％、その抵抗率は１Ｅ７（１０^７）ｍΩｃｍ以上、膜厚は３〜１０ｎｍである。さらに反応性スパッタを用いて形成した膜を、プラズマ酸化で酸化して、酸素含有率が最も高い遷移金属酸化物層を形成してもかまわない。スパッタ法では、ストイキオメトリー以上の酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。続いて、第２の抵抗変化層１０６ｂ’上に、酸素含有率がより低い第１の抵抗変化層１０６ａ’を形成する。同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成した。ここでは、その酸素含有率としては、４４〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。

次に、図８（ｆ）に示すように、上部電極１０７を形成する工程において、第１の抵抗変化層１０６ａ’上に、パターニング後に上部電極１０７となる窒化タンタルで構成される導電層１０７’を形成する。

次に、図８（ｇ）に示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、導電層１０５ａ”、導電層１０５ｂ’、第２の抵抗変化層１０６ｂ’、第１の抵抗変化層１０６ａ’及び導電層１０７’をパターニングして、第２の抵抗変化層１０６ｂ、第１の抵抗変化層１０６ａの２層積層からなる抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。本工程では、同じマスクを用いて、一括してパターニングを行ったが、工程ごとにパターニングを行ってもかまわない。

最後に、図８（ｈ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（５００〜１０００ｎｍ）が形成され、図２（ｂ）、図２（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、半導体記憶装置が完成する。

以上の製造方法とすることにより、たとえ第１のコンタクトプラグ上部にリセスが発生しても、そのリセスの上方の下部電極の上面をほぼ完全に平坦にすることができる。抵抗変化層の形状及び膜厚のばらつきは、抵抗変化層の成膜もしくは酸化手法そのものの本質的なばらつきによるものだけとなり、下地の形状には影響を受けない。下地に起因したビットごとの抵抗変化特性のばらつきを大幅に低減することができ、大容量の半導体記憶装置を実現することができる。また、下部電極の構成を複数にすることで、その上面を平坦化しやすい導電性材料を下方に、抵抗変化素子の電極として機能する導電性材料を上方に配置することで、材料選択の幅を飛躍的に広げることができる。

（実施の形態４）
［装置の構成］
図９は、本発明の実施の形態４における半導体記憶装置３５の断面図である。図９において、図１と同じ構成要素については同じ符号を用い、説明を省略する。

図９に示すように、本実施の形態４の半導体記憶装置３５は、本実施の形態１の半導体記憶装置１０と同様に、抵抗変化素子の下部電極１０５の上面が平坦化されている点で共通する。しかし、半導体記憶装置３５においては、抵抗変化素子の下方に、ダイオード素子の下部電極１１２、半導体層１１３、ダイオード素子の上部電極１１４と、ダイオード素子が組み込まれている点で異なる。即ち、抵抗変化素子とダイオード素子を一体として素子を形成したものである。ダイオード素子の上部電極１１４と抵抗変化素子の下部電極１０５を共用する構造となっているが、別々に構成してもかまわない。ここでは、ダイオード素子の下部電極１１２の上面が平坦化されており、その上部に形成される半導体層１１３、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの素子膜の上面は、略平坦に形成されている。

かかる構成によれば、ダイオード素子の下部電極１１２が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成され、それにもかかわらず、ダイオード素子の下部電極１１２の上面を平坦にすることができる。結果として、第１の層間絶縁層１０２より前記第１のコンタクトプラグ１０４上のダイオード素子の下部電極１１２の膜厚が厚くなっている。

ダイオード素子の下部電極の上面の平坦性が良好になることにより、半導体層１１３は略平坦に形成されているため、局所的にリークパスが発生することがなく、整流特性の低下を防ぐことができる。したがって、本ビットが非選択の場合には、極めて低いリーク電流しか流れず、選択されたビットの読み出しや、書き込み動作を妨げない。このため、メモリのアレイサイズを大きくすることが可能となり、高集積化、大容量化が可能となる。

また、その上方の抵抗変化素子の下部電極の上面が良好になることにより、抵抗変化層１０６の形状及び膜厚ばらつきを抑制し、抵抗変化特性のばらつきを低減することができる。とりわけ、より薄膜で酸素含有率が高く、高抵抗となる第２の抵抗変化層１０６ｂの膜厚ばらつきが抑制され、初期のブレイク動作が安定することで、ビット毎のばらつきを大幅に低減し、大容量の不揮発性メモリを実現することができる。

［製造方法］
図１０（ａ）から（ｇ）は本発明の実施の形態４における半導体記憶装置３５の要部の製造方法を示す断面図である。これらを用いて、本実施の形態４の半導体記憶装置３５の要部の製造方法について説明する。また、図１０（ａ）以前の工程は、図２（ａ）〜（ｄ）と同様であるので、説明を省略する。

図１０（ａ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（深さ５〜５０ｎｍ）が発生している。

次に、図１０（ｂ）に示すように、ダイオード素子の下部電極１１２を形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後にダイオード素子の下部電極１１２となる導電層１１２’（例えば５０〜２００ｎｍの膜厚の窒化タンタル等）をスパッタ法で形成する。導電層１１２’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成される。第１のコンタクトプラグ１０４上の導電層１１２’の上面には、下地の形状が反映され凹みが生じる。

次に、図１０（ｃ）に示すように、ダイオード素子の下部電極１１２を形成する工程において、化学的機械研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後にダイオード素子の下部電極１１２となる導電層１１２”（厚さ２０〜１００ｎｍ）を形成する。この工程のポイントは、図１０（ｂ）で発生した上述の凹みが消失するまで、導電層１１２’を平坦化研磨することであり、また導電層１１２”を全面に残すことである。このような製造方法により、この導電層１１２”の上面は、第１のコンタクトプラグ１０４を横切る方向においても、極めて高い平坦度を有し、連続面を維持できる。第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１１２”の研磨を途中で止めるために、研磨対象が最後まで単一の材料となり、ＣＭＰ法の研磨レートが部分的に異なることが原理的に回避できるからである。

次に、図１０（ｄ）で示すように、ダイオード素子の半導体層１１３、上部電極１１４を形成する工程において、導電層１１２”の上に、半導体層１１３’を堆積し、更に半導体層１１３’の上にダイオード素子の上部電極となる導電層１１４’を堆積する。半導体層１１３’は、例えば窒素が添加されたシリコン（窒化シリコン）等を用いることができ、窒化シリコンのスパッタリング法により例えば、５〜３０ｎｍの厚さに堆積し形成する。また、ダイオード素子の上部電極となる導電層１１４’は、例えば窒化タンタルをスパッタリング法により、２０〜５０ｎｍの厚さに堆積し形成する。ダイオード素子の上部電極１１４は、抵抗変化素子の下部電極１０５を兼ねるよう構成してもよい。

次に、図１０（ｅ）に示すように、抵抗変化層１０６、上部電極１０７を形成する工程において、導電層１１４’（１０５’）上に、遷移金属酸化物で構成される第１の抵抗変化層１０６ａ’を形成する。ここでは、遷移金属酸化物としてタンタル酸化物を用い、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層１０６ａ’を形成した。その酸素含有率としては、４４〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。続いて、第１の抵抗変化層１０６ａ’上に、酸素含有率がより高い第２の抵抗変化層１０６ｂ’を形成する。第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成した。ここでは、その酸素含有率は、６８〜７１ａｔｍ％、その抵抗率は１Ｅ７（１０^７）ｍΩｃｍ以上、膜厚は３〜１０ｎｍである。さらに反応性スパッタを用いて形成した膜を、プラズマ酸化で酸化して、酸素含有率が最も高い遷移金属酸化物層を形成してもかまわない。スパッタ法では、ストイキオメトリー以上の酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。続いて、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる窒化タンタルで構成される導電層１０７’を形成する。

次に、図１０（ｆ）に示すように、抵抗変化素子及びダイオード素子を形成する工程において、所望のマスクを用いて、導電層１１２”、半導体層１１３’、導電層１１４’、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、半導体層１１３を電極で挟持したダイオード素子と、２層積層からなる抵抗変化層１０６を電極で挟持した抵抗変化素子とを一体形成する。本工程では、同じマスクを用いて、一括してパターニングを行ったが、工程ごとにパターニングを行ってもかまわない。

最後に、図１０（ｇ）に示すように、抵抗変化素子を被覆して、第２の層間絶縁層１０８（厚さ５００〜１０００ｎｍ）が形成され、図２（ｂ）、図２（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、半導体記憶装置が完成する。

以上の製造方法とすることにより、たとえ第１のコンタクトプラグ上部にリセスが発生しても、そのリセスの上方のダイオード素子の下部電極の上面をほぼ完全に平坦にすることができる。半導体層や抵抗変化層の形状及び膜厚のばらつきは、半導体層、抵抗変化層の成膜もしくは酸化手法そのものの本質的なばらつきによるものだけとなり、下地の形状には影響を受けない。ダイオードの局所的なリーク電流の増加の防止、及び抵抗変化特性のばらつきを大幅に低減することができ、大容量の半導体記憶装置を実現することができる。

なお、上記の実施形態の説明においては、第１の抵抗変化層と第２の抵抗変化層は、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の積層構造の場合を例にして説明したが、抵抗変化を発現するものであればよく、その他の遷移金属酸化物であってもかまわない。本発明による、下部電極の上面を原理的に平坦にする構造及びその方法を提供することで、抵抗変化層の形状及び膜厚ばらつきを抑制し、抵抗変化特性のばらつきを低減するという効果は、抵抗変化層がタンタル酸化物やハフニウム酸化物、ジルコニウム酸化物の場合にのみ限定して奏されるものではないことは、上述した動作メカニズムからも明白である。

本発明は、抵抗変化型の半導体記憶装置の製造方法を提供するものであり、安定動作し、信頼性の高い不揮発性メモリを実現することができるので、不揮発性メモリを用いる種々の電子機器分野に有用である。

１０ 本発明の実施の形態１における抵抗変化型の半導体記憶装置
２０ 本発明の実施の形態２における抵抗変化型の半導体記憶装置
３０ 本発明の実施の形態３における抵抗変化型の半導体記憶装置
３５ 本発明の実施の形態４における抵抗変化型の半導体記憶装置
４０ 従来の抵抗変化型の半導体記憶装置
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ 第１のコンタクトプラグ
１０４’ 第１のコンタクトプラグとなる導電層
１０５ 下部電極
１０５’，１０５” 下部電極となる導電層（下部電極材料膜）
１０５ａ 第１の下部電極
１０５ａ’，１０５ａ” 第１の下部電極となる導電層（第１の下部電極材料膜）
１０５ｂ 第２の下部電極
１０５ｂ’，１０５ｂ” 第２の下部電極となる導電層（第２の下部電極材料膜）
１０６ 抵抗変化層
１０６ａ，１０６ａ’ 第１の抵抗変化層（第１の抵抗変化層材料膜）
１０６ｂ，１０６ｂ’ 第２の抵抗変化層（第２の抵抗変化層材料膜）
１０７ 上部電極
１０７’ 上部電極となる導電層（上部電極材料膜）
１０８ 第２の層間絶縁層
１０９ 第２のコンタクトホール
１１０ 第２のコンタクトプラグ
１１１ 第２の配線
１１２ ダイオード素子の下部電極
１１２’，１１２” ダイオード素子の下部電極となる導電層
１１３，１１３’ 半導体層
１１４ ダイオード素子の上部電極
１１４’ ダイオード素子の上部電極となる導電層

Claims (9)

1. 下部電極と、
   前記下部電極上に形成され、遷移金属酸化物で構成される第１の抵抗変化層と、酸素含有率が前記第１の抵抗変化層の酸素含有率よりも高い遷移金属酸化物で構成される第２の抵抗変化層とを含む抵抗変化層と、
   前記抵抗変化層上に形成された上部電極と、
   で構成される抵抗変化素子を有する半導体記憶装置の製造方法であって、
   半導体基板上に第１の導電層を形成する工程と、
   前記第１の導電層を被覆し、前記半導体基板上に第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層を貫通して前記第１の導電層に到達する第１のコンタクトホールを形成する工程と、
   前記第１のコンタクトホールの内部に前記第１の層間絶縁層の上面より、前記基板側に向かって凹んだ構造を有する第１のコンタクトプラグを形成する工程と、
   前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹部を有する下部電極材料膜を堆積する工程と、
   前記下部電極材料膜の上面を前記凹部が消失するまで研磨して平坦化する工程と、
   前記下部電極材料膜上に、抵抗変化層材料膜、および上部電極材料膜をこの順に形成する工程と、
   前記下部電極材料膜、前記抵抗変化層材料膜、および前記上部電極材料膜をパターニングすることにより、前記下部電極、前記抵抗変化層および前記上部電極から構成される前記抵抗変化素子を形成する工程と、
   を含む半導体記憶装置の製造方法。
2. 前記下部電極の上面を平坦化する工程において、堆積した前記下部電極材料膜のうち、研磨対象が最後まで単一の材料となる範囲で、前記下部電極材料膜の上面を平坦化し、かつ前記下部電極材料膜を全面に残すことで、平坦な連続面を持つ前記下部電極材料膜を形成する
   請求項１に記載の半導体記憶装置の製造方法。
3. 前記下部電極は第１の下部電極および第２の下部電極を含む複数の層からなり、
   前記下部電極材料膜の上面を平坦化する工程は、
   前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹みを有する第１の下部電極材料膜を堆積する工程と、
   堆積した前記第１の下部電極材料膜の上に、前記凹んだ構造の上方において前記凹部を有する第２の下部電極材料膜を堆積する工程と、を含み、
   前記下部電極材料膜の上面を平坦化する工程では、
   前記第２の下部電極材料膜の上面を研磨して平坦化し、
   前記抵抗変化素子を形成する工程では、
   前記第１の下部電極材料膜および前記第２の下部電極材料膜をパターニングすることにより、前記第１の下部電極および前記第２の下部電極を形成する
   請求項１に記載の半導体記憶装置の製造方法。
4. 第１の下部電極と第２の下部電極とを含む複数の層から構成される下部電極と、
   前記下部電極上に形成され、遷移金属酸化物で構成される第１の抵抗変化層と、酸素含有率が前記第１の抵抗変化層の酸素含有率よりも高い遷移金属酸化物で構成される第２の抵抗変化層とを含む抵抗変化層と、
   前記抵抗変化層上に形成された上部電極と、
   で構成される抵抗変化素子を有する半導体記憶装置の製造方法であって、
   半導体基板上に第１の導電層を形成する工程と、
   前記第１の導電層を被覆し、前記半導体基板上に第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層を貫通して前記第１の導電層に到達する第１のコンタクトホールを形成する工程と、
   前記第１のコンタクトホールの内部に前記第１の層間絶縁層の上面より、前記基板側に向かって凹んだ構造を有する第１のコンタクトプラグを形成する工程と、
   前記第１の層間絶縁層および前記第１のコンタクトプラグを被覆して、前記凹んだ構造の上方において凹部を有する第１の下部電極材料膜を堆積する工程と、
   前記第１の下部電極材料膜の上面を前記凹部が消失するまで研磨して平坦化する工程と、
   平坦化された前記第１の下部電極材料膜の上面に、前記第２の下部電極材料膜を均一な厚さで堆積する工程と、
   前記第１の下部電極材料膜、前記第２の下部電極材料膜、前記抵抗変化層材料膜、および前記上部電極材料膜をパターニングすることにより、前記第１の下部電極、前記第２の下部電極、前記抵抗変化層および前記上部電極から構成される前記抵抗変化素子を形成する工程と、
   を含む半導体記憶装置の製造方法。
5. 前記下部電極材料の上面を平坦化する工程において、化学的機械的研磨法による研磨を行う
   請求項１及至３のいずれか１項に記載の半導体記憶装置の製造方法。
6. 前記第１の下部電極材料の上面を平坦化する工程において、化学的機械的研磨法による研磨を行う
   請求項４に記載の半導体記憶装置の製造方法。
7. 前記抵抗変化素子を形成する工程において、前記下部電極材料膜、前記抵抗変化層材料膜、および前記上部電極材料膜をドライエッチングにてパターニングする
   請求項１及至６のいずれか１項に記載の半導体記憶装置の製造方法。
8. さらに、前記第２の抵抗変化層の一部を局所的に短絡させることで、抵抗変化が開始できる状態にする工程を含む、
   請求項１乃至７のいずれか１項に記載の半導体記憶装置の製造方法。
9. 前記第２の抵抗変化層の膜厚は、前記凹部の横方向の幅の大きさに比べて薄い
   請求項１乃至７のいずれか１項に記載の半導体記憶装置の製造方法。

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