[go: up one dir, main page]

TWI758077B - 具有pn二極體之非揮發性記憶體元件 - Google Patents

具有pn二極體之非揮發性記憶體元件 Download PDF

Info

Publication number
TWI758077B
TWI758077B TW110102241A TW110102241A TWI758077B TW I758077 B TWI758077 B TW I758077B TW 110102241 A TW110102241 A TW 110102241A TW 110102241 A TW110102241 A TW 110102241A TW I758077 B TWI758077 B TW I758077B
Authority
TW
Taiwan
Prior art keywords
diode
wire
write
volatile memory
stacked
Prior art date
Application number
TW110102241A
Other languages
English (en)
Other versions
TW202230373A (zh
Inventor
凌北卿
吳南雷
Original Assignee
凌北卿
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 凌北卿 filed Critical 凌北卿
Priority to TW110102241A priority Critical patent/TWI758077B/zh
Priority to PCT/US2022/012838 priority patent/WO2022159406A1/en
Priority to US17/578,448 priority patent/US20220231083A1/en
Priority to CN202210059377.9A priority patent/CN114823776A/zh
Application granted granted Critical
Publication of TWI758077B publication Critical patent/TWI758077B/zh
Publication of TW202230373A publication Critical patent/TW202230373A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一種非揮發性記憶體元件，包含：絕緣層，為電性絕緣；PN二極體，形成於絕緣層上之一單晶矽層中；寫入導線，具有導電性，且該寫入導線與該PN二極體之前端電連接；記憶單元，位於PN二極體上，該記憶單元與該PN二極體之後端電連接；以及選擇導線，位於記憶單元上，與記憶單元電連接；其中，於該非揮發性記憶體元件被選擇寫入一資料時，一電流流經該PN二極體，以將該資料寫入該記憶單元。

Description

具有PN二極體之非揮發性記憶體元件
本發明係有關一種非揮發性記憶體元件，特別是指一種具有PN二極體之非揮發性記憶體元件。
圖1A與圖1B分別顯示一種典型的相變化隨機存取記憶體(phase change random access memory,PCRAM)元件10的剖視示意圖與3D(three dimensional)示意圖。PCRAM元件10為一種非揮發性記憶體元件，用於電子裝置系統中，以儲存資料(datum)，且在電子裝置關閉而停止供應電源後，所儲存的資料仍存於其中之相變化區而不會消失。
如圖1A與圖1B所示，PCRAM元件10形成於基板11上，其包括源極/汲極12、雙向選擇器13、金屬栓141與142、相變化區15、接地導線16以及位元導線17。PCRAM元件10經由雙向選擇器13與位元導線17定址而決定將資料寫入的特定之相變化區15之位址，藉由控制雙向選擇器13，而導通源極/汲極12之間的通道，並藉由控制位元導線17的電壓，而控制流經金屬栓141、源極/汲極12與前述通道、金屬栓142、相變化區15至接地導線16的電流，以改變相變化區15中材料的結晶狀態，不同的結晶狀態使相變化區15具有不同的電阻值，亦即示意不同的儲存資料； 其中，相變化區15中的材料例如為鍺-銻-鍗(GeSbTe，GST)合金，其結晶與非結晶(amorphous)狀態下具有不同的阻值，PCRAM元件10以前述的定址與改變相變化區15的阻值，而將代表「1」或/及「0」之資料寫入相變化區15中，此為本領域中具有通常知識者所熟知，在此不予贅述。
圖2A與圖2B分別顯示一種典型的自旋轉移磁矩(spin transfer torque,STT)磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)元件20的剖視示意圖與3D(three dimensional)示意圖。STT-MRAM元件20為MRAM元件的一種，也是一種非揮發性記憶體元件，用於電子裝置系統中，以儲存資料，且在電子裝置關閉而停止提供電源後，所儲存的資料仍存於其中之磁性區不會消失。MRAM元件包括上電極與下電極，皆為鐵磁性材料，上下電極中間夾著一層氧化層(例如氧化鎂)，當上下鐵磁層之磁化方向由平行變成反平行時，其電阻阻值將會變大；相反地若由反平行變成平行時，其電阻阻值將會變小°，由此機制進而改變該磁性區的阻值，以示意不同的儲存資料。
如圖2A與圖2B所示，STT-MRAM元件20形成於基板21，其包括源極/汲極22、雙向選擇器23、金屬栓241與242、磁性區25、連接導線261與262以及位元(bit)導線27。STT-MRAM元件20經由雙向選擇器23與位元導線27定址而決定將資料寫入的磁性區25之位址，藉由控制雙向選擇器23，而導通源極/汲極22之間的通道，並藉由控制位元導線27的電壓，而控制流經磁性區25、連接導線261、金屬栓241、源極/汲極22與源極/汲極22之間的通道、另一金屬栓242而至連接導線262的電流，以改 變磁性區25中材料的磁化方向。如前所述，在上下電極中，鐵磁層之磁化方向不同使磁性區25具有不同的電阻值，亦即示意不同的儲存資料；其中，上下電極的材料例如為鈷鐵(CoFe)或鈷鐵硼(CoFeB)，STT-MRAM元件20以此機制而將代表「1」或/及「0」之資料寫入磁性區25中，此為本領域中具有通常知識者所熟知，在此不予贅述。
圖3A與圖3B分別顯示一種典型的電阻變化隨機存取記憶體(resistive random access memory,RRAM)元件30的剖視示意圖與3D(three dimensional)示意圖。RRAM元件30為一種非揮發性記憶體元件，用於電子裝置系統中，以儲存資料(datum)，且在電子裝置關閉而停止提供電源後，所儲存的資料仍存於其中之電阻變化區而不會消失。
如圖3A與圖3B所示，RRAM元件30形成於基板31上，其包括源極/汲極32、雙向選擇器33、金屬栓341與342、電阻變化區35、接地導線36以及位元導線37。RRAM元件30經由雙向選擇器33與位元導線37定址而決定將資料寫入的特定電阻變化區35之位址，藉由控制雙向選擇器33，而導通源極/汲極32之間的通道，並藉由控制位元導線37的電壓，而控制流經金屬栓341、源極/汲極32與極/汲極32之間通道、另一金屬栓342、電阻變化區35至接地導線36的電流，以改變電阻變化區35中的阻值，亦即示意不同的儲存資料；其中，電阻變化區35包括兩層金屬層，兩層金屬層間由介電層隔開，金屬層的材料例如為碲化銅(copper telluride,CuTe)或銅鍺(copper germanium,CuGe)合金，RRAM元件30以前述的定址與改變電阻變化區35的阻值，而將代表「1」或/及「0」之資料 寫入電阻變化區35中，此為本領域中具有通常知識者所熟知，在此不予贅述。
傳統控制非揮發性記憶體元件，寫入資料儲存單元的選擇器(selector)，都是雙向的開關，如前述的雙向選擇器15、25與35，其例如為金屬氧化半導體(metal oxide semiconductor,MOS)元件。因此，非揮發性記憶體元件採用雙向選擇器至少有以下缺點：一，以MOS元件作為雙向選擇器為例，因為需要源極、閘極與汲極，相對於二極體，例如PN二極體，MOS元件的面積較大，在微縮的技術進展上，傳統非揮發性記憶體元件基礎條件較差；二，導通電流也受限於MOS元件電性特徵，MOS元件在操作上具有飽和區，相對於二極體，例如PN二極體，MOS元件的導通電流相對較低。以MRAM元件為例，以MOS元件作為雙向選擇器時，將資料寫入磁性區的電流通常必須達到107A/cm2，要達到此電流，MOS元件的面積與PN二極體相比，將相對的非常大；三，MOS元件的通道形成於半導體基板中，具有相對較高的漏電流。在非揮發性記憶體元件技術朝著體積微縮與單位面積電流增加的趨勢上，傳統控制非揮發性記憶體元件之雙向選擇器的應用範圍受到很大的限制。
另一相關技術請參閱10.1109/IEDM.2006346905由J.H.Oh等人所提出的90nm之512Mb PCRAM元件，該論文揭示一種基於標準CMOS製程步驟所製造之PCRAM元件。其中，此先前技術PCRAM元件於N型雜質重摻雜之矽基板上，形成磊晶矽層，再於該磊晶矽層中，形成PN二極體作為該PCRAM元件之選擇器。在此PCRAM元件中，由於PN 二極體形成於磊晶矽層中，因此其導通電阻值高於形成於單晶矽層中之PN二極體；此外，該PCRAM元件之N型雜質重摻雜之矽基板，無法與其他元件作有效的電型隔絕，因此，漏電流相對較大。並且在半導體製程演進的微縮製程上會有困難。
有鑑於此，本發明即針對上述先前技術之不足，提出一種具有PN二極體之非揮發性記憶體元件，可降低非揮發性記憶體元件的面積，並提高單位面積電流，而增加非揮發性記憶體元件的應用範圍。
就其中一個觀點言，本發明提供了一種非揮發性記憶體元件，包含：一絕緣層，為電性絕緣；一第一PN二極體，形成於該絕緣層上之一單晶矽層中；一第一寫入導線，具有導電性，且該第一寫入導線與該第一PN二極體之一第一前端電連接；一記憶單元，位於該第一PN二極體上，該記憶單元與該第一PN二極體之一第一後端電連接；以及一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接；於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一PN二極體，以將該第一資料寫入該記憶單元。
在一種較佳的實施型態中，該第一PN二極體堆疊並連接於該絕緣層上。
在一種較佳的實施型態中，該第一寫入導線堆疊並連接於該絕緣層上，且該第一PN二極體堆疊並連接於該第一寫入導線上。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含：一第二PN二極體，位於該絕緣層上之該單晶矽層中；以及一第二寫入導線，具有導電性，且該第二寫入導線與該第二PN二極體之一第二前端電連接；其中，於該非揮發性記憶體元件被選擇寫入一第二資料時，一第二電流流經該第二PN二極體，以將該第二資料寫入該記憶單元。
在一種較佳的實施型態中，該第二PN二極體堆疊並連接於該絕緣層上。
在一種較佳的實施型態中，該第二寫入導線堆疊並連接於該絕緣層上，且該第二PN二極體堆疊並連接於該第二寫入導線上。
在一種較佳的實施型態中，該非揮發性記憶體元件更包含：一第一連接導電單元，用以將該記憶單元與該第一PN二極體之該第一後端電連接，其中該第一連接導電單元之一部分堆疊並連接於該第一後端；以及一第二連接導電單元，用以將該第一連接導電單元與該第二PN二極體之該第二後端電連接，以將該記憶單元與該第二後端電連接；其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一前端堆疊並連接於該第一寫入導線上，且該第一後端堆疊並連接於該第一前端上；其中該第二連接導電單元之一第一部份堆疊並連接於該絕緣層上，且該第二連接導電單元之一第二部份堆疊並連接於該第一部份上，且該第一連接導電單元之另一部分堆疊並連接於該第二部份上；其中該第二後端堆疊並連接於該第一部份上，且該第二前端堆疊並連接於該第二後端上，且該第二寫入導線堆疊並連接於該第二前端上；其中該第一導線與該第 一部份由同一金屬沉積製程步驟所形成；其中該第一前端與該第二後端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成；其中該第一後端與該第二前端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含一第一連接導電單元，電連接於該第一PN二極體與該記憶單元之間，以將該記憶單元與該第一PN二極體之該第一後端電連接。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含一第二連接導電單元，電連接於該第二PN二極體與該記憶單元之間，以將該記憶單元與該第二PN二極體之該第二後端電連接。
在一種較佳的實施型態中，該非揮發性記憶體元件為相變化隨機存取記憶體(phase change random access memory,PCRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)或電阻式隨機存取記憶體(resistive random access memory,RRAM)。
在一種較佳的實施型態中，該第一寫入導線為金屬導線。
在一種較佳的實施型態中，該第一寫入導線與該第二寫入導線為金屬導線。
在一種較佳的實施型態中，該非揮發性記憶體元件形成於一絕緣層上半導體基板(semiconductor-on-insulator,SOI,substrate)或一 絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator,SMOI,substrate)。
在一種較佳的實施型態中，該第一連接導電單元與該第二寫入導線由同一金屬沉積製程步驟所形成。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
10,20,40,50,60,70,80,90,90’,100:非揮發性記憶體元件
11,21,31,41,51,61,71,81,91:半導體基板
12,22,32:源極/汲極
13,23,33:雙向選擇器
15:相變化區
16,36:接地導線
17,27,37:位元導線
25:磁性區
35:電阻變化區
42,52,62,72,82,92,102:絕緣層
43,53,631,632,731,732,831,832,931,1031,1032,1033,1034:PN二極體
43a,53a,73a,631a,632a,831a,832a,931a,932a:前端
43b,53b,73b,631b,632b,831b,832b,931b,932b:後端
44,54,64,74,841,842,942,971,1041,1042,1072,1073:寫入導線
45,55,65,75,85,95,105:記憶單元
46,56,66,76,86,96,106:選擇導線
57,67,77,87,92,261,262,841,872,972,1043,1044,1071:連接導電單元
82:導體栓
141,142,241,242,341,342:金屬栓
630:單晶矽層
921:第二部分
941:第一部分
1021,1022:導體栓
I0:第一電流
I1:第二電流
Vr:讀取電壓
Vw:寫入電壓
圖1A與1B顯示一種典型的相變化隨機存取記憶體(phase change random access memory,PCRAM)元件10的剖視示意圖與3D(three dimensional)示意圖。
圖2A與2B分別顯示一種典型的自旋轉移磁矩(spin transfer torque,STT)磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)元件20的剖視示意圖與3D(three dimensional)示意圖。
圖3A與3B分別顯示一種典型的電阻變化隨機存取記憶體(resistive random access memory,RRAM)元件30的剖視示意圖與3D(three dimensional)示意圖。
圖4A與4B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖4C顯示如圖4A與4B所示之非揮發性記憶體元件40在同一選擇導線46排列方式之一種實施方式的剖視示意圖。
圖4D顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。
圖5A與5B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖6A與6B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖7A與7B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖8A、8B與8C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。
圖8D顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。
圖9A、9B與9C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。
圖10顯示根據本發明的非揮發性記憶體元件之一種實施方式示意圖。
圖11A與11B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與操作表。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示相關元件結構各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
圖4A與4B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D(three dimensional)示意圖。根據本發明之非揮發性記憶體元件40形成於半導體基板41上，非揮發性記憶體元件40包括絕緣層42、PN二極體43、寫入導線44、記憶單元45以及選擇導線46。絕緣層42形成於半導體基板41上，為電性絕緣。PN二極體43，形成於絕緣層42上之一單晶矽層中，並例如以離子植入製程步驟，分別於前端43a與後端43b，以加速離子的形式，植入P型雜質與N型雜質，而形成PN二極體43。寫入導線44，具有導電性，且寫入導線44與PN二極體43之前端43a(在本實施例中為P型端)電連接，且PN二極體43單向導通。記憶單元45位於PN二極體43上，且記憶單元45與PN二極體43之後端43b(在本實施例中為N型端)電連接。選擇導線46具有導電性，位於記憶單元45上，與記憶單元45電連接；其中，於非揮發性記憶體元件40被選擇，而將一資料寫入其中的記憶單元45時，第一電流I0流經該PN二極體43，以將該資料寫入記憶單元45。
非揮發性記憶體元件40經由選擇導線46與寫入導線44定址而決定將資料寫入特定位址的記憶單元45，並調整選擇導線46與寫入 導線44的電位，而導通PN二極體43，並使第一電流流經寫入導線44、PN二極體43、記憶單元45至選擇導線46，以將資料寫入記憶單元45。其中，記憶單元45可以是PCRAM元件的相變化區、MRAM元件的磁性區或是RRAM元件的電阻變化區。所謂的資料，例如為代表「1」或「0」之電子特性，例如材料的結晶狀態、磁化方向或是電阻等。此為本領域中具有通常知識者所熟知，在此不予贅述。
圖4C顯示如圖4A與4B所示之非揮發性記憶體元件40在同一選擇導線46排列方式之一種實施方式的剖視示意圖。如圖4C所示，複數非揮發性記憶體元件40例如可以在同一選擇導線46上連續排列，而由複數選擇導線46形成由複數非揮發性記憶體元件40排列之非揮發性記憶體元件陣列。
圖4D顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。本實施例與圖4A與4B所示之實施例不同之處，在於本實施例之寫入導線44堆疊並連接於PN二極體43之前端43a(在本實施例中為P型端)上，而非如圖4A所示，寫入導線44於橫向上連接PN二極體43之前端43a。圖4D旨在說明導線44不僅可以如圖4A所示，在橫向上與前端43a連接；說明導線44也可以如圖4D所示，在縱向上與前端43a連接。
本發明優於先前技術之處，至少有以下幾點：一是根據本發明，非揮發性記憶體元件採用單向導通的選擇器(即PN二極體)，不需要如先前技術採用雙向導通的選擇器，可以節省選擇器所佔據的空間，面積較小；二是根據本發明，非揮發性記憶體元件採用單向導通的選擇 器(PN二極體)可不受限於雙向導通的選擇器例如MOS元件電性特徵，例如本發明可採用PN二極體作為選擇器，其導通電流較MOS元件高，應用範圍較廣；三是根據本發明，非揮發性記憶體元件採用單向導通的選擇器(PN二極體)，可直接與寫入導線44電連接，相對於先前技術採用雙向導通的選擇器例如MOS元件，根據本發明的PN二極體可以大大的降低漏電流；且寫入導線可以更進一步形成於絕緣層之上，可更進一步降低漏電流。例如在本實施例中，非揮發性記憶體元件40之寫入導線44，在一種較佳的實施方式中，可以形成於一絕緣層42上，而與其他的導電區域，有較佳的電性隔絕，具有相較於先前技術更好的絕緣效果，降低非揮發性記憶體元件40操作時的漏電流。本發明應用於複數個PN二極體的實施例中(將於後詳述)，可取代雙向通道或應用於多向控制(如SOT-MRAM元件)，以使雙向通道的電流大致上相等。
圖5A與5B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。根據本發明之非揮發性記憶體元件50形成於半導體基板51上，非揮發性記憶體元件50包括絕緣層52、PN二極體53、寫入導線54、記憶單元55、選擇導線56以及連接導電單元57。絕緣層52形成於半導體基板51上，為電性絕緣。PN二極體53，形成於絕緣層52上之一單晶矽層中，並例如以離子植入製程步驟，分別於前端53a與後端53b，以加速離子的形式，植入P型雜質與N型雜質，而形成PN二極體53。寫入導線54，具有導電性，且寫入導線54與PN二極體53之前端53a電連接，且PN二極體53單向導通。記憶單元55位於PN二極體53上， 且記憶單元55與PN二極體53之後端53b電連接。選擇導線56具有導電性，位於記憶單元55上，與記憶單元55電連接；其中，於非揮發性記憶體元件50被選擇，而將一資料寫入其中的記憶單元55時，第一電流I0流經該PN二極體53，以將該資料寫入記憶單元55。
本實施例與圖4A與4B顯示之實施例，不同之處在於，在本實施例中，非揮發性記憶體元件50更包含連接導電單元57，具有導電性，用以將記憶單元55與PN二極體53之後端53b(在本實施例中為N型端)電連接。在本實施例中，如圖5A與5B所示，連接導電單元57例如但不限於堆疊並連接於二極體53之後端53b上，且記憶單元55堆疊並連接於連接導電單元57上。
圖6A與6B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。根據本發明之非揮發性記憶體元件60形成於半導體基板61上，非揮發性記憶體元件60包括與絕緣層62、寫入導線64、PN二極體631及632、記憶單元65、選擇導線66以及連接導電單元67。絕緣層62形成於半導體基板61上，為電性絕緣。PN二極體631，形成於絕緣層62上之一單晶矽層中，並例如以離子植入製程步驟，分別於前端631a與後端631b，以加速離子的形式，植入P型雜質與N型雜質，而形成PN二極體631。在本實施例中，PN二極體631堆疊並連接於絕緣層62上，且PN二極體631之前端631a與後端631b例如但不限於在橫向上鄰接。本實施例之非揮發性記憶體元件60例如更包含PN二極體632，形成於絕緣層62上之前述該單晶矽層中，並例如以離子植入製程步驟，分別 於前端632a與後端632b，以加速離子的形式，植入N型雜質與P型雜質，而形成PN二極體632。在本實施例中，PN二極體632堆疊並連接於絕緣層62上，且PN二極體632之前端632a與後端632b例如但不限於在橫向上鄰接。
寫入導線641，具有導電性，且寫入導線641與PN二極體631之前端631a電連接，在本實施例中，寫入導線641例如但不限於堆疊並連接於前端631a上。寫入導線642，具有導電性，且寫入導線642與PN二極體632之前端632a電連接，在本實施例中，寫入導線642例如但不限於堆疊並連接於前端632a上。記憶單元65位於PN二極體631及632上，且記憶單元65與PN二極體631及632之後端631b及632b經由連接導電單元67電連接。在本實施例中，連接導電單元67在橫向上介於後端631b及632b之間。在本實施例中，選擇導線66位於記憶單元65上，與記憶單元65電連接。於非揮發性記憶體元件60被選擇寫入一資料時，第一電流I0流經該PN二極體631，以將該資料寫入記憶單元65。於非揮發性記憶體元件60被選擇寫入另一資料時，第二電流I1流經該PN二極體632，以將該另一資料寫入記憶單元65。需說明的是，第一電流I0與第二電流I1在流經記憶單元65時為彼此反向。
在一種較佳的實施例中，PN二極體63形成於一單晶矽層630中。如圖6A所示，在一種較佳的實施例中，PN二極體63為雙端元件。形成PN二極體的方式，例如為在單晶矽層中，摻雜P型及N型的雜質，而形成PN接面。需說明的是，在本實施例中PN二極體631及632，其PN接 面的方向，可以根據電路設計而調整，而不限於如圖所示之N型區在左，P型區在右；也可以為P型區在上，N型區在下；或是P型區在下與N型區在上(即上下排列，而非橫向排列)。在一種較佳的實施例中，寫入導線641及642為金屬導線，其例如但不限於包括鋁、銅或鋁銅合金等金屬材料所形成。在一種較佳的實施例中，本發明所述之選擇導線與寫入導線，例如但不限於為金屬導線。
根據本發明，在一種較佳的實施例中，如本實施例所示，非揮發性記憶體元件形成於絕緣層上半導體基板(semiconductor-on-insulator,SOI,substrate)或絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator,SMOI,substrate)，其中SOI基板及SMOI基板為本領域中具有通常知識者所熟知，再此不予贅述。
圖7A顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。圖7B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。如圖7A所示，根據本發明之非揮發性記憶體元件70形成於半導體基板71上，非揮發性記憶體元件70包括括絕緣層72、寫入導線74、PN二極體73、記憶單元75、選擇導線76以及連接導電單元77。絕緣層72形成於半導體基板71上，為電性絕緣。寫入導線74位於第一導體層640，具有導電性。PN二極體73，位於絕緣層72上，於單晶矽層中形成。寫入導線74，具有導電性，且寫入導線74與PN二極體73之前端73a(在本實施例中為P型端)電連接，且PN二極體73單向導通。記憶單元75位於PN二極體73上，且記憶單元75與PN二極體73之後端73b電連接。 選擇導線76具有導電性，位於記憶單元75上，與記憶單元75電連接；其中，於非揮發性記憶體元件70被選擇，而將一資料寫入其中的記憶單元75時，第一電流I0流經該PN二極體73，以將該資料寫入記憶單元75。
本實施例與圖4A與4B顯示之實施例不同之處的其中之一在於，在本實施例中，非揮發性記憶體元件70更包含連接導電單元77，電連接於PN二極體73與記憶單元75之間。連接導電單元77具導電性，例如為金屬導線或是金屬連接栓(plug)，用以將記憶單元75與PN二極體73之後端73b電連接。此外，在本實施例中，二極體73之後端73b堆疊並連接於前端73a之上，根據本發明，二極體73之後端73b可以如圖4A與4B所示，在橫向上連接於前端73a；也可以如圖7A與7B所示，堆疊並連接於前端73a之上。
需說明的是，在不同非揮發性記憶體元件70的應用中，第一電流I0的電流路徑也可以不同。舉例而言，如圖7A所示，當非揮發性記憶體元件70為PCRAM元件時，記憶單元75為相變化區，則第一電流I0的電流路徑，如圖7A所示，例如會經由PN二極體73，經過連接導電單元77而流至記憶單元75，以改變記憶單元75中材料的結晶狀態，此時選擇導線76例如電連接至接地電位。當非揮發性記憶體元件70為自旋軌道轉矩(spin orbit torque,SOT)MRAM元件時，記憶單元75為磁性區，則第一電流I0的電流路徑，如圖7B所示，例如會經由PN二極體73，而至連接導電單元77，並不流經記憶單元75，藉以改變記憶單元75中電極的磁化方 向(如圖7B中箭號所示意)，而改變記憶單元75之電阻，以將資料寫入記憶單元75中。
圖8A、8B與8C分別顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。如圖8A與8B所示，根據本發明之非揮發性記憶體元件80為一種三端元件，形成於半導體基板81上，非揮發性記憶體元件80包括絕緣層82、寫入導線841及842、PN二極體831及832、記憶單元85、選擇導線86以及連接導電單元87。其中，非揮發性記憶體元件80之三端分別為寫入導線841及842與選擇導線86。
絕緣層82形成於半導體基板81上，為電性絕緣。PN二極體831及832，形成於絕緣層82上之單晶矽層中。寫入導線841及842，具有導電性，且寫入導線841及842分別與PN二極體831及832之前端831a(在本實施例中為P型端)及832a(在本實施例中為N型端)電連接，且PN二極體831及832單向導通。記憶單元85位於PN二極體831及832上，且記憶單元85與PN二極體831及832之後端831b(在本實施例中為N型端)及832b(在本實施例中為P型端)經由連接導電單元87電連接。選擇導線86具有導電性，位於記憶單元85上，與記憶單元85電連接。其中，於非揮發性記憶體元件80被選擇，而將一資料寫入其中的記憶單元85時，第一電流I0流經該PN二極體831，以將該資料寫入記憶單元85。於非揮發性記憶體元件80被選擇，而將另一資料寫入其中的記憶單元85時，第二電 流I1流經該PN二極體832，以將該另一資料寫入記憶單元85。在本實施例中，第一電流I0與第二電流I1流經記憶單元85的方向相反。
舉例而言，如圖8C之操作表所示，非揮發性記憶體元件80被定址而將代表「0」之資料寫入記憶單元85中時，例如將寫入導線841電連接於一寫入電壓Vw，並將選擇導線86電連接於接地電位，而產生第一電流I0，由寫入導線841，流經PN二極體831(P型區在下而N型區在上)後，再流經連接導電單元87，再流經記憶單元85，而到達選擇導線86，在此過程中，改變記憶單元85材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表「0」之資料寫入記憶單元85中。寫入導線842則電性浮接，而在其他未被選取的非揮發性記憶體元件80中，其寫入導線841及842與選擇導線86，例如也電性浮接。
另一方面，非揮發性記憶體元件80被定址而將代表「1」之資料寫入磁性區85中時，例如將選擇導線86電連接於寫入電壓Vw，並將寫入導線842電連接於接地電位，而產生第二電流I1，由選擇導線86，流經記憶單元85後，再流經連接導電單元87，再流經PN二極體832(N型區在下而P型區在上)後，而到達寫入導線842，在此過程中，改變記憶單元85材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表「1」之資料寫入記憶單元85中。寫入導線841則電性浮接，而在其他未被選取的非揮發性記憶體元件80中，其寫入導線841及842與選擇導線86，例如也電性浮接。其中，寫入電壓Vw例如為一正電壓，且至少高於 PN二極體的順向導通電壓(forward voltage)，且使得電流由電連接於寫入電壓Vw之一端，流至與接地電位電連接之另一端。
在一種較佳的實施例中，讀取記憶單元85中的資料時，例如將選擇導線86電連接於讀取電壓Vr，而根據寫入導線842的電壓，判斷記憶單元85中的資料為「0」或「1」。
圖8D顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。本實施例與圖8A與8B所示之實施例不同之處，在於本實施例之連接導電單元87包括第一部分871、第二部分872以及第三部分873。其中，第二部分872堆疊並連接於PN二極體831之後端831b(在本實施例中為N型端)上，第三部分873堆疊並連接於PN二極體832之後端832b(在本實施例中為P型端)上，而第一部分堆疊並連接於第二部分872與第三部分873，以分別將於PN二極體831與PN二極體832電連接於記憶單元85。此外，PN二極體831及832之各別的前端831a及832a與後端831b及832b，可以在橫向上連接，而不同於如圖8A與8B所示之縱向上堆疊連接。
圖9A、9B與9C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。如圖9A與9B所示，根據本發明之非揮發性記憶體元件90形成於半導體基板91上，非揮發性記憶體元件90包括絕緣層92、寫入導線942及971、PN二極體931及932、記憶單元95、選擇導線96以及連接導電單元94及972。本實施例例如但不限於應用於STT-MRAM元件或是雙向RRAM元件。
絕緣層92形成於半導體基板91上，為電性絕緣。寫入導線942與971具有導電性，且寫入導線942與971分別與PN二極體931之前端931a(在本實施例中為P型端)與PN二極體932之前端932a(在本實施例中為N型端)電連接。PN二極體931及932形成於絕緣層92與第一導體層940上之一單晶矽層中。記憶單元95位於PN二極體931及932上方，且記憶單元95與PN二極體931及932之後端931b及932b電連接。選擇導線96位於記憶單元95上，與記憶單元95電連接。於非揮發性記憶體元件90被選擇寫入一資料時，第一電流I0流經PN二極體931，以將該資料寫入記憶單元95。於非揮發性記憶體元件90被選擇寫入另一資料時，第二電流I1流經PN二極體932，以將該另一資料寫入記憶單元95。在本實施例中，第一電流I0與第二電流I1流經記憶單元95的方向相反。
在本實施例中，連接導電單元972用以將記憶單元95與PN二極體931之後端931b電連接，其中連接導電單元972之一部分堆疊並連接於後端931b。連接導電單元94用以將連接導電單元972與PN二極體932之後端932b電連接，以將記憶單元95與後端932b電連接。其中寫入導線942堆疊並連接於絕緣層92上，且前端931a堆疊並連接於第一寫入導線942上，且後端931b堆疊並連接於前端931a上。其中連接導電單元94之第一部份941堆疊並連接於絕緣層92上，且連接導電單元94之第二部份921堆疊並連接於第一部份941上，且連接導電單元972之另一部分堆疊並連接於第二部份921上。其中PN二極體932之後端932b堆疊並連接於第一部 份941上，且其中PN二極體932之前端932a堆疊並連接於後端932b上，且寫入導線971堆疊並連接於前端932a上。
其中寫入導線942與第一部份941由同一金屬沉積製程步驟所形成。其中前端931a與後端932b由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。其中後端931b與前端932a由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。其中連接導電單元972與寫入導線971例如但不限於由同一金屬沉積製程步驟所形成。舉例而言，寫入導線942與連接導電單元94之第一部分941形成於第一導體層940，具有導電性。其中，第一導體層940位於絕緣層92上並連接絕緣層92。
須說明的是，所謂「同一金屬沉積製程步驟」係指單一個金屬沉積製程步驟所形成之金屬層，並經由同一微影(lithography)製程步驟，使用同一光罩(mask)，定義出該金屬沉積製程步驟所形成之金屬層的佈線設計(layout)，再經由同一蝕刻製程步驟，所形成之金屬導線與區域。而所謂的「同一離子植入製程步驟」係指以相同的單一個或單一組(包含複數個)具有相同種類(species)的雜質、相同的加速電壓所形成的離子束，於一半導體層之相同深度所形成之雜質摻雜製程步驟。其中，磊晶製程步驟係指在原有單晶矽層上長出新結晶以製成新半導體層的製程步驟，又稱磊晶成長(epitaxial growth)製程步驟。以上製程步驟皆為本領域中具有通常知識者所熟知，在此不予贅述。
舉例而言，如圖9C之操作表所示，非揮發性記憶體元件90被定址而將代表「0」之資料寫入記憶單元95中時，例如將寫入導線942電連接於寫入電壓Vw，並將選擇導線96電連接於接地電位，而產生第一電流I0，由寫入導線942，流經PN二極體931(P型區在下而N型區在上)後，再流經連接導電單元972，再流經記憶單元95，而到達選擇導線96，在此過程中，改變記憶單元95材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表「0」之資料寫入記憶單元95中。寫入導線971則為電性浮接，而在其他未被選取的非揮發性記憶體元件90中，其寫入導線942及971與選擇導線96，例如則為電性浮接。
另一方面，非揮發性記憶體元件90被定址而將代表「1」之資料寫入記憶單元95中時，例如將選擇導線96電連接於寫入電壓Vw，並將寫入導線971電連接於接地電位，而產生第二電流I1，由選擇導線96，流經記憶單元95後，再流經連接導電單元972、連接導電單元94之第二部份921與第一部分941，再流經PN二極體932(與PN二極體931相同，P型區在下而N型區在上)後，而到達寫入導線971，在此過程中，改變記憶單元95材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表「1」之資料寫入記憶單元95中。寫入導線942則為電性浮接，而在其他未被選取的非揮發性記憶體元件90中，其寫入導線942及971與選擇導線96，則為電性浮接。
在一種較佳的實施例中，讀取記憶單元95中的資料時，例如將選擇導線96電連接於讀取電壓Vr，而根據寫入導線971的電壓，判斷記憶單元75中的資料為「0」或「1」。
此外，關於如何在金屬層上形成單晶矽層，可參閱US 2010/0044670A1。惟在該申請案中提到，該申請案可應用於PCRAM元件與MRAM元件，其中，該申請案可應用MRAM元件是錯誤的描述，因為MRAM元件需要兩個不同方向的電流，單一個PN二極體是無法達成的。
圖10顯示根據本發明的非揮發性記憶體元件之一種實施方式示意圖。本實施例旨在示意複數非揮發性記憶體元件的排列與連接方式。如圖10所示，非揮發性記憶體元件90與90’例如共用寫入導線942與971。
圖11A與11B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與操作表。如圖11A所示，根據本發明之非揮發性記憶體元件100為一種五端元件，形成於半導體基板上(未示出，請參考其他實施例，如圖9A之半導體基板91)，非揮發性記憶體元件100包括絕緣層102、寫入導線1041、1042、1072及1073、PN二極體1031、1032、1033及1034、導體栓1021及1022、記憶單元105、選擇導線106以及連接導電單元1071、1043及1044。其中，非揮發性記憶體元件100之五端分別為寫入導線1041及1042與選擇導線106。
絕緣層102形成於半導體基板(未示出)上，為電性絕緣。寫入導線1041、1042、1072及1073，具有導電性。PN二極體1031、1032、 1033及1034單向導通，例如但不限於為如圖所示之PN二極體。記憶單元105位於PN二極體1031、1032、1033及1034與連接導電單元1071上方。選擇導線106位於記憶單元105上，與記憶單元105電連接。於非揮發性記憶體元件100被選擇寫入一資料時，第一電流I0流經PN二極體1031及1032，以將該資料寫入記憶單元105，在本實施中，非揮發性記憶體元件100例如但不限於為自旋軌道轉矩(spin orbit torque,SOT)MRAM元件。於非揮發性記憶體元件100被選擇寫入另一資料時，第二電流I1流經PN二極體1033及1034，以將該另一資料寫入記憶單元105。本實施例例如但不限於應用於SOT-MRAM元件。
舉例而言，如圖11B之操作表所示，非揮發性記憶體元件100被定址而將代表「0」之資料寫入記憶單元105中時，例如將寫入導線1041電連接於寫入電壓Vw，並將寫入導線1072電連接於接地電位，而產生第一電流I0，由寫入導線1041，流經PN二極體1031(P型區在下而N型區在上)後，再流經連接導電單元1071，再流經導體栓1021，再流經連接導電單元1043，再流經PN二極體1032，而到達寫入導線1072，在此過程中，使第一電流I0流經與記憶單元105中之電極電連接的連接導電單元1071，以改變磁性區的磁化方向，而將代表「0」之資料寫入記憶單元105中。寫入導線1042及1073與選擇導線106則為電性浮接，而在其他未被選取的非揮發性記憶體元件100中，其寫入導線1041、1042、1072及1073與選擇導線106，例如則為電性浮接。
另一方面，非揮發性記憶體元件100被定址而將代表「1」之資料寫入記憶單元105中時，例如將寫入導線1042電連接於寫入電壓Vw，並將寫入導線1073電連接於接地電位，而產生第二電流I1，由寫入導線1042，流經PN二極體1033(P型區在下而N型區在上)後，再流經連接導電單元1071，再流經導體栓1022，再流經連接導電單元1044，再流經PN二極體1034，而到達寫入導線1073，在此過程中，使第二電流I1流經與記憶單元105中之電極電連接的連接導電單元1071，但與前述寫入代表「0」之資料的程序之電流方向相反，以改變磁性區的磁化方向，而將代表「1」之資料寫入記憶單元105中。寫入導線1041及1072與選擇導線106則為電性浮接，而在其他未被選取的非揮發性記憶體元件100中，其寫入導線1041、1042、1072及1073與選擇導線106，例如則為電性浮接。
在一種較佳的實施例中，讀取記憶單元105中的資料時，例如將選擇導線106電連接於讀取電壓Vr，而根據寫入導線1042的電壓，判斷記憶單元75中的資料為「0」或「1」。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本 發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
40:非揮發性記憶體元件
41:基板
42:絕緣層
43:PN二極體
43a:前端
43b:後端
44:寫入導線
45:記憶單元
46:選擇導線

Claims (12)

  1. 一種非揮發性記憶體元件，包含：一絕緣層，為電性絕緣；一第一PN二極體，形成於該絕緣層上之一單晶矽層中；一第一寫入導線，具有導電性，且該第一寫入導線與該第一PN二極體之一第一前端電連接；一記憶單元，位於該第一PN二極體上，該記憶單元與該第一PN二極體之一第一後端電連接；以及一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接；其中，於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一PN二極體，以將該第一資料寫入該記憶單元；其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一PN二極體堆疊並連接於該第一寫入導線上。
  2. 一種非揮發性記憶體元件，包含：一絕緣層，為電性絕緣；一第一PN二極體，形成於該絕緣層上之一單晶矽層中；一第一寫入導線，具有導電性，且該第一寫入導線與該第一PN二極體之一第一前端電連接；一記憶單元，位於該第一PN二極體上，該記憶單元與該第一PN二極體之一第一後端電連接；一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接； 一第二PN二極體，位於該絕緣層上之該單晶矽層中；以及一第二寫入導線，具有導電性，且該第二寫入導線與該第二PN二極體之一第二前端電連接；其中，於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一PN二極體，以將該第一資料寫入該記憶單元；其中，於該非揮發性記憶體元件被選擇寫入一第二資料時，一第二電流流經該第二PN二極體，以將該第二資料寫入該記憶單元。
  3. 如請求項2所述之非揮發性記憶體元件，其中該第二PN二極體堆疊並連接於該絕緣層上。
  4. 如請求項2所述之非揮發性記憶體元件，其中該第二寫入導線堆疊並連接於該絕緣層上，且該第二PN二極體堆疊並連接於該第二寫入導線上。
  5. 如請求項2所述之非揮發性記憶體元件，更包含：一第一連接導電單元，用以將該記憶單元與該第一PN二極體之該第一後端電連接，其中該第一連接導電單元之一部分堆疊並連接於該第一後端；以及一第二連接導電單元，用以將該第一連接導電單元與該第二PN二極體之該第二後端電連接，以將該記憶單元與該第二後端電連接；其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一前端堆疊並連接於該第一寫入導線上，且該第一後端堆疊並連接於該第一前端上；其中該第二連接導電單元之一第一部份堆疊並連接於該絕緣層上，且該第二連接導電單元之一第二部份堆疊並連接於該第一部份上，且該第一連接導電單元之另一部分堆疊並連接於該第二部份上； 其中該第二後端堆疊並連接於該第一部份上，且該第二前端堆疊並連接於該第二後端上，且該第二寫入導線堆疊並連接於該第二前端上；其中該第一寫入導線與該第一部份由同一金屬沉積製程步驟所形成；其中該第一前端與該第二後端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成；其中該第一後端與該第二前端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。
  6. 如請求項1所述之非揮發性記憶體元件，更包含一第一連接導電單元，電連接於該第一PN二極體與該記憶單元之間，以將該記憶單元與該第一PN二極體之該第一後端電連接。
  7. 如請求項2所述之非揮發性記憶體元件，更包含一第二連接導電單元，電連接於該第二PN二極體與該記憶單元之間，以將該記憶單元與該第二PN二極體之該第二後端電連接。
  8. 如請求項1至7中任一項所述之非揮發性記憶體元件，其中該非揮發性記憶體元件為相變化隨機存取記憶體(phase change random access memory,PCRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)或電阻式隨機存取記憶體(resistive random access memory,RRAM)。
  9. 如請求項1至7中任一項所述之非揮發性記憶體元件，其中該第一寫入導線為金屬導線。
  10. 如請求項2至5中任一項所述之非揮發性記憶體元件，其中該第一寫入導線與該第二寫入導線為金屬導線。
  11. 如請求項1至7中任一項所述之非揮發性記憶體元件，其中該非揮發性記憶體元件形成於一絕緣層上半導體基板(semiconductor-on-insulator,SOI,substrate)或一絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator,SMOI,substrate)。
  12. 如請求項5所述之非揮發性記憶體元件，其中該第一連接導電單元與該第二寫入導線由同一金屬沉積製程步驟所形成。
TW110102241A 2021-01-21 2021-01-21 具有pn二極體之非揮發性記憶體元件 TWI758077B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW110102241A TWI758077B (zh) 2021-01-21 2021-01-21 具有pn二極體之非揮發性記憶體元件
PCT/US2022/012838 WO2022159406A1 (en) 2021-01-21 2022-01-19 Non-volatile memory device having pn diode
US17/578,448 US20220231083A1 (en) 2021-01-21 2022-01-19 Non-volatile memory device having pn diode
CN202210059377.9A CN114823776A (zh) 2021-01-21 2022-01-19 具有pn二极管的非易失性存储元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110102241A TWI758077B (zh) 2021-01-21 2021-01-21 具有pn二極體之非揮發性記憶體元件

Publications (2)

Publication Number Publication Date
TWI758077B true TWI758077B (zh) 2022-03-11
TW202230373A TW202230373A (zh) 2022-08-01

Family

ID=81710667

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102241A TWI758077B (zh) 2021-01-21 2021-01-21 具有pn二極體之非揮發性記憶體元件

Country Status (4)

Country Link
US (1) US20220231083A1 (zh)
CN (1) CN114823776A (zh)
TW (1) TWI758077B (zh)
WO (1) WO2022159406A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024137722A2 (en) * 2022-12-19 2024-06-27 Peiching Ling Semiconductor structures and memory devices and methods for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192895A1 (en) * 2001-06-05 2002-12-19 Carl Taussig Fabrication techniques for addressing cross-point diode memory arrays
US20080157126A1 (en) * 2005-05-09 2008-07-03 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US20090237987A1 (en) * 2008-03-24 2009-09-24 Carnegie Mellon University Crossbar diode-switched magnetoresistive random access memory system
US20120182801A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D NOR Array
US20130107607A1 (en) * 2009-10-28 2013-05-02 Intermolecular, Inc. Bipolar Resistive-Switching Memory with a Single Diode Per Memory Cell
US20150123192A1 (en) * 2010-09-01 2015-05-07 Macronix International Co., Ltd. Memory architecture of 3d array with diode in memory string
US10586593B2 (en) * 2012-12-07 2020-03-10 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL188721C (nl) * 1978-12-22 1992-09-01 Philips Nv Halfgeleidergeheugenschakeling voor een statisch geheugen.
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
KR100546114B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로
US7180160B2 (en) * 2004-07-30 2007-02-20 Infineon Technologies Ag MRAM storage device
US7209384B1 (en) * 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
JP2007165449A (ja) * 2005-12-12 2007-06-28 Tdk Corp 磁気記憶装置
JP4768488B2 (ja) * 2006-03-27 2011-09-07 株式会社東芝 磁気抵抗効果素子，磁気ヘッド，および磁気ディスク装置
US8134137B2 (en) * 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US20100118602A1 (en) * 2008-11-13 2010-05-13 Seagate Technology Llc Double source line-based memory array and memory cells thereof
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
KR101147481B1 (ko) * 2010-12-06 2012-05-21 서울대학교산학협력단 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
KR102189684B1 (ko) * 2013-12-05 2020-12-11 삼성전자주식회사 반도체 메모리 장치의 동작 방법
CN107579087B (zh) * 2016-07-04 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种存储器单元阵列结构和电子装置
US10991756B2 (en) * 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US10878872B2 (en) * 2018-10-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Random access memory
JP2020155630A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192895A1 (en) * 2001-06-05 2002-12-19 Carl Taussig Fabrication techniques for addressing cross-point diode memory arrays
US20080157126A1 (en) * 2005-05-09 2008-07-03 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US20090237987A1 (en) * 2008-03-24 2009-09-24 Carnegie Mellon University Crossbar diode-switched magnetoresistive random access memory system
US20130107607A1 (en) * 2009-10-28 2013-05-02 Intermolecular, Inc. Bipolar Resistive-Switching Memory with a Single Diode Per Memory Cell
US20150123192A1 (en) * 2010-09-01 2015-05-07 Macronix International Co., Ltd. Memory architecture of 3d array with diode in memory string
US20120182801A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D NOR Array
US10586593B2 (en) * 2012-12-07 2020-03-10 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector

Also Published As

Publication number Publication date
WO2022159406A1 (en) 2022-07-28
TW202230373A (zh) 2022-08-01
US20220231083A1 (en) 2022-07-21
CN114823776A (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
JP5542550B2 (ja) 抵抗変化メモリ
TWI749377B (zh) 積體晶片、記憶體單元及其操作方法
US9245588B2 (en) Stack type semiconductor memory device
TWI723356B (zh) 半導體裝置、其形成方法及應用
KR102607140B1 (ko) 평면 박막 트랜지스터(tft) 실렉터를 가지는 고밀도 메모리 디바이스 및 그 제조 방법
TWI699758B (zh) 磁性記憶體
US9196356B2 (en) Stackable non-volatile memory
KR20250021344A (ko) 메모리 셀용 다중 게이트 셀렉터 스위치 및 그 형성 방법
US11581366B2 (en) Memory cell device with thin-film transistor selector and methods for forming the same
US20120099363A1 (en) Resistance change type memory
US9218875B2 (en) Resistive non-volatile memory
CN102810632A (zh) 一种并联电阻型存储器及其制备方法
TWI758077B (zh) 具有pn二極體之非揮發性記憶體元件
KR20190063094A (ko) 자기 기억 소자
TWI825630B (zh) 相變化隨機存取記憶體及其製造方法
TWI838615B (zh) 具有蕭特基二極體之非揮發性記憶體元件
US10811069B2 (en) Non-volatile memory elements with multiple access transistors
US11056535B2 (en) Non-volatile memory element arrays in a wheatstone bridge arrangement
US11562931B2 (en) 3D stackable bidirectional access device for memory array
US20230298647A1 (en) Memory device
US20240008376A1 (en) Semiconductor structure and formation method therefor, and memory
TW202310070A (zh) 記憶體元件及其製備方法
WO2023159722A1 (zh) 半导体器件及其制作方法