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KR20250021344A - 메모리 셀용 다중 게이트 셀렉터 스위치 및 그 형성 방법 - Google Patents

메모리 셀용 다중 게이트 셀렉터 스위치 및 그 형성 방법 Download PDF

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KR20250021344A
KR20250021344A KR1020250007833A KR20250007833A KR20250021344A KR 20250021344 A KR20250021344 A KR 20250021344A KR 1020250007833 A KR1020250007833 A KR 1020250007833A KR 20250007833 A KR20250007833 A KR 20250007833A KR 20250021344 A KR20250021344 A KR 20250021344A
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KR
South Korea
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electrode
layer
memory
gate electrode
source
Prior art date
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Pending
Application number
KR1020250007833A
Other languages
English (en)
Inventor
용-지에 우
옌-충 호
후이-시엔 웨이
치아-중 유
핀-쳉 수
모리시오 만프리니
충-테 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 구조는 제1 및 제2 워드라인과, 상기 제1 워드 및 제2 워드 라인 상에 배치된 하이-k 유전체 층과, 상기 하이-k 유전체 층 상에 배치되고 반도체 재료를 포함하는 채널 층과, 상기 채널 층과 전기적으로 접촉하는 제1 및 제2 소스 전극과, 상기 제1 및 제2 소스 전극 사이의 채널 층 상에 배치된 제1 드레인 전극과, 상기 제1 드레인 전극에 전기적으로 연결된 메모리 셀과, 상기 메모리 셀에 전기적으로 연결된 비트 라인을 포함한다.

Description

메모리 셀용 다중 게이트 셀렉터 스위치 및 그 형성 방법{MULTI-GATE SELECTOR SWITCHES FOR MEMORY CELLS AND METHODS OF FORMING THE SAME}
본 출원은 2020 년 6 월 29 일자로 출원된 "셀렉터 용도로서의 이중 게이트 IGZO TFT"이라는 발명의 명칭의 미국 임시 출원 제63/045,329호에 대한 우선권을 주장하며, 그 전체 내용은 모든 목적을 위해 여기에 참조로 포함된다.
박막 트랜지스터(TFT)는 메모리 디바이스에 있어서의 유망한 백-앤드-오브-라인(back-end-of-line: BEOL) 제어 소자 후보로 간주되고 있다. 그러나, TFT에 사용되는 금속 산화물 반도체 재료는 온 전류(on current)가 낮을 수 있다. 따라서, 메모리 셀의 개선된 스위칭을 위해 더 높은 온 전류를 제공하는 개선된 TFT가 필요하다.
본 개시의 양태는 첨부 도면과 함께 읽으면 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처(feature)가 치수대로 도시되지 않음에 유의한다. 실제로, 명확한 논의를 위해 다양한 피처의 크기가 임의로 늘리거나 줄여져 있을 수 있다.
도 1a는 본 개시의 실시예에 따른 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 유전체 재료 층에 매립된 금속 상호 연결 구조 및 연결 비아 레벨 유전체 재료 층을 형성한 후의 예시적인 구조의 수직 단면도이다.
도 1b는 본 개시의 실시예에 따른 핀 백 게이트 전계 효과 트랜지스터의 어레이를 형성하는 동안의 제1의 예시적인 구조의 수직 단면도이다.
도 1c는 본 개시의 실시예에 따른 상부 레벨 금속 상호 연결 구조를 형성한 후의 제1 예시적인 구조의 수직 단면도이다.
도 2a 내지 도 2n은 본 개시의 다양한 실시예에 따른, 메모리 구조의 형성에 있어서의 일련의 단계를 예시하는 각각의 수직 단면도이다.
도 3a 내지 3d는 본 개시의 다양한 실시예에 따른, 메모리 구조의 형성에 있어서 일련의 단계를 예시하는 수직 단면도이다.
도 4는 도 3d의 메모리 구조의 사시도이다.
도 5a 내지 도 5i는 본 개시의 다양한 실시예에 따른 메모리 구조의 형성에 있어서의 일련의 단계를 예시하는 수직 단면도이다.
도 6은 도 5i의 메모리 구조의 사시도이다.
도 7a 및 도 7b는 본 개시의 다양한 실시예에 따른, 메모리 구조에 포함될 수 있는 메모리 셀의 수직 단면도이다.
도 8은 본 개시의 다양한 실시예에 따른, 메모리 구조를 형성하는 방법을 예시하는 흐름도이다.
이하의 설명에는 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예가 제공된다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다. 달리 명시적으로 언급하지 않는 한, 동일한 참조 번호를 갖는 각 요소는 동일한 재료 조성을 갖고 동일한 두께 범위 내의 두께를 갖는 것으로 가정한다.
본 개시는 반도체 디바이스에 관한 것이며, 특히 메모리 셀 셀렉터 디바이스로서 메모리 셀 디바이스와 함께 동작할 수 있는 이중 게이트 수직 필드 제어 전류 셀렉터 스위치(dual-gated vertical field-controlled current selector switch)에 관한 것이다. 본 개시의 다양한 실시예는 게이트된 강유전성 메모리 디바이스(gated ferroelectric memory device) 및 그 형성 방법에 관한 것일 수 있다.
메모리 디바이스는 기판 상에 형성된 독립적으로 기능하는 메모리 셀의 그리드를 포함한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비휘발성(NV) 메모리 셀을 포함할 수 있다. 신흥 메모리 기술은 인기있는 가전 제품에서 사용되는 구축 비용이 비싼 실리콘 칩보다 적은 비용으로 더 많은 데이터를 저장하는 것을 추구한다. 이러한 신흥 메모리 디바이스는 가까운 장래에 플래시 메모리와 같은 기존 메모리 기술을 대체하는 데 사용될 수 있다. 기존의 저항 랜덤 액세스 메모리(resistive random-access memory)는 일반적으로 의도된 목적에 적합했지만 디바이스의 소형화가 계속됨에 따라 모든 측면에서 완전히 만족스럽지는 않았다. 신흥 비휘발성 메모리 기술에는, 예를 들어, 저항 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기 저항 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 및 상변화 메모리(PCM)가 포함될 수 있다.
RRAM은 종종 멤리스터(memristor)라고도 지칭되는 유전체 고체 재료의 저항을 변경하여 작동하는 NV RAM의 한 유형이다. MRAM은 자기 도메인에 데이터를 저장하는 NV RAM의 한 유형이다. 기존의 RAM 칩 기술과 달리 MRAM의 데이터는 전하나 전류 흐름으로 저장되지 않고 자기 저장 소자에 의해 저장된다. 그 소자는 얇은 절연 층으로 분리된 자화를 각각 유지할 수 있는 두 개의 강자성 플레이트로 형성된다. 그 두 개의 플레이트 중 하나는 특정 극성으로 설정된 영구 자석이고, 다른 플레이트의 자화는 메모리를 저장하기 위해 외부 필드의 자화와 일치하도록 변경될 수 있다. 절연 층이 충분히 얇으면(전형적으로는 몇 나노미터), 전자가 한 강자성체에서 다른 강자성체로 터널링할 수 있다. 이 구성은 자기 터널 접합(MTJ)으로 알려져 있으며, MRAM 비트를 위한 가장 간단한 구조이다.
강유전성 RAM(FeRAM, F-RAM 또는 FRAM)은 구조가 동적 RAM(DRAM)과 유사하지만 비휘발성을 달성하기 위해 유전체 재료 층 대신 강유전성 유전체 층을 사용하는 랜덤 액세스 메모리이다. 상변화 메모리(PCM, PCME, PRAM, PCRAM, 오보닉 통합 메모리(OUM) 및 칼코게나이드 RAM(C-RAM 또는 CRAM)라고도 알려짐)은 NV RAM의 한 유형이다. PRAM은 칼코게나이드 유리의 고유한 동작을 활용한다. 이전 세대의 PCM에 있어서는 일반적으로 티타늄 질화물(TiN)로 구성된 발열체를 통해 전류가 통과함으로써 생성된 열을 사용하여 유리를 빠르게 가열 및 담금질하여 그 유리를 비정질화 하거나, 그 유리를 일정 시간 결정화 온도 범위에 유지함으로써 결정 상태로 전환한다. PCM은 또한 다수의 다른 중간 상태를 달성할 수 있는 기능을 가짐으로써 단일 셀에 다중 비트를 보유할 수 있다. 이들 메모리 기술 각각에 있어서, 읽기 또는 쓰기 동작을 수행하기 위해 특정 메모리 셀을 활성화하고 선택하기 위해서 선택 트랜지스터가 필요할 수 있다.
일부 메모리 디바이스에서는 CMOS 트랜지스터가 선택 트랜지스터로 사용될 수 있다. 그러나, CMOS 트랜지스터 기술의 크기 제한은 메모리 디바이스의 크기 및 메모리 셀 밀도를 향상시키는 데 있어서 제한 요소가 될 수 있다. CMOS 트랜지스터에 의해 제한될 수 있는 크기와 메모리 셀 밀도를 향상시키기 위해서 박막 트랜지스터(TFT)가 메모리 셀을 선택할 유망한 후보로 채택되고 있다. 이러한 TFT 트랜지스터는 BEOL(back-end-of-line)에 형성될 수 있으며, 이는 FEOL(front-end-of-line)의 기판에서 귀중한 공간을 확보할 수 있다. 그러나, TFT에 사용되는 금속 산화물 반도체 재료는 온 전류(on current)가 낮을 수 있다. 본원에서 설명되는 다양한 실시예는 BEOL에 게이트된 강유전성 메모리 디바이스를 형성함으로써 크기 및 메모리 셀 밀도를 개선한다. 본원에서 개시되는 다양한 실시예는 특정 메모리 셀을 선택할 때 온 전류를 증가시킬 수 있는 이중 게이트 디바이스를 제공할 수 있다.
도 1a는 본 개시의 다양한 실시예에 따른, 메모리 구조 어레이의 형성하기 전, 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 유전체 재료 층에 매립된 금속 상호 연결 구조 및 연결 비아 레벨 유전체 재료 층을 형성한 후의 예시적인 구조의 수직 단면도이다. 도 1a 및 도 1b를 참고하면, 본 발명의 일 실시예에 따른 예시적인 구조가 도시되어 있다. 예시적인 구조는 상보형 금속 산화물 반도체(CMOS) 트랜지스터 및 유전체 재료 층에 형성된 금속 상호 연결 구조를 포함한다. 구체적으로, 제1의 예시적인 구조는 반도체 재료 층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은 반도체 재료 층이 기판(8)의 상면에서 기판(8)의 하면까지 연속적으로 연장되는 실리콘 기판과 같은 벌크 반도체 기판 또는 매립된 절연층 위에 배치되는 상부 반도체 층(예컨대, 실리콘 산화물 층)으로서 반도체 재료 층(10)을 포함하는 반도체-온-절연체 층(semiconductor-on-insulator layer)을 포함할 수 있다. 실리콘 산화물과 같은 유전체 재료를 포함하는 얕은 트렌치 분리 구조(12)가 기판(8)의 상부 부분에 형성될 수 있다. p 형 웰 및 n 형 웰과 같은 적절한 도핑된 반도체 웰은 얕은 트렌치 분리 구조(12)의 일부에 의해 측방에서 둘러싸일 수 있는 각 영역 내에 형성될 수 있다. 전계 효과 트랜지스터는 기판(8)의 상면 위에 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터는 활성 소스/드레인 영역(14), 활성 소스/드레인 영역(14) 사이에서 연장되는 기판(8)의 표면 부분을 포함하는 반도체 채널(15) 및 게이트 구조(20)를 포함할 수 있다. 각각의 게이트 구조(20)는 게이트 유전체(22), 게이트 전극 스트립(24), 게이트 캡 유전체(28) 및 유전체 게이트 스페이서(26)를 포함할 수 있다. 활성 소스/드레인 금속 반도체 합금 영역(18)은 각각의 활성 소스/드레인 영역(14) 상에 형성될 수 있다. 평면형 전계 효과 트랜지스터가 도면에 예시되어 있지만, 전계 효과 트랜지스터가 핀 전계 효과 트랜지스터(FinFET), 게이트-올-어라운드 전계 효과(GAA FET) 트랜지스터, 또는 임의의 다른 유형의 전계 효과 트랜지스터(FET)를 추가로 또는 대안적으로 포함할 수 있는 실시예가 본원에서 명시적으로 고려된다.
예시적인 구조는 메모리 소자 어레이가 후속하여 형성될 수 있는 메모리 어레이 영역(50) 및 메모리 소자 어레이의 동작을 지원하는 로직 디바이스가 형성될 수 있는 주변 영역(52)을 포함할 수 있다. 일 실시예에 있어서, 메모리 어레이 영역(50) 내의 디바이스(예컨대, 전계 효과 트랜지스터)는 후속하여 형성될 메모리 셀의 하부 전극에 대한 액세스를 제공하는 하부 전극 액세스 트랜지스터를 포함할 수 있다. 후속하여 형성될 메모리 셀의 상부 전극에 대한 액세스를 제공하는 상부 전극 액세스 트랜지스터는 이 처리 단계에서 주변 영역(52)에 형성될 수 있다.
주변 영역(52)의 디바이스(예컨대, 전계 효과 트랜지스터)는 후속하여 형성될 메모리 셀 어레이를 동작시키는 데 필요할 수 있는 기능을 제공할 수 있다. 구체적으로, 주변 영역의 디바이스는 메모리 셀 어레이의 프로그래밍 동작, 소거 동작 및 감지(읽기) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역의 디바이스는 감지 회로 및/또는 상부 전극 바이어스 회로를 포함할 수 있다. 기판(8)의 상면에 형성된 디바이스는 CMOS(complementary metal-oxide-semiconductor) 트랜지스터 및 선택적으로 추가 반도체 디바이스(예컨대, 레지스터, 다이오드, 캐패시터 등)를 포함할 수 있으며, 총칭하여 CMOS 회로(75)라 지칭된다.
핀 백 게이트 전계 효과 트랜지스터 어레이를 형성하기 전에 형성되는 다양한 상호 연결 레벨 구조가 후속하여 형성될 수 있는데, 본원에서는 하부 상호 연결 레벨 구조(L0, L1, L2)라 지칭된다. 2 차원 TFT 어레이가 2 개의 레벨의 상호 연결 레벨 금속 라인에 걸쳐 형성되는 경우, 하부 상호 연결 레벨 구조(L0, L1, L2)는 상호 연결 레벨 구조(L0), 제1 상호 연결 레벨 구조(L1) 및 제2 상호 연결 레벨 구조(L2)를 포함할 수 있다. 유전체 재료 층은, 예를 들어, 콘택트 레벨 유전체 재료 층(31A), 제1 금속 라인 레벨 유전체 재료 층(31B) 및 제2 라인 및 비아 레벨 유전체 재료 층(32)을 포함할 수 있다. 유전체 재료 층에 매립된 다양한 금속 상호 연결 구조가 기판(8) 및 디바이스(예컨대, 전계 효과 트랜지스터) 위에 형성될 수 있다. 금속 상호 연결 구조는 콘택트 레벨 유전체 재료 층(31A)(상호 연결 레벨 구조(L0))에 형성된 디바이스 콘택트 비아 구조(41V)를 포함할 수 있고, CMOS 회로(75)의 각 구성 요소, 제1 금속 라인 레벨 유전체 재료 층(31B)(상호 연결 레벨 구조(L1))에 형성된 제1 금속 라인 구조(41L), 제2 라인 및 비아 레벨 유전체 재료 층(32)의 하부에 형성된 제1 금속 비아 구조(42V), 제2 라인 및 비아 레벨 유전체 재료 층(32)의 상부에 형성된 제2 금속 라인 구조(42L)(상호 연결 레벨 구조(L2))와 접촉할 수 있다.
각각의 유전체 재료 층(31A, 31B, 32)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변형체 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 각각의 금속 상호 연결 구조는 금속 라이너 층예컨대금속 질화물 또는 금속 탄화물과 금속 충전 재료의 조합일 수 있는 하나 이상의 전도성 재료를 포함할 수 있다 각각의 금속 라이너 층은 TiN, TaN, WN, TiC, TaC 및 WC를 포함할 수 있으며, 각 금속 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 일 실시예에서, 제1 메탈 비아 구조물(42V) 및 제2 메탈 라인 구조물(42L)은 이중 다마신 프로세스에 의해 통합된 라인 및 비아 구조(integrated line and via structure)로 형성될 수 있고, 제2 메탈 비아 구조(43V) 및 제3 메탈 라인 구조(43L)는 통합된 라인 및 비아 구조로 형성될 수 있다.
유전체 재료 층(31A, 31B, 32)은 후속하여 형성될 메모리 셀 어레이에 비해 더 낮은 레벨에 위치할 수 있다. 이와 같이, 유전체 재료 층(31A, 31B 및 32)은 본원에서 하위 레벨 유전체 재료 층, 즉 후속하여 형성될 메모리 셀 어레이에 비해 낮은 레벨에 위치한 유전체 재료 층으로 지칭된다. 금속 상호 연결 구조(41V, 41L, 42V, 42L)는 본원에서는 하위 레벨 금속 상호 연결 구조로 지칭된다. 금속 상호 연결 구조(41V, 41L, 42V 및 42L)의 서브 세트는 하위 레벨 유전체 재료 층에 매립되고 하부 레벨 유전체 재료 층의 최상면을 포함하는 수평면 내에 상면을 갖는 하위 레벨 금속 라인(예컨대, 제3 금속 라인 구조(42L))를 포함한다. 일반적으로, 하위 레벨 유전체 재료 층(31A, 31B, 32) 내의 총 금속 라인 레벨 수는 1 내지 3 개의 범위일 수 있다.
예시적인 구조는 적어도 하나의 비휘발성 메모리 셀 어레이가 후속하여 형성될 수 있는 메모리 어레이 영역(50)을 포함할 수 있는 다양한 디바이스 영역을 포함할 수 있다. 예를 들어, 상기 적어도 하나의 비휘발성 메모리 셀 어레이는 저항 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기/자기 저항 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 및 상변화 메모리(PCM) 디바이스를 포함할 수 있다. 예시적인 구조는 또한 각각의 비휘발성 메모리 셀 어레이와 전계 효과 트랜지스터를 포함하는 주변 회로 사이의 전기적 연결부가 후속하여 형성될 수 있는 주변 로직 영역(52)을 포함할 수 있다. 메모리 어레이 영역(50) 및 로직 영역(52)의 부위는 주변 회로의 다양한 소자를 형성하기 위해 사용될 수 있다.
도 를 참고하면비휘발성 메모리 셀 및 셀렉터 디바이스 어레이가 제상호 연결 레벨 구조위의 메모리 어레이 영역에 형성될 수 있다 비휘발성의 게이트된 강유전성 메모리 셀 어레이(95)에 대한 구조 및 처리 단계에 대한 세부 사항은 이하에서 상세히 설명된다. 비휘발성의 게이트된 강유전성 메모리 셀 어레이(95)를 형성하는 동안 제3 상호 연결 레벨 유전체 재료 층(33)이 형성될 수 있다. 비휘발성 메모리 셀 및 게이트된 강유전성 메모리 셀 디바이스 어레이(95) 레벨에 형성된 모든 구조의 세트는 본원에서는 제3 상호 연결 레벨 구조(L3)로 지칭된다.
도 1c를 참고하면, 제3 상호 연결 레벨 금속 상호 연결 구조(43V, 43L)가 제3 상호 연결 레벨 유전체 재료 층(33)에 형성될 수 있다. 제3 상호 연결 레벨 금속 상호 연결 구조(43V, 43L)는 제2 금속 비아 구조(43V) 및 제3 금속 라인(43L)을 포함할 수 있다. 추가적인 상호 연결 레벨 구조가 후속하여 형성될 수 있는데, 본원에서는 이를 상위 상호 연결 레벨 구조(L4, L5, L6, L7)로 지칭한다. 예를 들어, 상부 상호 연결 레벨 구조(L4, L5, L6, L7)는 제4 상호 연결 레벨 구조(L4), 제5 상호 연결 레벨 구조(L5), 제6 상호 연결 레벨 구조(L6) 및 제7 상호 연결 레벨 구조(L7)를 포함할 수 있다. 제4 상호 연결 레벨 구조(L4)는 제4 상호 연결 레벨 금속 상호 연결 구조(44V, 44L)가 내부에 형성된 제4 상호 연결 레벨 유전체 재료 층(34)을 포함할 수 있는데, 그 제4 상호 연결 레벨 금속 상호 연결 구조(44V, 44L)는 제3 금속 비아 구조(44V) 및 제4 금속 라인(44L)을 포함할 수 있다. 제5 상호 연결 레벨 구조(L5)는 제5 상호 연결 레벨 금속 상호 연결 구조(45V, 45L)가 내부에 형성된 제5 상호 연결 레벨 유전체 재료 층(35)을 포함할 수 있으며, 그 제5 상호 연결 레벨 금속 상호 연결 구조(45V, 45L)는 제4 금속 비아 구조(45V) 및 제5 금속 라인(45L)을 포함할 수 있다. 제6 상호 연결 레벨 구조(L6)는 제6 상호 연결 레벨 금속 상호 연결 구조(46V, 46L)가 내부에 형성된 제6 상호 연결 레벨 유전체 재료 층(36)을 포함할 수 있으며, 그 제6 상호 연결 레벨 금속 상호 연결 구조(46V, 46L)는 제5 금속 비아 구조물(46V) 및 제6 금속 라인(46L)을 포함할 수 있다. 제7 상호 연결 레벨 구조(L7)는 내부에 형성된 제6 금속 비아 구조(47V)(제7 상호 연결 레벨 금속 상호 연결 구조) 및 금속 본딩 패드(47B)를 포함하는 제7 상호 연결 레벨 유전체 재료 층(37)을 포함할 수 있다. 금속 본딩 패드(47B)는 솔더 본딩(C4 볼 본딩 또는 와이어 본딩을 채택할 수도 있음)을 위해 구성되거나, 금속 대 금속 본딩(예컨대, 구리 대 구리 본딩)을 위해 구성될 수 있다.
각각의 상호 연결 레벨 유전체 재료 층은 상호 연결 레벨 유전체(ILD) 재료 층(30)(즉, 31A, 31B, 32, 33, 34, 35, 36, 37)으로 지칭될 수 있다. 각각의 상호 연결 레벨 금속 상호 연결 구조는 금속 상호 연결 구조(40)로 지칭될 수 있다. 동일한 상호 연결 레벨 구조(L2 ? L7) 내에 위치한 금속 비아 구조와 상측 금속 라인의 각 연속적인 조합 두 개의 단일 다마신 프로세스를 사용하여 두 개의 다른 구조로 순차적으로 형성되거나 이중 다마신 프로세스를 사용하여 단일 구조로 동시에 형성될 수 있다. 각각의 금속 상호 연결 구조(40)(즉, 41V, 41L, 42V, 42L, 43V, 43L, 44V, 44L, 45V, 45L, 46V, 46L, 47V, 47B)는 각각의 금속 라이너(예컨대, 두께가 2 nm 내지 20 nm 범위의 TiN, TaN 또는 WN 층) 및 각각의 금속 충전 재료(예컨대, W, Cu, Co, Mo, Ru, 기타 원소 금속 또는 합금 또는 이들의 조합)을 포함할 수 있다. 금속 라이너 및 금속 충전 재료로 사용하기 위한 다른 적합한 재료는 고려되는 개시 범위 내에 있다. 다양한 에칭 정지 유전체 재료 층 및 유전체 캡핑 층이 수직으로 이웃하는 ILD 층(30) 쌍 사이에 삽입되거나, 상기 ILD 층(30) 중 하나 이상에 포함될 수 있다.
비휘발성 메모리 셀 및 TFT 셀렉터 디바이스 어레이(95)가 제3 상호 연결 레벨 구조(L3)의 구성 요소로서 형성될 수 있는 실시예를 사용하여 본 개시를 설명하지만, 비휘발성 메모리 셀 및 TFT 셀렉터 디바이스 어레이(95)가 임의의 다른 상호 연결 레벨 구조(예컨대, L1-L7)의 구성 요소로서 형성될 수 있는 실시예가 본원에서 고려됨은 명백하다. 또한, 8 개의 상호 연결 레벨 구조가 한 세트로 형성되는 실시예를 사용하여 본 개시를 설명하지만, 상이한 수의 상호 연결 레벨 구조가 사용되는 실시예가 본원에서 고려됨은 명백하다. 또한, 비휘발성 메모리 셀 및 TFT 셀렉터 디바이스 어레이(95)가 메모리 어레이 영역(50)의 다중 상호 연결 레벨 구조 내에 제공될 수 있는 실시예가 본원에서 고려됨은 명백하다. 비휘발성 메모리 셀 및 TFT 셀렉터 디바이스 어레이(95)가 단일 상호 연결 레벨 구조에 형성될 수 있는 실시예를 사용하여 본 개시를 설명하지만, 비휘발성 메모리 셀 및 TFT 셀렉터 디바이스 어레이(95)가 두 개의 상하에 인접하는 상호 연결 레벨 구조에 걸쳐 형성될 수 있는 실시예가 본원에서 고려됨은 명백하다.
도 2a 내지 도 2n은 각각 본 개시의 다양한 실시예에 따른 메모리 구조(200)를 형성하는 것을 보여주는 수직 단면도이다. 도 2a를 참조하면, 제1 유전체 층(102)이 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 비정질 실리콘 또는 폴리실리콘 반도체 장치 기판과 같은 임의의 적합한 기판일 수 있다. 다른 실시예에 있어서, 기판(100)은 도 1c에 도시된 바와 같이 제3 상호 연결 레벨 유전체 재료 층(33)일 수 있다. 제1 유전체 층(102)은 예컨대 열적인 프로세스 중에 기판(100) 상에 형성된 사전 산화막일 수 있다. 다른 실시예에서, 제1 유전체 층(102)은 실리콘 산화물(SiO2), 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변형체, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제1 유전체 층(102)은 다수의 적절한 성막 프로세스 중 임의의 것을 통해 성막되거나 상호 연결 레벨 유전체 재료 층(30) 위에서 성장될 수 있다.
포토레지스트 층(114)이 제1 유전체 층(102) 위에 도포될 수 있다. 포토레지스트 층(114)은 제1 수평 방향을 따라 연장되는 포토레지스트 재료 스트립을 포함하는 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 이방성 에칭 프로세스를 행하여 제1 유전체 층(102)의 마스킹되지 않은 부분을 에칭할 수 있다. 포토레지스트 재료 스트립에 의해 마스킹되지 않은 부위에 제1 수평 방향을 따라 연장되는 하부 게이트 트렌치(103A, 103B)가 형성될 수 있다. 이방성 에칭 프로세스에는 습식 또는 건식 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스를 사용할 수 있다. 포토레지스트 층(114)은 후속하여, 예를 들어, 애싱에 의해 제거될 수 있다.
도 2a 및 도 2b를 참조하면, 하부 게이트 트렌치(103A 및 103B)에는 제1 워드 라인(120A) 및 제2 워드 라인(120B)(예를 들어, 하부 게이트)이 각각 형성될 수 있다. 특히, 제1 유전체 층(102) 상 및 하부 게이트 트렌치(103A, 103B) 내에는 전기 전도성 재료가 성막될 수 있다. 본원에서, "적합한 전기 전도성 재료"은 구리, 알루미늄, 지르코늄, 티탄, 티탄 질화물, 텅스텐, 탄탈, 탄탈 질화물, 루테늄, 팔라듐, 백금, 코발트, 니켈, 이리듐, 이들의 합금 등을 포함할 수 있다. 다른 적합한 전기 전도성 재료는 고려되는 개시 범위 내에 있다.
전기 전도성 재료는 임의의 적절한 성막 프로세스를 사용하여 성막할 수 있다. 본원에서, "적합한 성막 프로세스"는 화학적 기상 성막(CVD) 프로세스, 물리적 기상 성막(PVD) 프로세스, 원자 층 성막(ALD) 프로세스, 고밀도 플라즈마 CVD(HDPCVD) 프로세스, 금속 유기 CVD(MOCVD) 프로세스, 플라즈마 강화 CVD(PECVD) 프로세스, 스퍼터링 프로세스, 레이저 어블레이션(laser ablation) 등을 포함할 수 있다.
그 후, 화학 기계적 연마(CMP) 프로세스 등과 같은 평탄화 프로세스를 사용하여 제1 유전체 층(102)의 상면으로부터 과도한 전기 전도성 금속 재료를 제거하고 워드 라인(120A, 120B)의 상면이 제1 유전체 층(102)의 상면과 동평면으로 되게 할 수 있다. 워드 라인(120A, 120B)은 기판(100)을 가로질러 서로 평행하게 연장될 수 있다. 워드 라인(120A, 120B)은 TFT 디바이스 사이에서 원하는 피치에 따라 이격될 수 있다.
도 2c를 참고하면, 워드 라인(120A, 120B) 및 제1 유전체 층(102) 상에 하이-k 유전체 층(104)이 성막될 수 있다. 하이-k 유전체 층(104)은 임의의 적절한 성막 프로세스를 사용하여 임의의 적절한 하이-k 유전체 재료를 성막함으로써 형성될 수 있다. 본원에서, "적합한 하이-k 유전체 재료"는 3.9 이상의 유전 상수를 가지며, 한정하는 것은 아니지만, 실리콘 질화물, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈 산화물(HfTaO), 하프늄 티탄 산화물(HfTiO), 하프늄 지르코늄 산화물(Hf0.5Zr0.5O2)(HZO)), 탄탈 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 이산화알루미나(HfO2-Al2O3), 지르코늄 산화물(ZrO2)을 포함할 수 있다. 다른 적절한 유전체 재료가 본 개시의 범위 내에 있다. 다양한 실시예에서, 하이-k 유전체 층(104)은 더 크거나 더 적은 두께가 사용될 수 있지만, 0.5-5.0 nm 범위, 예컨대 1-4 nm의 두께 thk를 가질 수 있다.
하이-k 유전체 층(104) 상에 채널 층(140)이 성막될 수 있다. 채널 층(140)은 임의의 적절한 성막 프로세스를 사용하여 임의의 적절한 반도체 재료를 성막함으로써 형성될 수 있다. 본원에서, "적합한 반도체 재료"는 폴리 실리콘, 비정질 실리콘, 또는 InGaZnO(IGZO), 인듐 주석 산화물(ITO), InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물을 포함할 수 있다. 다른 적절한 반도체 재료는 본 개시의 범위 내에 있다.
채널 층(140) 상에 제2 유전체 층(106)이 성막될 수 있다. 예를 들어, 제2 유전체 층(106)은 임의의 적절한 성막 방법을 사용하여 실리콘 산화물 또는 임의의 적절한 하이-k 유전체 재료와 같은 유전체 재료를 성막함으로써 형성될 수 있다.
도 2d를 참고하면, 제2 유전체 층(106) 상에 포토레지스트 층(114)을 형성할 수 있다. 포토레지스트 층(114)은 위에서 논의된 방식으로 리소그래피 방식으로 패터닝할 수 있다. 포토레지스트 층(114)의 패턴은 소스 트렌치(105A, 105B) 및 공통 드레인 트렌치(107)를 형성하기 위해 제2 유전체 층(106)으로 전사될 수 있다. 예를 들어, 제2 유전체 층(106)은 임의의 적절한 에칭 프로세스를 사용하여 포토레지스트 층(114)을 마스크로 사용하여 에칭할 수 있다.
도 2d 및 도 2e를 참조하면, 제2 유전체 층(106) 상 및 트렌치(105A, 105B, 107) 내에 전기 전도성 재료가 성막되어 소스 트렌치(105A, 105B)에 제1 소스 전극(122A) 및 제2 소스 전극(122B)을 각각 형성되고 드레인 트렌치(107)에 공통 드레인 전극(124)을 형성할 수 있다. 상기 전극(122A, 122B, 124)은 임의의 적절한 성막 프로세스를 사용하여 임의의 적절한 전기 전도성 재료로 형성될 수 있다. 상기 전극(122A, 122B, 124) 및 제2 유전체 층(106)의 상면을, 예를 들어, CMP 프로세스를 사용하여 평탄화하여, 다중 게이트 트랜지스터(210)를 형성할 수 있다.
도 2f를 참조하면, 전극(122A, 122B, 124) 및 제2 유전체 층(106) 상에 메모리 스택(150S)이 형성될 수 있다. 메모리 스택(150S)은 메모리 셀의 상이한 층을 연속적으로 성막함으로써 형성될 수 있다. 예를 들어, 일부 실시예에서, 메모리 셀 스택(150)은 하부 전극 층(153), 비자성 금속 버퍼 층(154), 합성 반 강자성 층(160), 비자성 터널 장벽 층(155), 자유 자화 층(156), 상부 전극 층(157) 및 금속 에칭 마스크 층(158)을 포함할 수 있다. 메모리 셀 스택(150S) 내의 층은 각각의 화학적 기상 성막 프로세스 또는 각각의 물리적 기상 성막 프로세스에 의해 성막될 수 있다.
스택(150S) 내의 각 층은 전체적으로 균일한 두께를 갖는 평면 블랭킷 재료 층으로서 성막될 수 있다. 비자성 금속 버퍼 층(154), 합성 반 강자성 층(160), 비자성 터널 장벽 층(155) 및 자유 자화 층(156)을 총칭하여 메모리 재료 층으로 지칭한다. 다시 말해, 하부 전극 층(153)과 상부 전극 층(157) 사이에 메모리 재료 층이 형성된다.
메모리 재료 층이 비자성 금속 버퍼 층(154), 합성 반 강자성 층(160), 비자성 터널 장벽 층(155) 및 자유 자화 층(156)을 포함하는 실시예를 사용하여 본 개시를 설명하지만, 본 개시의 방법 및 구조는 메모리 재료 층이 하부 전극 층(153)과 상부 전극 층(157) 사이에 마련된 다른 층 스택을 포함하고 임의의 방식으로 정보를 저장할 수 있는 재료 층을 포함하는 임의의 구조에 적용될 수 있다. 메모리 재료 층이 상변화 메모리 재료, 강유전성 메모리 재료, 또는 공극 변조 전도성 산화물 재료를 포함하는 본 개시에 대한 변형은 본원에서 고려된다는 것이 명백하다.
하부 전극 층(153)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금 및/또는 이들의 조합과 같은 적어도 하나의 비자성 금속 재료를 포함한다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 예를 들어, 하부 전극 층(153)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함하고/하거나 이들 원소 금속을 주성분으로 할 수 있다. 하부 전극 층(153)의 두께는 더 얇거나 더 두꺼울 수도 있지만 10 nm 내지 100 nm 범위일 수 있다.
비자성 금속 버퍼 층(154)은 시드 층으로 기능할 수 있는 비자성 재료를 포함한다. 구체적으로, 비자성 금속 버퍼 층(154)은 합성 반 강자성 층(160) 내에서 기준 층의 자화를 최대화하는 방향을 따라 합성 반 강자성 층(160)의 재료의 다결정 입자를 정렬시키는 템플릿 결정 구조를 제공할 수 있다. 비자성 금속 버퍼 층(154)은 Ti, CoFeB 합금, NiFe 합금, 루테늄 또는 이들의 조합을 포함할 수 있다. 금속 버퍼 층(154)의 두께는 더 얇거나 두꺼울 수도 있지만 10 nm 내지 100 nm 범위일 수 있다.
합성 반 강자성(SAF) 층(160)은 강자성 경질 층(161), 반 강자성 커플링 층(162) 및 기준 자화 층(163)의 적층 스택을 포함할 수 있다. 강자성 경질 층(161) 및 기준 자화 층(163)은 각각 고정된 자화 방향을 가질 수 있다. 반 강자성 커플링 층(162)은 강자성 경질 층(161)의 자화와 기준 자화 층(163)의 자화 사이에 반 강자성 커플링을 제공하여 후속하여 형성될 메모리 셀의 동작 중에 강자성 경질 층(161)의 자화 방향과 기준 자화 층(163)의 자화 방향이 고정된 상태로 유지되도록 한다. 강자성 경질 층(161)은 PtMn, IrMn, RhMn, FeMn, OsMn 등과 같은 경질 강자성 재료를 포함할 수 있다.
기준 자화 층(163)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 경질 강자성 재료를 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 반 강자성 커플링 층(162)은 루테늄 또는 이리듐을 포함할 수 있다. 반 강자성 커플링 층(162)의 두께는 반 강자성 커플링 층(162)에 의해 유도된 교환 상호 작용(exchange interaction)이 강자성 경질 층(161)과 기준 자화 층(163)의 상대 자화 방향을 반대 방향, 즉 반 평행 정렬 상태로 안정화시키도록 선택될 수 있다. 일 실시예에서, 강자성 경질 층(161)의 자화의 크기를 기준 자화 층(163)의 자화의 크기와 매칭시킴으로써 SAF 층(160)의 정미 자화가 달성될 수 있다. SAF 층(160)의 두께는 더 얇거나 더 두꺼울 수도 있지만 5 nm 내지 30 nm 범위일 수 있다.
비자기 터널 장벽 층(155)은 전자 터널링이 가능한 두께를 갖는 전기 절연성 재료일 수 있는 터널링 장벽 재료를 포함할 수 있다. 예를 들어, 비자기 터널 장벽 층(155)은 산화 마그네슘(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 비자기 터널 장벽 층(155)의 두께는 더 얇거나 더 두꺼울 수도 있지만, 0.7 nm 내지 1.3 nm 일 수 있다.
자유 자화 층(156)은 기준 자화 층(163)의 자화 방향과 평행하거나 반 평행하는 2 개의 안정된 자화 방향을 갖는 강자성 재료를 포함한다. 자유 자화 층(156)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 경질 강자성 재료를 포함한다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 자유 자화 층(156)의 두께는 더 얇거나 더 두꺼울 수도 있지만 1 nm 내지 6 nm 범위일 수 있다.
상부 전극 층(157)은 하부 전극 층(153)에 사용될 수 있는 임의의 비자성 재료를 포함할 수 있는 상부 전극 재료를 포함한다. 상부 전극 층(157)에 사용될 수 있는 예시적인 금속 재료는 제한되는 것은 아니지만 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금 및/또는 이들의 조합을 포함한다. 고려되는 개시 범위 내의 다른 적절한 재료가 또한 사용될 수 있다. 예를 들어, 하부 전극 층(153)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함하고/하거나 이들 원소 금속을 주성분으로 할 수 있다. 상부 전극 층(157)의 두께는 더 얇거나 더 두꺼울 수도 있지만 10 nm 내지 100 nm 범위일 수 있다.
금속 에칭 마스크 층(158)은 유전체 재료(예를 들어, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기 실리케이트 유리를 포함할 수 있음)을 에칭하기 위해 후속하여 사용되는 이방성 에칭 프로세스에 대해 높은 저항을 제공하는 금속 에칭 정지 재료를 포함한다. 일 실시예에 있어서, 금속 에칭 마스크 층(158)은 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 또는 전도성 금속 탄화물 재료(예컨대, TiC, TaC 또는 WC)를 포함할 수 있다. 일 실시예에 있어서, 금속 에칭 마스크 층(158)은 TiN을 포함하고/하거나 TiN을 주성분으로 한다. 금속 에칭 마스크 층(158)은 화학적 기상 성막 또는 물리적 기상 성막에 의해 성막될 수 있다. 금속 에칭 마스크 층(158)의 두께는 더 얇거나 두꺼울 수도 있지만 2 nm 내지 20 nm, 예컨대 3 nm 내지 10 nm 범위일 수 있다.
도 2g를 참고하면, 금속 에칭 마스크(158)는 기본 메모리 스택(150S)을 마스킹하는 패턴을 형성하도록 패터닝될 수 있다. 메모리 셀(150)을 형성하기 위해, 금속 에칭 마스크(158)의 패턴을 이방성 에칭 프로세스를 통해 하부 메모리 스택(150S)에 전사할 수 있다. 금속 에칭 마스크(158)는 메모리 셀(150)을 형성하는 이방성 에칭 프로세스를 통해 소모될 수 있다.
도 2h를 참고하면, 제3 유전체 층(108)이 제2 유전체 층(106) 상에 형성되어 메모리 셀(150)과 소스 전극(122A, 122B) 및 공통 드레인 전극(124)을 덮을 수 있다. 제3 유전체 층(108)은 임의의 적절한 성막 프로세스를 사용하여 임의의 적절한 유전체 재료로 형성될 수 있다.
도 2i를 참고하면, 제3 유전체 층(108) 상에 패터닝된 포토레지스트 층(114)을 형성할 수 있다. 포토레지스트 층(114)으로부터의 패턴은 소스 전극(122A, 122B)의 상면을 노출시키는 제1 비아 채널(109)을 형성하기 위해 제3 유전체 층(108)으로 전사될 수 있다. 패터닝은 습식 또는 건식 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스를 포함할 수 있다.
도 2j를 참고하면, 포토레지스트 층(114)을 제거할 수 있고, 임의의 적절한 전기 전도성 재료를 제1 비아 채널(109)에 성막하여 제1 비아 콘택트(126)를 형성할 수 있다. 특히, 제1 비아 콘택트(126)는 제3 유전체 층을 통해 연장될 수 있고 소스 전극(122A, 122B)과 전기적으로 접촉할 수 있다. CMP와 같은 평탄화 프로세스를 수행하여 제1 비아 콘택트(126) 및 제3 유전체 층(108)의 상면을 평탄화할 수 있다.
도 2k를 참고하면, 제3 유전체 층(108) 상에 패터닝된 포토레지스트 층(114)이 형성될 수 있다. 이어서, 마스크로서 포토레지스트 층(PR)을 사용하여 제3 유전체 층(108)을 패터닝하여 제2 비아 채널(111)을 형성할 수 있다. 패터닝은 습식 또는 건식 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스를 포함할 수 있다.
도 2k 및 도 2l을 참고하면, 포토레지스트 층(114)을 제거할 수 있고, 임의의 적절한 전기 전도성 재료를 제1 비아 채널(111)에 성막하여 제1 비아 콘택트(128)를 형성할 수 있다. 제2 비아 콘택트(128)는 메모리 셀(150)의 상부 전극과 전기적으로 접촉할 수 있다. CMP와 같은 평탄화 프로세스를 수행하여 제2 비아 콘택트(128) 및 제3 유전체 층(108)의 상면을 평탄화할 수 있다.
도 2m을 참고하면, 제3 유전체 층(108) 상에 제4 유전체 층(110)이 형성될 수 있다. 제4 유전체 층(110)은 임의의 적절한 성막 프로세스를 사용하여 임의의 적절한 유전체 재료로 형성될 수 있다.
제4 유전체 층(110) 상에 패터닝된 포토레지스트 층(114)이 형성될 수 있다. 마스크로서 포토레지스트 층(114)을 사용하여 적절한 에칭 프로세스를 사용하여 제4 유전체 층(110)을 에칭하여 제1 비아 콘택트(126)를 노출시키는 소스 트렌치(113) 및 제2 비아 콘택트(128)를 노출시키는 비트 트렌치(115)를 형성할 수 있다.
도 2m 및 도 2n을 참고하면, 포토레지스트 층(114)을 제거할 수 있고, 임의의 적절한 전기 전도성 재료를 성막하여 소스 채널(113)에 소스 라인(130)을 형성하고 비트 트렌치(115)에 비트 라인(132)을 형성할 수 있다. 상기 라인(130, 132) 및 제4 유전체 층(110)의 상면을, 예를 들어, CMP 프로세스를 사용하여 평탄화하여, 다중 게이트 트랜지스터(210)를 포함하는 메모리 구조를 완성할 수 있다.
채널 층(140)은 제1 및 제2 소스 영역(140S1, 140S2), 제1 및 제2 채널 영역(140C1, 140C2) 및 드레인 영역(140D)을 포함할 수 있다. 제1 및 제2 소스 전극(122A, 122B)은 각각 제1 및 제2 소스 영역(140S1, 140S2)과 중첩될 수 있다. 제1 및 제2 워드 라인(120A, 120B)은 제1 및 제2 채널 영역(140C1, 140C2)과 각각 중첩되고, 드레인 전극(124)은 드레인 영역(140D)과 중첩될 수 있다.
동작시에, 소스 라인(130)은 비아 콘택트(126) 및 하측 소스 영역(140S1, 140S2)을 통해 소스 전극(122A, 122B)에 전류를 제공할 수 있다. 워드 라인(120A, 120B)은 게이트로 동작하여 제1 및 제2 소스 전극(122A, 122B), 제1 및 제2 소스 영역(140S1, 140S2)에서 제1 및 제2 채널 영역(140C1, 140C2)을 통해 공통 드레인 전극(124)으로 흐르는 전류를 드레인 영역(140D)을 매개로 하여 각각 제어할 수 있다.
드레인 전극(124)으로부터 메모리 셀(150)의 하부 전극(153)으로 전류가 제공될 수 있다. 비트 라인(132)은 비아 콘택트(128)를 통해 메모리 셀(150)의 상부 전극에 전기적으로 연결될 수 있다. 따라서, 트랜지스터(210)의 이중 게이트 구조는 향상된 전압 임계 값 제어를 제공할 수 있다. 또한, 트랜지스터(210)는 제1 및 제2 채널 영역(140C1, 140C2)을 통해 소스 전극(122A, 122B) 모두로부터 드레인 전극(124)으로 전류를 제공하도록 구성될 수 있다. 이와 같이, 트랜지스터(210)는 단일 게이트 및 소스 전극만을 포함하는 유사한 트랜지스터에 비해 메모리 셀(150)에 2 배의 전류를 제공할 수 있다. 이와 같이, 트랜지스터(210)는 메모리 셀(150)에 대해 개선된 RAM 스위칭을 제공할 수 있다.
도 3a 내지 도 3d는 각각 본 개시의 다른 실시예에 따른, 대안적인 실시예의 메모리 구조(300)를 형성하는 것을 보여주는 수직 단면도이다. 도 4은 메모리 구조(300)의 사시도이다. 메모리 구조(300)는 메모리 구조(200)와 유사할 수 있고 유사한 방법에 의해 형성될 수 있다. 따라서, 이들 사이의 차이점에 대해서만 자세히 논의된다.
도 3a를 참고하면, 패터닝된 포토레지스트 층(114)을 트랜지스터(210)의 제2 유전체 층(106) 상에 형성할 수 있는데, 그 패터닝된 포토레지스트 층(114)은 도 2a 내지 도 2e와 관련하여 위에서 개시된 바와 같이 형성될 수 있다. 또한, 다양한 실시예에서, 제2 유전체 층(106)은 하이-k 유전체 재료로 형성될 수 있다.
도 3b를 참고하면, 포토레지스트 층(114)을 마스크로 사용하여 제2 유전체 층(106)을 에칭하여 상부 게이트 트렌치(117A, 117B)를 형성할 수 있다. 제2 유전체 층(106)을 임의의 적절한 에칭 프로세스를 사용하여 에칭할 수 있다. 에칭 후에, 포토레지스트 층(114)을 제거할 수 있다. 도 3b에 도시된 바와 같이, 제2 유전체 층(106)의 일부는 상부 게이트 트렌치(117A, 117B) 아래에 남을 수 있다.
도 3b 및 도 3c를 참고하면, 임의의 적절한 전기 전도성 재료를 성막하여 상부 게이트 트렌치(117A, 117B)에 제1 및 제2 상부 게이트 전극(121A, 121B)을 각각 형성할 수 있다. 상기 상부 게이트 전극(121A, 121B) 및 제2 유전체 층(106)의 상면을, 예를 들어, CMP 프로세스를 사용하여 평탄화하여, 다중 게이트 트랜지스터(310)를 완성할 수 있다.
도 3d를 참고하면, 트랜지스터(310) 상에 도 2f 내지 도 2n과 관련하여 위에서 설명한 바와 같은 프로세스를 이용하여 제3 유전체 층(108) 및 제4 유전체 층(110), 메모리 셀(150), 비아 콘택트(126, 128), 소스 라인(130) 및 비트 라인(132)을 형성하여 메모리 구조(300)를 형성할 수 있다.
도 3d 및 도 4를 참고하면, 제1 소스 전극(122A) 및 제2 소스 전극(122B)은 각각 채널 층(140)의 제1 소스 영역(140S1) 및 제2 소스 영역(140S2)과 중첩될 수 있다. 상부 게이트 전극(121A, 121B)은 채널 층(140)의 제1 및 제2 채널 영역(140C1, 140C2)의 양측에서 워드 라인(120A, 120B)과 중첩될 수 있다. 따라서, 메모리 구조(300)는 각각 상부 게이트 전극(121A, 121B) 및 워드 라인(120A, 120B)의 중첩된 부분(예를 들어, 하부 게이트 전극)을 포함하는 제1 및 제2 다중 게이트 구조(125A, 125B)를 포함할 수 있다. 드레인 전극(124)은 채널 층(140)의 공통 드레인 영역(140D)과 중첩할 수 있다.
일부 실시예에 있어서, 메모리 구조(300)는 소스 및 드레인 전극(122A, 122B, 124)과 상부 게이트 전극(121A, 121B) 사이에 배치된 유전체 재료(112)의 스트립을 포함할 수 있다. 특히, 유전체 재료(112)의 스트립은 소스 및 드레인 전극(122A, 122B, 124)으로부터 상부 게이트 전극(121A, 121B)을 전기적으로 절연시키도록 구성될 수 있다.
동작 중에, 제1 멀티 게이트 구조체(125A)는 인가된 전압에 따라 제1 채널 영역(140C1)을 통해 드레인 영역(140D)으로 흐르는 전류를 제어하도록 구성될 수 있다. 마찬가지로, 제2 멀티 게이트 구조(125B)는 인가되는 전압에 따라 제2 채널 영역(140C1)을 통해 드레인 영역(140D)으로 흐르는 전류를 제어하도록 구성될 수 있다. 전류는 메모리 셀(150)로 흐르기 전에 드레인 전극(124)을 통해 채널 층의 드레인 영역(140D)으로부터 흐를 수 있다. 전류는 메모리 셀(150)에서 비트 라인(132)으로 출력될 수 있다.
따라서, 다중 게이트 구조(125A, 125B)는 각각 단일 게이트 구조에 비해 증가된 임계 전압 제어를 제공할 수 있다. 또한, 이중의 다중 게이트 구조(125A, 125B)를 제공함으로써, 드레인 전극(124)은 단지 하나의 이중 게이트 구조를 포함하는 유사한 구조에 제공되는 것보다 두 배의 전류를 제공할 수 있다.
도 5a 내지 도 5i는 본 개시의 다양한 실시예에 따른, 메모리 구조를 형성함에 있어서의 일련의 단계를 예시하는 각각의 수직 단면도이다. 도 6은 메모리 구조(500)의 사시도이다. 메모리 구조(500)는 메모리 구조(200)와 유사할 수 있고 유사한 방법에 의해 형성될 수 있다. 따라서, 이들 사이의 차이점에 대해서만 자세히 논의된다.
도 5a를 참고하면, 패터닝된 포토레지스트 층(114)을 반도체 구조의 제2 유전체 층(106) 상에 형성할 수 있는데, 그 패터닝된 포토레지스트 층(114)은 도 2a 내지 도 2e와 관련하여 위에서 개시된 바와 같이 형성될 수 있다. 다양한 실시예에 있어서, 제2 유전체 층(106)은 하이-k 유전체 재료로 형성될 수 있다. 임의의 적절한 에칭 프로세스를 사용하여 제2 유전체 층(106)을 에칭하여, 소스 트렌치(105A, 105B) 및 드레인 트렌치(107A, 107B)를 형성할 수 있다. 에칭 프로세스 후에 포토레지스트 층(114)을 제거할 수 있다.
도 5b를 참조하면, 임의의 적합한 성막 방법을 사용하여 임의의 적합한 전기 전도성 재료를 성막하여 소스 채널(105A, 105B)에 제1 및 제2 소스 전극(122A, 122B)을 형성하고 드레인 트렌치(107A, 107B)에 제1 및 제2 드레인 전극(124A, 124B)을 형성할 수 있다. 전기 전도성 재료는 임의의 적절한 방법 사용하여 성막할 수 있다. 상기 전극(122A, 122B, 124A, 124B) 및 제2 유전체 층(106)의 상면을, 예를 들어, CMP 프로세스를 사용하여 평탄화할 수 있다.
도 5c를 참고하면, 제2 유전체 층(106) 상에 패터닝된 포토레지스트 층(114)을 형성할 수 있다. 포토레지스트 층(114)을 마스크로 사용하여 제2 유전체 층(106)을 에칭하여 상부 게이트 트렌치(117A, 117B)를 형성할 수 있다. 제2 유전체 층(106)을 임의의 적절한 에칭 프로세스를 사용하여 에칭할 수 있다. 에칭 후에, 포토레지스트 층(114)을 제거할 수 있다. 도 5c에 도시된 바와 같이, 제2 유전체 층(106)의 일부는 상부 게이트 트렌치(117A, 117B) 아래에 남을 수 있다.
도 5c 및 도 5d를 참고하면, 임의의 적절한 전기 전도성 재료를 성막하여 상부 게이트 트렌치(117A, 117B)에 제1 및 제2 상부 게이트 전극(121A, 121B)을 형성할 수 있다. 상기 상부 게이트 전극(121A, 121B) 및 제2 유전체 층의 상면을, 예를 들어, CMP 프로세스를 사용하여 평탄화하여, 다중 게이트 트랜지스터(410)를 형성할 수 있다.
도 5e를 참고하면, 트랜지스터(410) 상에 패터닝된 포토레지스트 층(114)을 형성할 수 있다. 포토레지스트 층(114)은 드레인 전극(124)을 노출시키는 개구(119)를 가질 수 있다.
도 5e 및 도 5f를 참고하면, 임의의 적합한 성막 프로세스를 사용하여 임의의 적합한 전기 전도성 재료를 성막하여 개구(119)에 전기 콘택트(152)를 형성할 수 있다. 이후, 포토레지스트 층(114)을 제거할 수 있다. 예를 들어, 포토레지스트 층(114)을 레이저 리프트 오프 프로세스를 사용하여 제거할 수 있으며, 따라서 그 위에 성막된 임의의 전기 전도성 재료를 제거 프로세스 중에 제거한다. 전기 콘택트(152)는 드레인 전극(124A, 124B)을 전기적으로 연결하는 금속 라인 또는 층일 수 있다.
도 5g를 참고하면, 메모리 스택(150S)을 전극(122A, 122B, 124) 및 제2 유전체 층(106) 상에 형성할 수 있다. 메모리 스택(150S)은 도 2f와 관련하여 위에서 논의된 바와 같이 메모리 셀의 상이한 층들을 연속적으로 성막함으로써 형성될 수 있다.
도 5g 및 도 5h를 참고하면, 메모리 스택(150S) 내에 금속 에칭 마스크 층(158)을 패터닝할 수 있다. 메모리 셀(150)을 형성하기 위해, 금속 에칭 마스크 층(158)의 패턴을 이방성 에칭 프로세스를 통해 하부 메모리 스택(150S)에 전사할 수 있다. 일부 실시예에서, 메모리 셀(150)은 전기 콘택트(152) 상에 직접 형성될 수 있다. 그러나, 다른 실시예에서, 메모리 셀(150)은 드레인 전극(124A, 124B) 상에 직접 형성될 수 있다. 다시 말해서, 전기 콘택트(152)과 메모리 셀(150)은 채널 층의 평면에 수직인 수직 방향으로 중첩되지 않을 수 있다.
도 5i를 참고하면, 도 2f 내지 도 2n과 관련하여 위에서 설명한 바와 같은 프로세스를 이용하여 제3 및 제4 유전체 층(108, 110), 비아 콘택트(126, 128), 소스 라인(130) 및 비트 라인(132)을 형성하여 메모리 구조(500)를 형성할 수 있다.
도 5i 및 도 6을 참고하면, 전기 콘택트(152)는 드레인 전극(124)을 메모리 셀(150)에 전기적으로 연결할 수 있다. 따라서, 전기 콘택트(152)는 드레인 전극(124) 모두로부터 메모리 셀로 전류를 제공하는 공통 드레인을 형성할 수 있다.
도 2a 내지 도 6은 MJT 메모리 셀(150)과 다중 게이트 트랜지스터(210, 310, 410)를 결합하는 메모리 구조(200, 300, 500)를 제조하는 것을 도시하지만, 다양한 실시예에서 메모리 셀(150)은 다른 유형의 메모리 디바이스를 포함할 수 있다. 예를 들어, 메모리 셀(150)은 금속-강유전체-금속 캐패시터(metal-ferroelectric-metal capacitor), 자기 저항 랜덤 액세스 메모리(MRAM) 셀, 저항 랜덤 액세스 메모리(RRAM) 셀, 강유전성 랜덤 액세스 메모리(FeRAM) 셀, 상변화 랜덤 액세스 메모리(PCRAM) 셀, 또는 이들의 조합일 수 있다.
예를 들어, 도 7a는 본 개시의 다양한 실시예에 따른 메모리 구조(300, 500)에서 이용될 수 있는 메모리 셀(150)의 단면도이다. 도 7a를 참고하면, 일부 실시예에서 메모리 셀(150)은 하부 전극(400), 상부 전극(403), 히터(401) 및 상변화 재료 층(402)을 포함하는 PCM 메모리 셀일 수 있다. 상변화 재료 층(402)은 데이터 저장 층으로 동작할 수 있다.
히터(401)는 상변화 재료 층(402)에 주울 가열을 제공하기 위해 약 5 내지 약 15 nm 범위의 두께를 갖는 TiN, TaN 또는 TiAlN의 박막으로 형성될 수 있다. 또한, 히터(401)는 급냉 중에(히터(401)에 인가된 전류가 갑작스럽게 차단되어 비정질상을 "동결"시키는 동안) 히트 싱크로 기능할 수 있다.
일부 실시예에서, 상변화 재료 층(402)은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te 및 Ge-Sb의 이원계 재료; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge 및 Ga-Sb-Te의 삼원 계 재료; 또는 Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O 및 Ge-Sb-Te-N의 사원계 재료를 포함한다. 일부 실시예에서, 상변화 재료 층(402)은 5 내지 100의 두께를 갖는 GST, Ge-Sb-Te 합금(예컨대, Ge2Sb2Te5)과 같은, 주기율 표의 VI 족으로부터의 하나 이상의 원소를 함유하는 칼코게나이드 합금을 포함한다.
상변화 재료 층(402)은 텅스텐 산화물, 니켈 산화물, 구리 산화물 등을 포함하는 금속 산화물과 같은 다른 상변화 저항 재료를 포함할 수 있다. 상변화 재료의 결정상과 비정질상 사이의 상전이는 상변화 재료 구조의 원거리 질서(long range order)와 단거리 질서(short range order) 사이의 상호 작용과 관련된다. 예를 들어, 원거리 질서의 붕괴는 비정질 상을 생성한다. 결정상의 원거리 질서는 전기 전도를 촉진하는 반면, 비정질 상은 전기 전도를 방해하고 높은 전기 저항을 초래한다. 상이한 요구에 대해 상변화 재료 층(402)의 특성을 조정하기 위해, 상변화 재료 층(402)을 상이한 양의 다양한 원소로 도핑하여 재료의 결합 구조 내부의 단거리 질서와 원거리 질서의 비율을 조정할 수 있다. 도핑된 원소는, 예를 들어, 이온 주입의 사용을 통해 반도체 도핑에 사용되는 임의의 원소일 수 있다.
도 7b는 본 개시의 다양한 실시예에 따른 메모리 구조(200, 300, 500)에서 이용될 수 있는 다른 실시예의 메모리 셀(150)의 단면도이다. 도 7b를 참고하면, 일부 실시예에서, 메모리 셀(150)은 하부 전극(400), 상부 전극(403) 및 납 지르코네이트 티타네이트(PZT) 층과 같은 강유전성 재료 층(405)을 포함하는 PCRAM 메모리 셀일 수 있다. 강유전성 재료 층(405)은 데이터 저장 층으로 동작할 수 있다.
다른 실시예에서, 메모리 셀(150)은 강유전성 터널링 정션(FTJ)으로 동작할 수 있다. 특히, 강유전성 재료 층(405)은 FE 터널 장벽일 수 있다. FE 터널 장벽은 전자가 통과할 수 있도록 충분히 얇은 강유전성 필름일 수 있다. 예를 들어, FE 터널 장벽의 두께는 약 1 나노미터(nm) 내지 약 50 nm, 예를 들어, 약 5 nm 내지 약 25 nm, 또는 약 10 nm 일 수 있다.
다양한 실시예에서, 메모리 구조(200, 300, 500)의 어레이를 포함할 수 있는 메모리 디바이스가 제공된다. 일부 실시예에서, 메모리 디바이스는 기판(100) 위에 서로 적층된 다중 메모리 구조(200, 300, 500) 어레이를 포함할 수 있다.
도 8은 본 개시의 다양한 실시예에 따른, 메모리 구조(300, 500)를 형성하는 방법을 예시하는 흐름도이다. 도 8 및 도 2a 내지 도 5i를 참조하면, 단계 801에서, 제1 유전체층(102)에 제1 및 제2 워드 라인(120A, 120B)을 형성할 수 있다. 예를 들어, 워드 라인(120A, 120B)을 제1 유전체층(102)에 형성된 트렌치(103A, 103B)에 형성할 수 있다.
단계 802에서, 하이-k 유전체 층(104)을 제1 유전체 층(102) 상에 성막할 수 있다. 하이-k 유전체층(104)은 워드 라인(120A, 120B)을 덮을 수 있다. 그 후, 하이-k 유전체 층(104) 상에 채널 층(140)을 성막할 수 있다.
단계(803)에서 제2 유전체 층(106)을 채널 층(140) 상에 성막할 수 있다. 단계 804에서, 소스 전극(122A, 122B) 및 하나 또는 두 개의 드레인 전극(124)을 제2 유전체 층(106)에 형성할 수 있다. 특히, 전극(122A, 122B, 124)을 제2 유전체층(106)에 형성된 트렌치(105A, 105B, 107A, 107B)에 형성할 수 있다. 2 개의 드레인 전극(124)이 형성되는 경우, 단계 805는 드레인 전극(124)을 전기적으로 연결하는 전기 콘택트(152)를 형성하는 것을 포함할 수 있다.
단계 805에서, 드레인 전극(124) 또는 전기적 콘택트(152) 상에 메모리 셀(150)을 형성할 수 있다. 메모리 셀(150)은 FTJ 셀, MRAM 셀, RRAM 셀, FeRAM 셀, PCRAM 셀 등을 포함할 수 있다.
단계 806에서, 제3 유전체 층(108)을 제2 유전체 층(106) 상에 성막할 수 있다. 특히, 제3 유전체 층(108)은 메모리 셀(150)을 덮을 수 있다.
단계 807에서, 제3 유전체 층(108)에 비아 콘택트(126, 128)를 형성할 수 있다. 특히, 비아 콘택트(126, 128)를 제3 유전체 층(108)에 형성된 비아 채널(109, 111)에 형성할 수 있다.
단계 808에서, 제4 유전체 층(110)을 제2 유전체 층(108) 상에 성막할 수 있다. 제4 유전체층(110)은 비아 콘택트(126, 128)를 덮을 수 있다.
단계 809에서, 소스 라인(130) 및 비트 라인(132)을 제4 유전체 층(110)에 형성할 수 있다. 예를 들어, 소스 라인(130)을 소스 채널(113)에 형성하고, 비트 라인(132)을 제4 유전체층(110)에 형성된 비트 트렌치(115)에 형성할 수 있다.
다양한 실시예에서, 트랜지스터(210, 310, 410)의 드레인 전극(124)에 연결된 메모리 셀(150)을 포함하는 메모리 구조가 제공된다. 트랜지스터(210, 310, 410)는 제1 및 제2 채널 영역(140C1, 140C2) 사이에 배치된 공통 드레인 영역(140D)을 포함하는 채널 층(140)을 포함할 수 있다. 트랜지스터(210, 310, 410)는 채널 영역(140C1, 140C2)을 통해 공통 드레인 영역(140D)으로 흐르는 전류 흐름을 제어하는 게이트 전극(120A, 120B, 121A, 121B)을 포함할 수 있다. 따라서, 메모리 구조는 개선된 임계 전압 제어 및 메모리 셀(150)에 대한 더 높은 전류 흐름을 제공할 수 있다.
다양한 실시예는 제1 워드라인(120A)과, 제2 워드라인(120B)과, 상기 제1 워드 라인(120A) 및 상기 제2 워드 라인(120B) 상에 배치되는 하이-k 유전체 층(104)과, 상기 하이-k 유전체 층(104) 상에 배치되고 반도체 재료를 포함하는 채널 층(140)과, 상기 채널 층과 전기적으로 접촉하는 제1 소스 전극(122A) 및 제2 소스 전극(122B)과, 상기 제1 소스 전극(122A)과 상기 제2 소스 전극(122B)사이의 채널 층(140) 상에 배치된 제1 드레인 전극(124)과, 상기 제1 드레인 전극(124)에 전기적으로 연결된 메모리 셀(150)과, 상기 메모리 셀(150)에 전기적으로 연결된 비트 라인(132)을 포함하는 것인 메모리 구조를 제공한다.
다양한 실시예는 제1 워드라인(120A)과, 제2 워드라인(120B)과, 상기 제1 워드 라인(120A) 및 상기 제2 워드 라인(120B) 상에 배치되는 하이-k 유전체 층(104)과, 상기 하이-k 유전체 층(104) 상에 배치되고 반도체 재료를 포함하는 채널 층(140)과, 상기 채널 층(140)과 전기적으로 접촉하는 제1 소스 전극(122A) 및 제2 소스 전극(122B)과, 상기 채널 층(140)의 제1 채널 영역(140C1) 및 상기 제1 워드 라인(120A)과 중첩되는 제1 상부 게이트 전극과, 상기 채널 층(140)의 제2 채널 영역(140C2) 및 상기 제2 워드 라인(120B)과 중첩되는 제2 상부 게이트 전극(121B)과; 상기 제1 소스 전극(122A) 과 상기 제2 소스 전극(122B) 사이에 배치되고 상기 채널 층(140)의 드레인 영역(140D)과 전기적으로 접촉하는 제1 드레인 전극(124)과, 상기 제1 드레인 전극(124)에 전기적으로 연결된 메모리 셀(150)과, 상기 메모리 셀(150)에 전기적으로 연결된 비트 라인(132)을 포함하는 것인 메모리 구조를 제공한다.
다양한 실시예는 반도체 구조를 형성하는 방법으로서, 기판 상에 제1 및 제2 워드 라인(120A, 120B)을 형성하는 단계와; 상기 제1 및 제2 워드 라인(120A, 120B) 상에 하이-k 층(104)을 성막하는 단계와, 반도체 재료를 포함하는 채널 층(140)을 상기 하이-k 층(104) 상에 성막하는 단계와, 상기 채널 층(140)의 제1 소스 영역(140S1) 및 제2 소스 영역(140S2)과 각각 전기적으로 접촉하는 제1 및 제2 소스 전극(122A, 122B)을 형성하는 단계와, 상기 제1 소스 영역(140S1)과 상기 제2 소스 영역(140S2) 사이에 배치되는 상기 채널 층(140)의 드레인 영역(140D)과 전기적으로 접촉하는 제1 드레인 전극(124)을 형성하는 단계와, 상기 제1 워드 라인(120A) 및 상기 제2 워드 라인(120B 및 상기 채널 층(140)의 제1 채널 영역(140C1) 및 상기 제2 채널 영역(140C2)과 각각 중첩되는 제1 상부 게이트 전극(121A) 및 제2 상부 게이트 전극(121B)을 형성하는 단계와, 상기 제1 드레인 전극(124)과 전기적으로 접촉하는 메모리 셀(150)을 형성하는 단계;를 포함하는 것인 방법을 제공한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇 가지 실시예의 특징의 개요를 서술한 것이다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 개시에 대한 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
[실시예 1]
메모리 구조로서,
제1 워드라인;
제2 워드라인;
상기 제1 워드 라인 및 상기 제2 워드 라인 상에 배치되는 하이-k 유전체 층;
상기 하이-k 유전체 층 상에 배치되고 반도체 재료를 포함하는 채널 층;
제1 소스 전극 및 제2 소스 전극으로서, 각각 상기 채널 층과 전기적으로 접촉하는 상기 제1 소스 전극 및 상기 제2 소스 전극;
상기 제1 소스 전극과 상기 제2 소스 전극 사이의 상기 채널 층 상에 배치된 제1 드레인 전극;
상기 제1 드레인 전극에 전기적으로 연결된 메모리 셀; 및
상기 메모리 셀에 전기적으로 연결된 비트 라인
을 포함하는, 메모리 구조.
[실시예 2]
실시예 1에 있어서,
상기 제1 워드 라인은 상기 채널 층의 제1 채널 영역과 중첩되고,
상기 제2 워드 라인은 상기 채널 층의 제2 채널 영역과 중첩되며,
상기 제1 드레인 전극은 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되는 상기 채널 층의 드레인 영역과 중첩되는 것인, 메모리 구조.
[실시예 3]
실시예 1에 있어서,
상기 채널 층은 산화물 반도체 재료를 포함하는 것인, 메모리 구조.
[실시예 4]
실시예 1에 있어서,
상기 메모리 셀은 자기 터널 접합(magnetic tunnel junction; MTJ) 메모리 셀, 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀, 저항 랜덤 액세스 메모리(resistive random-access memory; RRAM) 셀, 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 셀, 또는 상변화 랜덤 액세스 메모리(phase-change random-access memory; PCRAM) 셀을 포함하는 것인, 메모리 구조.
[실시예 5]
실시예 1에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 하이-k 유전체 층 아래에 배치된 제1 유전체 층에 매립되고,
상기 제1 소스 전극, 상기 제2 소스 전극 및 상기 제1 드레인 전극은 상기 채널 층 위에 배치된 제2 유전체 층에 매립되며,
상기 메모리 셀은 상기 제2 유전체 층 위에 배치된 제3 유전체 층에 매립되고,
제1 소스 라인, 제2 소스 라인 및 상기 비트 라인은 상기 제3 유전체 층 상에 배치된 제4 유전체 층에 매립되는 것인, 메모리 구조.
[실시예 6]
실시예 5에 있어서,
상기 제3 유전체 층을 통해 연장되고 상기 제1 소스 전극을 상기 제1 소스 라인에 전기적으로 연결하고, 상기 제2 소스 전극을 상기 제2 소스 라인에 전기적으로 연결하며, 상기 메모리 셀을 상기 비트 라인에 전기적으로 연결하는 비아 접속부를 더 포함하는, 메모리 구조.
[실시예 7]
실시예 1에 있어서,
상기 채널 층 및 상기 제1 워드 라인과 중첩되는 제1 상부 게이트 전극; 및
상기 채널 층 및 상기 제2 워드 라인과 중첩되는 제2 상부 게이트 전극
을 더 포함하는, 메모리 구조.
[실시예 8]
실시예 7에 있어서,
상기 제1 상부 게이트 전극은 상기 제1 워드 라인에 전기적으로 연결되고,
상기 제2 상부 게이트 전극은 상기 제2 워드 라인에 전기적으로 연결되는 것인, 메모리 구조.
[실시예 9]
실시예 7에 있어서,
상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극은 유전체 층에 의해 상기 채널 층, 상기 제1 소스 전극, 상기 제2 소스 전극 및 상기 제1 드레인 전극으로부터 전기적으로 절연되는 것인, 메모리 구조.
[실시예 10]
실시예 9에 있어서,
상기 유전체 층은 하이-k 유전체 재료를 포함하는 것인, 메모리 구조.
[실시예 11]
실시예 7에 있어서,
상기 제1 소스 전극과 상기 제2 소스 전극 사이의 상기 채널 층 상에 배치된 제2 드레인 전극; 및
상기 제1 드레인 전극과 상기 제2 드레인 전극을 전기적으로 연결시키는 전기 콘택트
를 더 포함하는, 메모리 구조.
[실시예 12]
실시예 11에 있어서,
상기 전기 콘택트는 상기 제1 드레인 전극과 상기 제2 드레인 전극을 상기 메모리 셀에 전기적으로 연결하는 것인, 메모리 구조.
[실시예 13]
메모리 구조로서,
제1 워드라인;
제2 워드라인;
상기 제1 워드 라인 및 상기 제2 워드 라인 상에 배치되는 하이-k 유전체 층;
상기 하이-k 유전체 층 상에 배치되고 반도체 재료를 포함하는 채널 층;
상기 채널 층과 전기적으로 접촉하는 제1 소스 전극 및 제2 소스 전극;
상기 채널 층의 제1 채널 영역 및 상기 제1 워드 라인과 중첩되는 제1 상부 게이트 전극;
상기 채널 층의 제2 채널 영역 및 상기 제2 워드 라인과 중첩되는 제2 상부 게이트 전극;
상기 제1 소스 전극과 상기 제2 소스 전극 사이에 배치되고 상기 채널 층의 드레인 영역과 전기적으로 접촉하는 제1 드레인 전극;
상기 제1 드레인 전극에 전기적으로 연결된 메모리 셀; 및
상기 메모리 셀에 전기적으로 연결된 비트 라인
을 포함하는, 메모리 구조.
[실시예 14]
실시예 13에 있어서,
상기 드레인 영역은 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되는 것인, 메모리 구조.
[실시예 15]
실시예 13에 있어서,
상기 드레인 영역은 상기 제1 채널 영역과 상기 제2 채널 영역 모두로부터 전류를 받도록 구성되는 것인, 메모리 구조.
[실시예 16]
실시예 13에 있어서,
상기 채널 층, 상기 제1 소스 전극, 상기 제2 소스 전극 및 상기 제1 드레인 전극으로부터 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극을 전기적으로 절연하도록 구성된 하이-k 유전체 층을 더 포함하는, 메모리 구조.
[실시예 17]
실시예 13에 있어서,
상기 제1 소스 전극에 전기적으로 연결된 소스 라인; 및
상기 제2 소스 전극에 전기적으로 연결된 소스 라인
을 더 포함하는, 메모리 구조.
[실시예 18]
실시예 13에 있어서,
상기 제1 소스 전극과 상기 제2 소스 전극 사이의 상기 채널 층 상에 배치된 제2 드레인 전극; 및
상기 제1 드레인 전극과 상기 제2 드레인 전극을 전기적으로 연결시키는 전기 콘택트
를 더 포함하는, 메모리 구조.
[실시예 19]
메모리 구조를 형성하는 방법으로서,
기판 상에 제1 워드 라인 및 제2 워드 라인을 형성하는 단계;
상기 제1 워드 라인 및 상기 제2 워드 라인 상에 하이-k 층을 성막하는 단계;
반도체 재료를 포함하는 채널 층을 상기 하이-k 층 상에 성막하는 단계;
상기 채널 층의 제1 소스 영역 및 제2 소스 영역과 각각 전기적으로 접촉하는 제1 소스 전극 및 제2 소스 전극을 형성하는 단계;
상기 제1 소스 영역과 상기 제2 소스 영역 사이에 배치되는 상기 채널 층의 드레인 영역과 전기적으로 접촉하는 제1 드레인 전극을 형성하는 단계;
상기 제1 워드 라인 및 상기 제2 워드 라인 및 상기 채널 층의 제1 채널 영역 및 제2 채널 영역과 각각 중첩되는 제1 상부 게이트 전극 및 제2 상부 게이트 전극을 형성하는 단계; 및
상기 제1 드레인 전극과 전기적으로 접촉하는 메모리 셀을 형성하는 단계
를 포함하는, 방법.
[실시예 20]
실시예 19에 있어서,
상기 드레인 영역과 전기적으로 접촉하는 제2 드레인 전극을 형성하는 단계; 및
상기 제1 드레인 전극과 상기 제2 드레인 전극을 상기 메모리 셀에 전기적으로 연결하는 콘택트를 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 메모리 구조로서,
    트랜지스터를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되고 전기적으로 연결된 제1 상부 게이트 전극과 제1 하부 게이트 전극을 포함하는 제1 워드 라인;
    상기 반도체 기판 상에 배치되고 전기적으로 연결된 제2 상부 게이트 전극과 제2 하부 게이트 전극을 포함하는 제2 워드 라인;
    상기 반도체 기판, 상기 제1 하부 게이트 전극, 및 상기 제2 하부 게이트 전극 상에 배치되는 하이-k 유전체 층;
    상기 하이-k 유전체 층 상에 그리고 상기 제1 상부 게이트 전극과 상기 제2 상부 게이트 전극 아래에 배치되고, 산화물 반도체 박막 트랜지스터 재료, 및 상기 하이-k 유전체 층과 직접 접촉하는 드레인 영역을 포함하는 채널 층;
    제1 소스 전극 및 제2 소스 전극으로서, 각각이 상기 채널 층과 전기적으로 접촉하는 상기 제1 소스 전극 및 상기 제2 소스 전극;
    상기 제1 소스 전극과 상기 제2 소스 전극 사이의, 상기 채널 층의 상기 드레인 영역 상에 배치된 제1 드레인 전극;
    상부 전극 및 하부 전극을 포함하는 메모리 셀 - 상기 하부 전극의 하부면은 상기 제1 드레인 전극의 상부면과 직접 접촉하고 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극의 상부면과 동일한 평면 상에 있음 -; 및
    상기 메모리 셀의 상부 전극에 전기적으로 연결된 비트 라인;
    을 포함하고,
    상기 제1 드레인 전극의 상기 상부면은 상기 하부 전극의 상기 하부면보다 넓고,
    상기 제1 워드 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 및 상기 채널 층의 제1 부분은 제1 박막 트랜지스터(TFT)를 형성하고, 상기 제2 워드 라인, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 채널 층의 제2 부분은 제2 TFT를 형성하고,
    상기 제1 TFT 및 상기 제2 TFT는 상기 제1 소스 전극 및 상기 제2 소스 전극으로부터 상기 메모리 셀로의 전류 흐름을 선택적으로 제어하도록 각각 구성되어, 상기 메모리 셀을 선택했을 때 전류가 상기 제1 TFT 및 상기 제2 TFT 중 양쪽 모두로부터 상기 메모리 셀로 동시에 제공되는 것인, 메모리 구조.
  2. 제1항에 있어서,
    상기 제1 워드 라인은 상기 채널 층의 제1 채널 영역과 중첩되고,
    상기 제2 워드 라인은 상기 채널 층의 제2 채널 영역과 중첩되며,
    상기 제1 드레인 전극은, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되는 상기 채널 층의 드레인 영역과 전기적으로 접촉하는 것인, 메모리 구조.
  3. 제1항에 있어서, 상기 산화물 반도체 박막 트랜지스터 재료는 인듐 산화물, 갈륨 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 인듐 텅스텡 산화믈 또는 인듐 갈륨 아연 산화물 중에서 선택되는 것인, 메모리 구조.
  4. 제1항에 있어서,
    상기 메모리 셀은 자기 터널 접합(magnetic tunnel junction; MTJ) 메모리 셀, 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀, 저항 랜덤 액세스 메모리(resistive random-access memory; RRAM) 셀, 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 셀, 또는 상변화 랜덤 액세스 메모리(phase-change random-access memory; PCRAM) 셀을 포함하는 것인, 메모리 구조.
  5. 제1항에 있어서,
    상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 상기 하이-k 유전체 층 아래에 배치된 제1 유전체 층에 매립되고,
    상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 상부 게이트 전극, 상기 제2 상부 게이트 전극, 및 상기 제1 드레인 전극은 상기 채널 층 위에 배치된 제2 유전체 층에 매립되며,
    상기 메모리 셀은 상기 제2 유전체 층 위에 배치된 제3 유전체 층에 매립되고,
    제1 소스 라인, 제2 소스 라인 및 상기 비트 라인은 상기 제3 유전체 층 상에 배치된 제4 유전체 층에 매립되는 것인, 메모리 구조.
  6. 제5항에 있어서,
    상기 제3 유전체 층을 통해 연장되고 상기 제1 소스 전극을 상기 제1 소스 라인에 전기적으로 연결하고, 상기 제2 소스 전극을 상기 제2 소스 라인에 전기적으로 연결하며, 상기 메모리 셀을 상기 비트 라인에 전기적으로 연결하는 비아 접속부를 더 포함하는, 메모리 구조.
  7. 제1항에 있어서, 상기 제1 상부 게이트 전극 및 제2 상부 게이트 전극은, 유전체 재료에 의해, 상기 채널 층, 상기 제1 소스 전극, 상기 제2 소스 전극, 및 상기 제1 드레인 전극으로부터 전기적으로 절연되는 것인, 메모리 구조.
  8. 제7항에 있어서, 상기 유전체 층은 하이-k 유전체 재료를 포함하는 것인, 메모리 구조.
  9. 메모리 구조로서,
    트랜지스터를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되고 전기적으로 연결된 제1 상부 게이트 전극과 제1 하부 게이트 전극을 포함하는 제1 워드 라인;
    상기 반도체 기판 상에 배치되고 전기적으로 연결된 제2 상부 게이트 전극과 제2 하부 게이트 전극을 포함하는 제2 워드 라인;
    상기 반도체 기판, 상기 제1 워드 라인, 및 상기 제2 워드 라인 상에 배치되는 하이-k 유전체 층;
    상기 하이-k 유전체 층 상에 배치되고, 산화물 반도체 박막 트랜지스터 재료, 상기 제1 워드 라인과 중첩되는 제1 채널 영역, 상기 제2 워드 라인과 중첩되는 제2 채널 영역, 및 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되는 드레인 영역을 포함하는 채널 층 - 상기 제1 채널 영역, 상기 제2 채널 영역, 및 상기 드레인 영역은 상기 하이-k 유전체 층과 직접 접촉함 -;
    상기 채널 층과 전기적으로 접촉하는 제1 소스 전극 및 제2 소스 전극;
    상기 제1 소스 전극과 상기 제2 소스 전극 사이에 배치되고 상기 채널 층의 상기 드레인 영역과 전기적으로 접촉하는 제1 드레인 전극;
    상부 전극 및 하부 전극을 포함하는 메모리 셀 - 상기 하부 전극의 하부면은 상기 제1 드레인 전극의 상부면과 직접 접촉하고 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극의 상부면과 동일한 평면 상에 있음 -; 및
    상기 메모리 셀의 상기 상부 전극에 전기적으로 연결된 비트 라인;
    을 포함하고,
    상기 제1 드레인 전극의 상기 상부면은 상기 하부 전극의 상기 하부면보다 넓고,
    상기 제1 워드 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 및 상기 제1 채널 영역은 제1 박막 트랜지스터(TFT)를 형성하고, 상기 제2 워드 라인, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 채널 영역은 제2 TFT를 형성하고,
    상기 제1 TFT 및 상기 제2 TFT는 상기 제1 소스 전극 및 상기 제2 소스 전극으로부터 상기 메모리 셀로의 전류 흐름을 선택적으로 제어하도록 각각 구성되어, 상기 메모리 셀을 선택했을 때 전류가 상기 제1 TFT 및 상기 제2 TFT 중 양쪽 모두로부터 상기 메모리 셀로 동시에 제공되는 것인, 메모리 구조.
  10. 메모리 구조를 형성하는 방법으로서,
    트랜지스터를 포함하는 반도체 기판 상에 제1 워드 라인의 제1 하부 게이트 전극 및 제2 워드 라인의 제2 하부 게이트 전극을 형성하는 단계;
    상기 반도체 기판, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극 상에 하이-k 층을 성막하는 단계;
    산화물 반도체 박막 트랜지스터 재료를 상기 하이-k 층 상에 성막하여 상기 하이-k 층과 직접 접촉하는 드레인 영역을 포함하는 채널 층을 형성하는 단계;
    상기 채널 층의 제1 소스 영역 및 제2 소스 영역과 각각 전기적으로 접촉하는 제1 소스 전극 및 제2 소스 전극을 형성하는 단계;
    상기 제1 소스 영역과 상기 제2 소스 영역 사이에 배치되는 상기 채널 층의 상기 드레인 영역과 전기적으로 접촉하는 제1 드레인 전극을 형성하는 단계;
    상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극, 및 상기 채널 층의 제1 채널 영역 및 제2 채널 영역과 각각 중첩되는 상기 제1 워드 라인의 제1 상부 게이트 전극 및 상기 제2 워드 라인의 제2 상부 게이트 전극을 형성하는 단계;
    상기 제1 드레인 전극 상에 직접 배치되는 하부 전극 층, 상기 제1 상부 게이트 전극, 상기 하부 전극 층 상에 배치되는 메모리 재료 층, 및 상기 메모리 재료 층 상에 배치된 상부 전극 층을 포함하는 메모리 스택을 성막하는 단계;
    상기 메모리 스택을 패터닝하여 상부 전극 및 하부 전극을 포함하는 메모리 셀을 형성하는 단계 - 상기 하부 전극의 하부면은 상기 제1 드레인 전극의 상부면과 직접 접촉하고 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극의 상부면과 동일한 평면 상에 있음 -; 및
    상기 메모리 셀의 상기 상부 전극에 전기적으로 연결된 비트 라인을 형성하는 단계
    를 포함하고,
    상기 제1 드레인 전극의 상기 상부면은 상기 하부 전극의 상기 하부면보다 넓고,
    상기 제1 워드 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 및 상기 채널 층의 제1 부분은 제1 박막 트랜지스터(TFT)를 형성하고, 상기 제2 워드 라인, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 채널 층의 제2 부분은 제2 TFT를 형성하고,
    상기 제1 TFT 및 상기 제2 TFT는 상기 제1 소스 전극 및 상기 제2 소스 전극으로부터 상기 메모리 셀로의 전류 흐름을 선택적으로 제어하도록 각각 구성되어, 상기 메모리 셀을 선택했을 때 전류가 상기 제1 TFT 및 상기 제2 TFT 중 양쪽 모두로부터 상기 메모리 셀로 동시에 제공되는 것인, 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569250B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory device using back-end-of-line (BEOL) thin film access transistors and methods for forming the same
US11856751B2 (en) * 2021-03-12 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Drain sharing for memory cell thin film access transistors and methods for forming the same
US11968840B2 (en) * 2021-04-09 2024-04-23 Taiwan Semiconductor Manufacturing Company Limited Tri-gate transistor and methods for forming the same
US20230240063A1 (en) * 2022-01-26 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
KR20230120426A (ko) * 2022-02-09 2023-08-17 삼성전자주식회사 반도체 장치
US12309990B2 (en) 2022-03-15 2025-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Data backup unit for static random-access memory device
US20230309325A1 (en) * 2022-03-22 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical 1t1r structure for embedded memory
US12080751B2 (en) 2022-05-12 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20230397511A1 (en) * 2022-06-01 2023-12-07 Taiwan Semiconductor Manufacturing Company Limited Planarization-less phase change material switch
CN115360211B (zh) * 2022-08-04 2024-10-15 华中科技大学 忆阻器单元与cmos电路的后端集成结构及其制备方法
US12324365B2 (en) * 2022-12-02 2025-06-03 International Business Machines Corporation Proximity heater to lower RRAM forming voltage

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
US6532165B1 (en) * 1999-05-31 2003-03-11 Sony Corporation Nonvolatile semiconductor memory and driving method thereof
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
CN1309077C (zh) 2001-11-05 2007-04-04 佐伊科比株式会社 使用低介电常数材料膜的半导体器件及其制造方法
JP2003243621A (ja) * 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP2005268288A (ja) * 2004-03-16 2005-09-29 Toshiba Corp 半導体装置及びその製造方法
US7462521B2 (en) * 2004-11-29 2008-12-09 Walker Andrew J Dual-gate device and method
DE102005017534A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
US20070040202A1 (en) * 2005-08-18 2007-02-22 Infineon Technologies Ag Semiconductor memory cell array having self-aligned recessed gate MOS transistors and method for forming the same
JP4617227B2 (ja) * 2005-09-01 2011-01-19 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法
KR100669558B1 (ko) * 2005-10-13 2007-01-16 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
US7932547B2 (en) * 2006-07-27 2011-04-26 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device using silicon substrate, method for manufacturing the same, and refresh method thereof
US8247855B2 (en) * 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
US7898009B2 (en) * 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US7973364B2 (en) * 2008-02-27 2011-07-05 Globalfoundries Inc. Method for forming a one-transistor memory cell and related structure
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8238145B2 (en) 2009-04-08 2012-08-07 Avalanche Technology, Inc. Shared transistor in a spin-torque transfer magnetic random access memory (STTMRAM) cell
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9548348B2 (en) * 2013-06-27 2017-01-17 Cypress Semiconductor Corporation Methods of fabricating an F-RAM
US9653487B2 (en) * 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
JP6635670B2 (ja) * 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
US9443978B2 (en) * 2014-07-14 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device having gate-all-around transistor and method of manufacturing the same
JP6833315B2 (ja) * 2014-12-10 2021-02-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US20170221899A1 (en) * 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
TWI608607B (zh) 2017-06-23 2017-12-11 國立臺灣師範大學 採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移率場效電晶體及其製造方法
WO2019021098A1 (en) * 2017-07-26 2019-01-31 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JPWO2019048987A1 (ja) * 2017-09-06 2020-10-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019049013A1 (ja) * 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 半導体装置
CN111052379B (zh) * 2017-09-29 2025-07-18 英特尔公司 带有后端晶体管的铁电电容器
US10438962B2 (en) 2017-12-27 2019-10-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
WO2019132895A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Air gap for thin film transistors
US10686011B2 (en) 2018-03-01 2020-06-16 United Microelectronics Corp. Semiconductor device integrated with memory device and fabrication method thereof
US11011642B2 (en) * 2018-06-19 2021-05-18 Ohio University Ambipolar field-effect device using engineered work-functions

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