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KR101147481B1 - 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 - Google Patents

적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 Download PDF

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KR101147481B1
KR101147481B1 KR1020100123658A KR20100123658A KR101147481B1 KR 101147481 B1 KR101147481 B1 KR 101147481B1 KR 1020100123658 A KR1020100123658 A KR 1020100123658A KR 20100123658 A KR20100123658 A KR 20100123658A KR 101147481 B1 KR101147481 B1 KR 101147481B1
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KR
South Korea
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semiconductor material
bit line
memory array
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insulating film
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Inventor
박병국
조성재
Original Assignee
서울대학교산학협력단
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Abstract

본 발명은 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 더욱 상세하게는 단위 메모리 어레이마다 공통 비트라인을 사이에 두고 상하 양측으로 대칭되게 PN 접합을 이루며 상, 하부 워드라인이 수직 적층됨으로써, 단위 메모리 어레이 적층 수를 n이라 할 때 2n의 어레이 적층 효과가 있고, 비트라인을 순차적으로 선택하며 선택된 비트라인과 상, 하로 연결된 메모리 셀 들을 동시에 프로그램하고 동시에 읽을 수 있어 빠른 동작이 가능한 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것이다.

Description

적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법{ONE-TIME PROGRAMMABLE NONVOLATILE MEMORY ARRAY HAVING VERTICALLY STACKED STRUCTURE AND METHOD FOR OPERATING AND FABRICATING THE SAME}
본 발명은 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 더욱 상세하게는 수직 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것이다.
시간이 지남에 따라, 공정기술의 발전에 힘입은 소자의 축소, 3차원 구조의 소자 개발, 적층 구조의 어레이 개발 등을 통하여 메모리의 집적도가 계속적으로 향상되고 있으며, 이제는 테라 레벨(10의 12승)을 넘어 페타 레벨(10의 15승)의 집적까지 전망하고 있는 상황이다.
고집적을 위해서는 플로팅 게이트(floating gate) 구조보다는 전하 포획(charge trap)을 기본 메카니즘으로 하는 플래시 메모리 소자가 유리하다.
그러나, 후자의 경우 소자의 크기가 점점 극소화됨에 따라 전하 보유 능력(retention) 및 반복적인 쓰기 읽기 지우기 등의 동작 후 오류에 대한 강인성(endurance) 등과 관련한 신뢰성 문제가 대두 되고 있다.
특히, 전하를 저장부에 넣고 빼는 방법으로 동작시키는 기존 메모리 소자의 경우에는 우주선 등의 영향을 받을 수밖에 없어 군사나 우주개발 분야에는 전혀 사용할 수 없는 문제점이 있다.
따라서, 한번의 프로그램만 허용되더라도 고집적이 가능하면서 시간이 아무리 흘러도 프로그램 상태가 변하지 않고(retention이 강하고), 반복적인 읽기를 하더라도 오류가 발생하지 않으며(endurance에도 강하며), 우주선 등의 영향을 받지 않는 새로운 비휘발성 메모리 소자가 요구되고 있다.
상기 종래 기술적 과제를 해결하고자, 전하 포획을 위한 유전물질을 사용하지 않으며 MOSFET이 아닌 MIS 구조 기반의 새로운 메모리 소자를 제안하여, 각 비트라인 상하 양측으로 2개의 워드라인이 교차되도록 수직 적층시키며, 교차되는 각 워드라인과 비트라인 사이에는 PN 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합의 성질을 이용하여 읽기하는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법을 제공하는 것은 본 발명의 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 각 태양별 대표적인 과제 해결 수단은 다음과 같다.
먼저, 본 발명에 의한 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이는 소정의 기판 상에 수평으로 일정 거리 이격되며 제 1 전도성 물질로 형성된 하나 이상의 비트라인과; 상기 각 비트라인을 사이에 두고 상하 양측에서 상기 각 비트라인과 교차하며 상, 하부 워드라인으로 수직 적층되고, 상기 비트라인 방향으로 일정 거리 이격되며 제 2 전도성 물질로 형성된 복수개의 워드라인들을 포함하여 단위 메모리 어레이를 구성하되, 상기 단위 메모리 어레이에서 서로 교차하는 상기 각 비트라인과 상기 상부 워드라인 사이 및 상기 각 비트라인과 상기 하부 워드라인 사이에는 상기 각 비트라인을 중심으로 상, 하 대칭적으로, 상기 각 워드라인과 접하며 절연막이 형성되고, 상기 절연막과 상기 각 비트라인 사이에 PN 접합을 이루도록 2 이상의 반도체 물질층들이 개재된 것을 특징으로 한다.
그리고, 본 발명에 의한 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법은 상기 단위 메모리 어레이를 구성하는 상기 하나 이상의 비트라인 중 어느 하나로 선택된 비트라인에는 접지(GND)를, 상기 선택된 비트라인과 상, 하부에서 교차하는 상기 복수개의 워드라인들 중 쓰고자 하는 특정 메모리 셀 들을 지나가는 하나 이상의 선택된 워드라인들에는 상기 절연막이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고, 비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 프로그램 전압과 접지 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가하여, 상기 선택된 비트라인과 상, 하로 연결된 하나 이상의 메모리 셀을 동시에 프로그램시키는 것을 특징으로 한다.
그리고, 본 발명에 의한 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법은 준비된 기판 상에 제 1 전도성 물질층, 절연막 및 극성이 서로 다른 2개의 제 1 반도체 물질층들을 순차 적층 형성하고 식각하여 제 1 방향으로 하부 워드라인, 상기 하부 워드라인 상의 제 1 절연막 및 제 1 PN 접합 반도체 물질층들을 형성하는 제 1 단계와; 상기 제 1 PN 접합 반도체 물질층들을 더 식각하여 제 2 방향으로 하측 수직 다이오드를 형성하는 제 2 단계와; 상기 기판 전면에 층간 절연막을 증착하고 평탄화하여 상기 하측 수직 다이오드의 상부가 드러나도록 하는 제 3 단계와; 상기 기판 전면에 제 2 전도성 물질층 및 극성이 서로 다른 2개의 제 2 반도체 물질층들을 순차 적층 형성하고 식각하여 상기 제 2 방향으로 공통 비트라인, 상기 공통 비트라인 상의 제 2 PN 접합 반도체 물질층들을 형성하는 제 4 단계와; 상기 제 2 PN 접합 반도체 물질층들을 더 식각하여 상기 제 1 방향으로 상측 수직 다이오드를 형성하는 제 5 단계와; 상기 기판 전면에 층간 절연막을 다시 증착하고 평탄화하여 상기 상측 수직 다이오드의 상부가 드러나도록 하는 제 6 단계와; 상기 기판 전면에 상기 절연막 및 상기 제 1 전도성 물질층을 다시 순차 적층 형성하고 식각하여 상기 제 1 방향으로 상부 워드라인, 상기 상부 워드라인 밑의 제 2 절연막을 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의하면, 단위 메모리 어레이마다 공통 비트라인을 사이에 두고 상하 양측으로 상, 하부 워드라인이 비트라인과 교차하며 수직 적층 됨으로써, 단위 메모리 어레이 적층 수를 n이라 할 때 2n의 어레이 적층 효과가 있어, 고집적이 얼마든지 가능하고, 비트라인을 순차적으로 선택하며 선택된 비트라인과 상, 하로 연결된 메모리 셀 들을 동시에 프로그램하고 동시에 읽을 수 있어 빠른 동작이 가능하며, 기존의 증착 및 식각 장비 등을 이용하여도 단위 메모리 어레이를 수직으로 반복 적층 할 수 있으므로 별도의 장비를 개발할 필요가 없는 장점이 있다.
도 1은 본 발명의 비휘발성 메모리 어레이에 관한 일 실시예에 따른 단위 메모리 어레이의 일부 구조를 개념적으로 보여주는 사시도이다.
도 2 내지 도 12는 본 발명의 비휘발성 메모리 어레이 제조방법에 관한 일 실시예에 따른 제조공정을 보여주는 공정 사시도이다.
도 13 및 도 14는 각각 본 발명의 비휘발성 메모리 어레이 동작방법에 관한 일 실시예로 비트라인을 순차적으로 선택하며 단위 메모리 어레이의 상층에 형성된 메모리 셀 들을 프로그램시킬 수 있음으로 보여주는 레이아웃과 이에 따른 바이어스 인가 테이블이다.
도 15 및 도 16은 각각 본 발명의 비휘발성 메모리 어레이 동작방법에 관한 다른 실시예로 비트라인을 순차적으로 선택하며 단위 메모리 어레이의 상층 및 하층에 형성된 메모리 셀 들을 동시에 프로그램시킬 수 있음으로 보여주는 레이아웃과 이에 따른 바이어스 인가 테이블이다.
도 17은 본 발명의 비휘발성 메모리 어레이 동작방법에 관한 또 다른 실시예로 비트라인을 순차적으로 선택하며 선택된 비트라인의 상, 하로 연결된 메모리 셀 들을 동시에 읽을 수 있음으로 보여주는 단위 메모리 어레이의 요부 단면도이다.
도 18은 도 17의 동작을 설명하기 위한 PN 접합에서 순방향 바이어스가 인가될 때의 에너지 밴드도이다.
도 19는 도 17의 동작을 설명하기 위한 PN 접합에서 역방향 바이어스가 인가될 때의 에너지 밴드도이다.
도 20은 도 17의 동작을 설명하기 위한 PN 접합에서의 개략적인 전류-전압 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[메모리 어레이 구조에 관한 실시예 ]
본 발명의 일 실시예에 의한 메모리 어레이는 기본적으로, 도 1과 같이, 소정의 기판(10) 상에 수평으로 일정 거리 이격되며 제 1 전도성 물질로 형성된 하나 이상의 비트라인(82)과; 상기 각 비트라인을 사이에 두고 상하 양측에서 상기 각 비트라인과 교차하며 상, 하부 워드라인으로 수직 적층되고, 상기 비트라인 방향으로 일정 거리 이격되며 제 2 전도성 물질로 형성된 복수개의 워드라인들(32, 33)을 포함하여 단위 메모리 어레이를 구성하되, 상기 단위 메모리 어레이에서 서로 교차하는 상기 각 비트라인(82)과 상기 상부 워드라인(33) 사이 및 상기 각 비트라인(82)과 상기 하부 워드라인(32) 사이에는 상기 각 비트라인(82)을 중심으로 상, 하 대칭적으로, 상기 각 워드라인(32)(33)과 접하며 절연막(42)(43)이 형성되고, 상기 절연막과 상기 각 비트라인 사이에 PN 접합을 이루도록 2 이상의 반도체 물질층들(53, 63)(54, 64)이 개재된 것을 특징으로 한다.
여기서, 상기 제 1, 2 전도성 물질은 각각 비트라인(82) 및 상, 하부 워드라인(32, 33)을 형성하는 것이어서, 금속 등 도전성 물질이면 어떤 것도 가능하나, 반도체 물질로 형성될 경우에는 도전성을 띠도록 불순물을 고농도로 도핑시키게 된다.
이때, 비트라인(82)을 제 1 형 불순물이 고농도로 도핑된 반도체 물질로 형성시킬 경우, 상, 하부 워드라인(32, 33)은 상기 비트라인(82)과 반대 극성을 가지도록 제 2 형 불순물이 고농도로 도핑된 반도체 물질로 형성시킬 수 있다.
즉, 상기 제 1 형 불순물이 N형 불순물이라면, 상기 제 2 형 불순물은 P형 불순물로, 반대로 상기 제 1 형 불순물이 P형 불순물이라면, 상기 제 2 형 불순물은 N형 불순물로 될 수 있다.
그리고, 비트라인(82)과 상부 워드라인(33) 사이 및 비트라인(82)과 상부 워드라인(32) 사이에 위치하는 2 이상의 반도체 물질층들(53, 63)(54, 64)은 PN 접합을 이루면 족하므로, 서로 다른 극성의 2개의 반도체 물질층으로 구성될 수 있고, 특히, 비트라인(82) 및 상, 하부 워드라인(32, 33)이 각각 불순물이 고농도로 도핑된 반도체 물질로 형성될 경우에는 이들과 접하는 반도체 물질층은 동일한 극성을 갖도록 적층된다.
따라서, 제 1 형 불순물이 고농도로 도핑된 반도체 물질(예컨대, N+형 반도체 물질)로 형성된 비트라인(82)을 가운데 두고 상, 하 양측에 연결되는 2 이상의 반도체 물질층들(53, 63)(54, 64)은 비트라인(82)으로부터 제 1 형 불순물이 상기 제 1 전도성 물질보다 저농도로 도핑된 반도체 물질층(예컨대, N형 반도체 물질층)과 상기 제 1 형 불순물과 반대 극성을 갖는 제 2 형 불순물이 상기 제 2 전도성 물질보다 저농도로 도핑된 반도체 물질층(예컨대, P형 반도체 물질층)이 적층되는 구조를 갖게 된다. 즉, 상, 하 양측의 PN 접합용 반도체 물질층들(53, 63)(54, 64)은 비트라인(82)과 극성이 같은 반도체 물질층을 비트라인(82)과 접하며, 비트라인(82)을 중심으로 상, 하 대칭되도록 적층된다.
상기와 같이 단위 메모리 어레이가 구성됨으로써, 가운데 비트라인(82)과 상, 하부 워드라인(32, 33)이 각각 교차되는 위치에 있는 상, 하 메모리 셀 들을 동시에 또는 독립적으로 동작시킬 수 있게 된다(구체적인 동작방법은 후술함).
또한, 상기와 같이 구성되는 단위 메모리 어레이를 층간 절연막(미도시)을 사이에 두고 2 이상 수직하게 반복 적층시킴으로써, 수직으로 얼마든지 적층된 구조를 가질 수 있다. 즉, 단위 메모리 어레이의 적층 수를 n이라 할 때 2n의 어레이 적층 효과가 있게 되므로, 한 층이 올라갈 때마다 2배의 메모리 셀들이 증가하게 되므로 고집적이 얼마든지 가능하게 된다.
그리고, 상기 기판은 상기 단위 메모리 어레이 구조 또는 상기 단위 메모리 어레이가 수직으로 반복 적층된 구조를 지지할 수 있으면 되므로, 상기 구조 형성에 공정상 허용되는 물질이면 어느 것이나 가능하나, 상기 비트라인(82)과 상, 하부 워드라인(32, 33) 및 상기 PN 접합용 반도체 물질층들(53, 63)(54, 64)을 폴리실리콘으로 형성할 경우, 실리콘 기판으로 선택할 수 있다.
물론, 실리콘 기판을 사용할 경우, 하부 워드라인(32)은 기판을 식각하여 일체로 형성할 수도 있다(미도시). 이 경우, 하부 워드라인(32)은 실리콘 기판과 극성이 반대가 되도록 불순물을 고농도로 도핑하고, 기판에 역 바이어스가 인가되도록 함으로써, 기판으로의 누설전류를 차단할 수 있다.
그러나, 상부 워드라인(33) 및 수직 적층된 단위 메모리 어레이의 다른 워드라인들과의 동작상 불 균일을 차단하기 위하여 상기 하부 워드라인(32)도 임의 기판(10) 상에 폴리실리콘 등 실리콘계 물질로 증착하여 형성할 수 있다. 이 경우 상기 기판(10)은 P형 실리콘 기판으로, 상기 하부 워드라인(32)은 P+형 실리콘계 물질층(P형 불순물이 고농도로 도핑된 실리콘계 물질층)으로 각각 형성할 때, 양자 간의 누설전류 방지를 위하여, 도 1과 같이, 바닥 분리 절연막(20)이 실리콘 기판(10)과 하부 워드라인(32) 사이에 개재하게 된다.
[메모리 어레이의 동작방법에 관한 실시예 ]
다음, 도 13 내지 도 20을 참조하며, 상기 실시예에 따른 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이, 특히, 도 1과 같이, 비트라인(82)이 N+형 반도체 물질로 형성되고, 상기 비트라인(82)에 상, 하 대칭되도록 PN 접합용 반도체 물질층들(53, 63)(54, 64)이 연결되고, 상기 PN 접합용 반도체 물질층들(53, 63)(54, 64)의 상, 하 P형 반도체 물질층들과 각각 접하며 P+형 실리콘계 물질층로 상, 하부 워드라인(32)(33)이 연결된 단위 메모리 어레이를 동작시키는 방법에 대하여 설명한다.
<프로그램(쓰기) 동작>
본 발명에 의한 단위 메모리 어레이의 프로그램 동작은 기본적으로 비트라인(82)과 상부 워드라인(33) 및/또는 하부 워드라인(33)에 적정한 바이어스 전압을 인가하여 선택된 메모리 셀의 절연막(42, 43)을 파괴함으로써 데이터 '1'의 상태로 저장하게 된다.
따라서, 선택된 메모리 셀에 데이터 '1'을 저장하기 위해서는 선택된 메모리 셀을 사이에 두고 서로 교차하는 비트라인(82)과 상, 하부 워드라인(32)(33)에 선택된 메모리 셀의 절연막(42)(43)이 파괴될 정도의 전계가 인가되도록 바이어스 전압이 인가되어야 한다.
이러한 동작 원리와 본 발명에 의한 단위 메모리 어레이 구조에 의하여, 각 라인에 적절한 바이어스를 인가하게 되면, 도 13 및 도 14와 같이, 비트라인(BL1, BL2, BL3, BL4)을 순차적으로 선택하며 단위 메모리 어레이의 상층에 형성된 메모리 셀 들(예컨대, 도 13에서 굵은 실선으로 박스로 표현된 셀 들)을 프로그램시킬 수 있고, 도 15 및 도 16과 같이, 비트라인을 순차적으로 선택하며 선택된 비트라인의 상, 하로 연결된 메모리 셀 들(예컨대, 도 15에서 굵은 실선 및 점선으로 박스로 표현된 셀 들)을 동시에 읽을 수 있게 된다.
이하에서는 도 13 내지 도 16을 참조하며 본 발명에 의한 프로그램 동작방법의 구체적인 일 예에 대하여 설명한다.
먼저, 도 13과 같이, 본 발명에 의한 단위 메모리 어레이의 상층 메모리 셀 들 즉, 비트라인(BL1, BL2, BL3, BL4)과 상부 워드라인(UWL1, UWL2, UWL3, UWL4) 사이에 형성된 메모리 셀 들 중 선택된 특정 셀 들(예컨대, 도 13에서 굵은 실선으로 박스로 표현된 셀 들)을 프로그램시키 위한 방법에 대하여 설명한다.
도 13에서 굵은 실선으로 박스로 표현된 셀 CU2B1은 상부 워드라인(UWL2)과 비트라인(BL1) 사이에 형성된 셀이다. 다른 셀 들 CU3B1, CU1B2 등도 같은 방식으로 형성된 셀을 각각 가리킨다.
도 13의 선택된 특정 셀 CU2B1 과 CU3B1 만 프로그램시킬 경우에는, 도 14의 첫 번째 바이어스 인가 테이블(0110)과 같이, 단위 메모리 어레이를 구성하는 하나 이상의 비트라인 중 상기 선택된 특정 셀 CU2B1 과 CU3B1 을 지나는 선택된 비트라인(BL1)에는 접지(GND)를, 상기 비트라인(BL1)과 상부에서 교차하며 상기 선택된 특정 셀 CU2B1 과 CU3B1 을 각각 지나는 선택된 상부 워드라인들(UWL2, UWL3)에는 각 선택된 특정 셀의 절연막이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고, 기타 비선택 비트라인들(BL2, BL3, BL4 등) 및 비선택 워드라인들(UWL1, UWL4, LWLs 등)에는 각각 상기 프로그램 전압과 접지 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가하여, 선택된 비트라인(BL1)에 연결된 상층 메모리 셀 들(CU2B1 과 CU3B1)을 동시에 프로그램시킬 수 있게 된다.
이어, 같은 방법으로, 도 13의 선택된 특정 셀 CU1B2 과 CU2B2 만 프로그램시킬 경우에는 도 14의 두 번째 바이어스 인가 테이블(1100)과 같이, 도 13의 선택된 특정 셀 CU3B3 과 CU4B3 만 프로그램시킬 경우에는 도 14의 세 번째 바이어스 인가 테이블(0011)과 같이, 도 13의 선택된 특정 셀 CU2B4 과 CU4B4 만 프로그램시킬 경우에는 도 14의 네 번째 바이어스 인가 테이블(0101)과 같이, 각 라인에 바이어스 전압을 인가하여 선택된 비트라인에 연결된 상층 메모리 셀 들을 동시에 프로그램시킬 수 있게 된다.
상기 비트라인의 선택은 임의적 순서로 할 수 있으나, 도 14와 같이, 이웃 비트라인으로 순차적으로 바꾸어 가며 단위 메모리 어레이를 프로그램시키는 것이 바람직하다.
다음, 도 15와 같이, 본 발명에 의한 단위 메모리 어레이의 상층 및 하층에 있는 메모리 셀 들 즉, 비트라인(BL1, BL2, BL3, BL4)과 상부 워드라인(UWL1, UWL2, UWL3, UWL4) 사이에 형성된 메모리 셀 들 및 비트라인(BL1, BL2, BL3, BL4)과 하부 워드라인(LWL1, LWL2, LWL3, LWL4) 사이에 형성된 메모리 셀 들 중 선택된 특정 셀 들(예컨대, 도 15에서 굵은 실선 및 점선으로 박스로 표현된 셀 들)을 프로그램시키 위한 방법에 대하여 설명한다.
도 15에서 굵은 실선으로 박스로 표현된 셀 CU4B1은 상부 워드라인(UWL4)과 비트라인(BL1) 사이에 형성된 셀이고, 굵은 점선으로 박스로 표현된 셀 CL4B1은 하부 워드라인(LWL4)과 비트라인(BL1) 사이에 형성된 셀이다. 다른 셀 들 CU3B1, CL1B2 등도 같은 방식으로 형성된 셀을 각각 가리킨다.
도 15의 선택된 특정 셀 CU3B1, CU4B1 및 CL4B1 만 프로그램시킬 경우에는, 도 16의 첫 번째 바이어스 인가 테이블(0011/0001)과 같이, 단위 메모리 어레이를 구성하는 하나 이상의 비트라인 중 상기 선택된 특정 셀 CU3B1, CU4B1 및 CL4B1 을 지나는 선택된 비트라인(BL1)에는 접지(GND)를, 상기 비트라인(BL1)과 상부에서 교차하며 상기 선택된 특정 셀 CU3B1 과 CU4B1 을 각각 지나는 선택된 상부 워드라인들(UWL3, UWL4) 및 상기 비트라인(BL1)과 하부에서 교차하며 상기 선택된 특정 셀 CL4B1을 지나는 선택된 하부 워드라인들(LWL4)에는 각 선택된 특정 셀의 절연막이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고, 기타 비선택 비트라인들(BL2, BL3, BL4 등) 및 비선택 워드라인들(UWL1, UWL2, LWL1, LWL2, LWL3 등)에는 각각 상기 프로그램 전압과 접지 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가하여, 선택된 비트라인(BL1)에 연결된 상, 하 양 층의 메모리 셀 들(CU3B1, CU4B1 및 CL4B1)을 동시에 프로그램시킬 수 있게 된다.
이어, 같은 방법으로, 도 15의 선택된 특정 셀 CL1B2 과 CU2B2 만 프로그램시킬 경우에는 도 16의 두 번째 바이어스 인가 테이블(0100/1000)과 같이, 도 15의 선택된 특정 셀 CU1B3, CL1B3 및 CL4B3 만 프로그램시킬 경우에는 도 16의 세 번째 바이어스 인가 테이블(1000/1001)과 같이, 도 15의 선택된 특정 셀 CU1B4, CL2B4, CL3B4 및 CU4B4만 프로그램시킬 경우에는 도 16의 네 번째 바이어스 인가 테이블(1001/0110)과 같이, 각 라인에 바이어스 전압을 인가하여 선택된 비트라인에 연결된 상, 하 양 층의 메모리 셀 들을 동시에 프로그램시킬 수 있게 된다.
상기에서도 비트라인의 선택은 임의적 순서로 할 수 있으나, 도 16과 같이, 이웃 비트라인으로 순차적으로 바꾸어 가며 단위 메모리 어레이를 프로그램시키는 것이 바람직하다.
<읽기 동작>
읽기 동작은 기본적으로 상기 쓰기 동작을 통해 각 메모리 셀의 절연막이 파괴되었는지 여부를 판단함으로써 이루어지게 된다.
이는, 각 메모리 셀이 반도체 물질층들(53, 63)(54, 64)을 통하여 PN 접합을 이루기 때문에, 도 17과 같이, 단위 메모리 어레이를 구성하는 하나 이상의 비트라인(82a, 82b, 82c) 중 어느 하나로 선택된 비트라인(82b)에는 접지(GND)를, 상기 선택된 비트라인(82b)과 상, 하부에서 교차하는 복수개의 워드라인들 중 읽고자 하는 특정 메모리 셀 들(선택된 비트라인에 상, 하로 연결된 메모리 셀 들)을 지나가는 하나 이상의 선택된 워드라인들(32, 33)에는 리드 전압(VREAD)을 인가하고, 비선택 비트라인들(82a, 82c 등) 및 비선택 워드라인들(미도시)에는 각각 리드 전압보다 높은 전압(VCC)과 접지(GND)를 인가하여, PN 접합 특성으로 각 특정 셀의 프로그램 상태를 읽을 수 있게 된다.
즉, 읽고자하는 특정 셀을 지나는 선택된 비트라인 및 선택된 워드라인에는 각각 상기 특정 셀 양단에 순방향 바이어스가 걸리도록 전압을 인가하고, 비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 특정 셀을 제외한 나머지 셀들 각각의 양단에 역방향 바이어스가 걸리도록 전압을 인가함으로써, 상기 특정 셀의 프로그램 상태만 읽을 수 있게 되고, 상, 하부 워드라인(32, 33)의 가운데 위치한 비트라인(82b)을 순차 선택해 가며 선택된 비트라인(82b)에 연결된 상, 하 메모리 셀 들을 동시에 읽게 된다.
도 17에서 선택된 비트라인(82b)에 상, 하로 연결된 메모리 셀 들의 상태를 동시에 읽기 위하여 상기와 같이 바이어스 전압을 인가할 경우, 선택된 비트라인(82b)과 선택된 상, 하부 워드라인(32)(33) 사이의 각 PN 접합에는 순방향 바이어스가 인가되어, 데이터 '1'이 저장된 상태인 상측 메모리 셀은 절연막이 파괴되어 선택된 비트라인(82b)과 선택된 상부 워드라인(33) 사이에는 높은 센싱 전류가 흐르게 되나, 데이터 '0'이 저장된 상태인 하측 메모리 셀은 절연막이 파괴되지 않아 선택된 비트라인(82b)과 선택된 하부 워드라인(32) 사이에는 낮은 센싱 전류가 흐르게 되어, 이를 구분함으로써, 상, 하층 메모리 셀 들의 저장 상태를 읽게 된다.
이때, 상부 워드라인(33)을 공유하는 이웃 메모리 셀에 데이터 '1'이 저장된 상태라도, 이를 지나는 비선택 비트라인(82a)에는 리드 전압보다 높은 전압(VCC)이 인가되어 PN 접합 양단에 역방향 바이어스가 걸림에 따라 이로부터 상부 워드라인(33)에 유입되는 전류는 도 20과 같이 미미하게 되어 이웃 셀의 저장상태에 영향을 받지 않게 된다.
마찬가지로, 하부 워드라인(32)을 공유하는 이웃 메모리 셀에 데이터 '1'이 저장된 상태라도, 이를 지나는 비선택 비트라인(82c)에는 리드 전압보다 높은 전압(VCC)이 인가되어 PN 접합 양단에 역방향 바이어스가 걸림에 따라 이로부터 하부 워드라인(32)에 유입되는 전류는 도 20과 같이 미미하게 되어 이웃 셀의 저장상태에 영향을 받지 않게 된다.
도 17에서 도면부호 43a는 파괴된 절연막을 나타낸다.
상기와 같이, 본 발명에 의한 메모리 셀들이 가운데 비트라인을 공통으로 하고, 상, 하 양측으로 대칭적으로 PN 접합 구조를 갖도록 형성됨에 따라, 도 18 내지 도 20과 같이 널리 알려진 PN 접합의 성질을 이용하여, 이웃 셀의 저장상태에 따른 간섭없이 선택한 상하 셀 들을 동시에 정확히 그리고 반복적으로 읽을 수 있게 된다.
도 18은 도 17의 동작을 설명하기 위한 PN 접합에서 순방향 바이어스가 인가될 때의 에너지 밴드도이고, 도 19는 도 17의 동작을 설명하기 위한 PN 접합에서 역방향 바이어스가 인가될 때의 에너지 밴드도이고, 도 20은 도 17의 동작을 설명하기 위한 PN 접합에서의 개략적인 전류-전압 특성도이다.
[메모리 어레이의 제조방법에 관한 실시예 ]
이제, 도 2 내지 도 12를 참조하며, 상기 구조에 관한 실시예에 따른 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법에 대하여 설명한다.
우선, 도 2 내지 도 4와 같이, 준비된 기판(10) 상에 제 1 전도성 물질층(30), 절연막(40) 및 극성이 서로 다른 2개의 제 1 반도체 물질층들(50, 60)을 순차 적층 형성하고, 도 5와 같이, 식각하여 제 1 방향(워드라인 방향)으로 하부 워드라인(32), 상기 하부 워드라인 상의 제 1 절연막(42) 및 제 1 PN 접합 반도체 물질층들(52, 62)을 형성한다(제 1 단계).
이때, 상기 준비된 기판(10)은 차후 공정에서 형성되는 구조물을 지지하며 공정상 허용되는 물질이면 어느 것이나 가능하나, 비트라인, 워드라인 및 PN 접합용 반도체 물질층들을 폴리실리콘과 같은 실리콘계 물질로 형성할 경우 실리콘 기판으로 선택할 수 있다.
그리고, 상기 하부 워드라인(32)는 실리콘 기판을 식각하여 일체로 형성할 수도 있으나, 전술한 바와 같이, 다른 라인들과의 물질 특성을 맞추기 위하여, 폴리실리콘을 증착하고 식각하여 형성함이 바람직하다.
또한, 하부 워드라인(32)과 같은 극성의 실리콘 기판(10)을 사용할 경우에는 하부 워드라인(32)과의 절연을 위하여, 도 2와 같이, 실리콘 기판(10) 상에 바닥 분리 절연막(20, 예컨대, 산화막)을 더 형성하고, 상기 제 1 단계를 진행하는 것이 바람직하다.
상기 제 1 전도성 물질층(30)은 하부 워드라인(32)으로 형성하기 위한 것이므로, P형 불순물이 고농도로 도핑된 폴리실리콘층(P+형 폴리실리콘층)으로 형성할 수 있다.
그리고, 상기 절연막(40)은, 도 3과 같이, P+형 폴리실리콘층(30) 상에 공지의 열 산화공정 또는 증착 공정에 의하여 실리콘산화막으로 형성시킬 수 있다. 이때, 상기 실리콘산화막의 두께는 상, 하 양측에서 인가된 일정 전압하에서 절연 파괴가 일어날 수 있도록 결정한다.
이어, 도 4와 같이, 상기 절연막(40) 상에 P형 폴리실리콘층(50) 및 N형 폴리실리콘층(60)을 순차 적층시켜 상기 극성이 서로 다른 2개의 제 1 반도체 물질층들을 형성시킬 수 있다. 이때, 상기 P형 폴리실리콘층(50)은 상기 P+형 폴리실리콘층(30)보다, 상기 N형 폴리실리콘층(60)은 후술할 N+형 폴리실리콘층(80)보다 각각 불순물 도핑 농도가 낮은 것을 가리킨다.
이후, 기판 전면에 마스크 물질(미도시)을 증착시키고 식각 마스크를 형성시킨 다음, 상기 식각 마스크로 상기 적층된 N형 폴리실리콘층(60)/P형 폴리실리콘층(50)/절연막(40)/P+형 폴리실리콘층(30)을 순차 식각하면, 도 5와 같이, 하부 워드라인(32), 하부 워드라인 상의 제 1 절연막(42) 및 제 1 PN 접합 반도체 물질층들(52, 62)을 형성할 수 있게 된다.
이어, 기판 전면에 마스크 물질(미도시)을 다시 증착시키고 식각 마스크를 형성한 다음, 이를 통해 상기 제 1 PN 접합 반도체 물질층들(52, 62)을 더 식각하여, 도 6과 같이, 제 2 방향(비트라인 방향)으로 하측 수직 다이오드(54, 64)를 형성한다(제 2 단계).
이후, 도 7과 같이, 기판 전면에 층간 절연막(72)을 증착하고 상기 하측 수직 다이오드의 상부(64)가 드러나도록 평탄화한다(제 3 단계).
다음, 도 8과 같이, 기판 전면에 제 2 전도성 물질층(80) 및 극성이 서로 다른 2개의 제 2 반도체 물질층들(51, 61)을 순차 적층 형성하고 식각하여 상기 제 2 방향(비트라인 방향)으로 공통 비트라인(82), 상기 공통 비트라인 상의 제 2 PN 접합 반도체 물질층들을 형성하고(제 4 단계), 이어 상기 제 2 PN 접합 반도체 물질층들을 더 식각함으로써, 도 9와 같이, 상기 제 1 방향(워드라인 방향)으로 상측 수직 다이오드(53, 63)를 형성한다(제 5 단계).
여기서, 상기 제 2 전도성 물질층(80)은 공통 비트라인(82)을 형성하기 위한 것이므로, 하측 수직 다이오드의 N형 상부(64)와 공핍층 없이 전기적 접속이 되기 위하여 N형 불순물이 고농도로 도핑된 폴리실리콘층(N+형 폴리실리콘층)으로 형성함이 바람직하다.
그리고, 상기 공통 비트라인용 N+형 폴리실리콘층(80) 상에는, 도 8과 같이, N형 폴리실리콘층(61) 및 P형 폴리실리콘층(51)을 순차 적층시켜 상기 극성이 서로 다른 2개의 제 2 반도체 물질층들을 형성시킬 수 있다.
이후, 도 10과 같이, 기판 전면에 층간 절연막(74)을 다시 증착하고 상기 상측 수직 다이오드의 P형 상부(53)가 드러나도록 평탄화한다(제 6 단계).
이어, 도 11과 같이, 기판 전면에 상기 제 1 단계의 절연막(41) 및 제 1 전도성 물질층(31)을 다시 순차 적층 형성하고, 도 12와 같이, 식각하여 상기 제 1 방향(워드라인 방향)으로 상부 워드라인(33), 상기 상부 워드라인 밑의 제 2 절연막(43)을 형성한다(제 7 단계).
여기서, 상기 절연막(41) 및 상기 제 1 전도성 물질층(31)은 상기 제 1 단계와 역으로 증착되는 것으로, 상기 절연막(41)은 공지의 증착 공정에 의하여 일정 전압하에서 절연 파괴가 일어날 수 있도록 실리콘산화막 등으로 소정의 두께로 형성되고, 상기 제 1 전도성 물질층(31)은 상부 워드라인(33)으로 형성하기 위한 것이므로, P형 불순물이 고농도로 도핑된 폴리실리콘층(P+형 폴리실리콘층)으로 형성할 수 있다.
이후에는, 도면으로 미첨부되었으나, 상기 제 7 단계 이후에 상기 기판 전면에 층간 절연막을 다시 증착하고 평탄화시킨 다음(제 8 단계), 상기 제 1 단계 내지 제 8 단계를 1회 이상 반복하며 2 이상의 단위 메모리 어레이를 수직 적층할 수도 있다(제 9 단계).
기타, 각 라인을 컨택하기 위한 금속공정 등 후속공정은 통상의 메모리 어레이와 같이 진행할 수 있으므로, 이들에 대한 설명은 생략한다.
10: 기판
20: 바닥 분리 절연막
32: 하부 워드라인
33: 상부 워드라인
42: 제 1 절연막
43: 제 2 절연막
53, 54: P형 폴리실리콘층
63, 64: N형 폴리실리콘층
82: 비트라인

Claims (12)

  1. 소정의 기판 상에 수평으로 일정 거리 이격되며 제 1 전도성 물질로 형성된 하나 이상의 비트라인과;
    상기 각 비트라인을 사이에 두고 상하 양측에서 상기 각 비트라인과 교차하며 상, 하부 워드라인으로 수직 적층되고, 상기 비트라인 방향으로 일정 거리 이격되며 제 2 전도성 물질로 형성된 복수개의 워드라인들을 포함하여 단위 메모리 어레이를 구성하되,
    상기 단위 메모리 어레이에서 서로 교차하는 상기 각 비트라인과 상기 상부 워드라인 사이 및 상기 각 비트라인과 상기 하부 워드라인 사이에는 상기 각 비트라인을 중심으로 상, 하 대칭적으로,
    상기 각 워드라인과 접하며 절연막이 형성되고,
    상기 절연막과 상기 각 비트라인 사이에 PN 접합을 이루도록 2 이상의 반도체 물질층들이 개재된 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 전도성 물질은 도전성을 띠도록 제 1 형 불순물이 도핑된 반도체 물질이고,
    상기 제 2 전도성 물질은 도전성을 띠도록 제 2 형 불순물이 도핑된 반도체 물질이고,
    상기 2 이상의 반도체 물질층들은 상기 각 비트라인으로부터 상기 제 1 형 불순물이 상기 제 1 전도성 물질보다 저농도로 도핑된 반도체 물질층과 상기 제 2 형 불순물이 상기 제 2 전도성 물질보다 저농도로 도핑된 반도체 물질층이 적층된 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 제 1 형 불순물은 N형 불순물이고,
    상기 제 2 형 불순물은 P형 불순물인 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 기판은 P형 실리콘 기판이고,
    상기 실리콘 기판과 상기 하부 워드라인 사이에는 바닥 분리 절연막이 더 형성되고,
    상기 반도체 물질 및 상기 반도체 물질층은 폴리실리콘으로 형성되고,
    상기 절연막은 실리콘산화막인 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단위 메모리 어레이가 층간 절연막을 사이에 두고 2 이상 수직 적층된 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이.
  6. 제 3 항에 의한 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법에 있어서,
    상기 단위 메모리 어레이를 구성하는 상기 하나 이상의 비트라인 중 어느 하나로 선택된 비트라인에는 접지(GND)를, 상기 선택된 비트라인과 상, 하부에서 교차하는 상기 복수개의 워드라인들 중 쓰고자 하는 특정 메모리 셀 들을 지나가는 하나 이상의 선택된 워드라인들에는 상기 절연막이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고,
    비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 프로그램 전압과 접지 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가하여,
    상기 선택된 비트라인과 상, 하로 연결된 하나 이상의 메모리 셀을 동시에 프로그램시키는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법.
  7. 제 6 항에 있어서,
    상기 선택된 비트라인은 순차적으로 이웃 비트라인으로 바꾸어 가며 상기 단위 메모리 어레이를 프로그램시키는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법.
  8. 제 6 항에 있어서,
    상기 단위 메모리 어레이를 구성하는 상기 하나 이상의 비트라인 중 어느 하나로 선택된 비트라인에는 접지(GND)를, 상기 선택된 비트라인과 상, 하부에서 교차하는 상기 복수개의 워드라인들 중 읽고자 하는 특정 메모리 셀 들을 지나가는 하나 이상의 선택된 워드라인들에는 리드 전압(VREAD)을 인가하고,
    비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 리드 전압보다 높은 전압(VCC)과 접지(GND)를 인가하여,
    상기 선택된 비트라인과 상, 하로 연결된 하나 이상의 메모리 셀을 동시에 읽기하는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법.
  9. 준비된 기판 상에 제 1 전도성 물질층, 절연막 및 극성이 서로 다른 2개의 제 1 반도체 물질층들을 순차 적층 형성하고 식각하여 제 1 방향으로 하부 워드라인, 상기 하부 워드라인 상의 제 1 절연막 및 제 1 PN 접합 반도체 물질층들을 형성하는 제 1 단계와;
    상기 제 1 PN 접합 반도체 물질층들을 더 식각하여 제 2 방향으로 하측 수직 다이오드를 형성하는 제 2 단계와;
    상기 기판 전면에 층간 절연막을 증착하고 평탄화하여 상기 하측 수직 다이오드의 상부가 드러나도록 하는 제 3 단계와;
    상기 기판 전면에 제 2 전도성 물질층 및 극성이 서로 다른 2개의 제 2 반도체 물질층들을 순차 적층 형성하고 식각하여 상기 제 2 방향으로 공통 비트라인, 상기 공통 비트라인 상의 제 2 PN 접합 반도체 물질층들을 형성하는 제 4 단계와;
    상기 제 2 PN 접합 반도체 물질층들을 더 식각하여 상기 제 1 방향으로 상측 수직 다이오드를 형성하는 제 5 단계와;
    상기 기판 전면에 층간 절연막을 다시 증착하고 평탄화하여 상기 상측 수직 다이오드의 상부가 드러나도록 하는 제 6 단계와;
    상기 기판 전면에 상기 절연막 및 상기 제 1 전도성 물질층을 다시 순차 적층 형성하고 식각하여 상기 제 1 방향으로 상부 워드라인, 상기 상부 워드라인 밑의 제 2 절연막을 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 전도성 물질층은 도전성을 띠도록 N형 불순물이 고농도로 도핑된 반도체 물질층이고,
    상기 제 2 전도성 물질층은 도전성을 띠도록 P형 불순물이 고농도로 도핑된 반도체 물질층이고,
    상기 극성이 서로 다른 2개의 제 1 반도체 물질층들은 상기 절연막으로부터 N형 불순물이 상기 제 1 전도성 물질층보다 저농도로 도핑된 N형 반도체 물질층과 P형 불순물이 상기 제 2 전도성 물질층보다 저농도로 도핑된 P형 반도체 물질층으로 적층된 것이고,
    상기 극성이 서로 다른 2개의 제 2 반도체 물질층들은 상기 제 2 전도성 물질층으로부터 P형 불순물이 상기 제 2 전도성 물질층보다 저농도로 도핑된 P형 반도체 물질층과 N형 불순물이 상기 제 1 전도성 물질층보다 저농도로 도핑된 N형 반도체 물질층으로 적층된 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
  11. 제 10 항에 있어서,
    상기 기판은 P형 실리콘 기판이고,
    상기 반도체 물질층은 폴리실리콘으로 형성되고,
    상기 절연막은 실리콘산화막으로 형성되고,
    상기 제 1 단계 이전에 상기 실리콘 기판 상에 바닥 분리 절연막을 더 형성하는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 7 단계 이후에 상기 기판 전면에 층간 절연막을 다시 증착하고 평탄화하는 제 8 단계와;
    상기 제 1 단계 내지 제 8 단계를 1회 이상 반복하며 수직 적층하는 제 9 단계를 포함하는 것을 특징으로 하는 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
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