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TWI722582B - Ddr sdram實體層介面電路與ddr sdram控制裝置 - Google Patents

Ddr sdram實體層介面電路與ddr sdram控制裝置 Download PDF

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TWI722582B
TWI722582B TW108134659A TW108134659A TWI722582B TW I722582 B TWI722582 B TW I722582B TW 108134659 A TW108134659 A TW 108134659A TW 108134659 A TW108134659 A TW 108134659A TW I722582 B TWI722582 B TW I722582B
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紀國偉
余俊錡
張志偉
格至 周
陳世昌
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瑞昱半導體股份有限公司
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Abstract

本發明之DDR SDRAM實體層介面電路使用較少電路面積並能調整一記憶體控制器與一儲存電路之間的訊號的相位，包含：一多相位時脈產生器產生複數個時脈包含一參考時脈、一第一時脈、一第二時脈與一第三時脈；一除頻電路依據該第一時脈產生一實體層時脈；一時脈輸出路徑輸出該參考時脈給該儲存電路；一第一輸出電路依據該記憶體控制器之一第一輸入訊號、該第一時脈與該實體層時脈輸出一第一輸出訊號給該儲存電路；一第二輸出電路依據該記憶體控制器之一第二輸入訊號、該第二時脈與該實體層時脈輸出一第二輸出訊號給該儲存電路；以及一第三輸出電路依據該記憶體控制器之一第三輸入訊號、該第三時脈與該實體層時脈輸出一第三輸出訊號給該儲存電路。

Description

DDR　SDRAM實體層介面電路與DDR　SDRAM控制裝置
本發明是關於雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層介面電路與DDR SDRAM控制裝置，尤其是關於電路面積較小及/或耗電量較少的DDR SDRAM實體層介面電路與DDR SDRAM控制裝置。
隨著雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）之技術的演進，申請人於美國專利US 9,570,130 B2中提出利用延遲鎖定迴路（delay-locked loop, DLL）來處理高速DDR SDRAM應用下時序不容易收斂和時脈樹延遲（clock tree latency）太長的問題。然而，在上述先前技術的電路面積與節能方面，申請人認為有進一步改進的空間。
本發明之一目的在於提供一種雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層介面電路與DDR SDRAM控制裝置，以在電路面積及節能方面做改善。
本發明之DDR SDRAM實體層介面電路的一實施例無需使用耗用大量電路面積的延遲鎖定迴路，即能調整一記憶體控制器與一儲存電路之間的訊號的相位。該實施例包含一多相位時脈產生器、一除頻電路、一時脈輸出路徑、一第一輸出電路、一第二輸出電路以及一第三輸出電路。該多相位時脈產生器用來產生複數個時脈，該複數個時脈包含一儲存電路參考時脈、一第一時脈、一第二時脈以及一第三時脈，其中該第二時脈的相位不同於該第三時脈的相位。該除頻電路用來依據該第一時脈產生一實體層時脈。該時脈輸出路徑耦接該多相位時脈產生器，用來輸出該儲存電路參考時脈給該儲存電路。該第一輸出電路用來依據該記憶體控制器之一第一輸入訊號、該第一時脈與該實體層時脈輸出一第一輸出訊號給該儲存電路。該第二輸出電路用來依據該記憶體控制器之一第二輸入訊號、該第二時脈與該實體層時脈輸出一第二輸出訊號給該儲存電路。該第三輸出電路用來依據該記憶體控制器之一第三輸入訊號、該第三時脈與該實體層時脈輸出一第三輸出訊號給該儲存電路。
本發明之DDR SDRAM實體層介面電路的另一實施例除能調整一記憶體控制器與一儲存電路之間的訊號的相位，也能執行節電操作。該實施例包含一多相位時脈產生器、一時脈輸出路徑、一除頻電路、複數個時脈閘控電路、以及複數個先進先出緩衝器。該多相位時脈產生器用來產生一儲存電路參考時脈與複數個控制時脈，其中該複數個控制時脈包含一第一時脈與一第二時脈。該時脈輸出路徑用來輸出該儲存電路參考時脈給該儲存電路。該除頻電路用來依據該第一時脈產生一實體層時脈。該複數個時脈閘控電路分別用來依據該記憶體控制器之閘控而運作，從而輸出或暫停輸出該實體層時脈、輸出或暫停輸出該第一時脈、以及輸出或暫停輸出該第二時脈。該複數個先進先出緩衝器用來於該複數個時脈閘控電路輸出該實體層時脈、該第一時脈與該第二時脈時，依據該記憶體控制器之輸出控制、該實體層時脈與該複數個控制時脈而運作，從而輸出一第一輸出訊號、一第二輸出訊號以及一第三輸出訊號給該儲存電路。
本發明之DDR SDRAM控制裝置的一實施例能夠執行節能操作。該實施例包含一記憶體控制器與一DDR SDRAM實體層電路。該記憶體控制器用來控制資料傳送與資料接收，以及輸出一控制訊號與一節電訊號。該DDR SDRAM實體層電路耦接於該記憶體控制器與一儲存電路之間，用來輸出該控制訊號給該儲存電路以及依據該節電訊號執行一節電操作，其中該儲存電路用來依據該控制訊號儲存或輸出資料。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明揭露了一種雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層介面電路以及一DDR SDRAM控制裝置。相較於申請人之專利（US 9,570,130 B2）的發明，本發明之DDR SDRAM實體層介面電路與DDR SDRAM控制裝置具有電路面積較小及/或耗電量較少的優勢。值得注意的是，本領域具有通常知識者可參酌該美國專利（US 9,570,130 B2）來瞭解本發明的背景知識。
圖1顯示本發明之DDR SDRAM實體層介面電路的一實施例，本實施例可用來調整一記憶體控制器與一儲存電路之間的訊號的相位，而無需使用耗用大量電路面積的延遲鎖定迴路。圖1之DDR SDRAM實體層介面電路100包含一多相位時脈產生器110、一除頻電路120、一時脈輸出路徑130、一第一輸出電路140、一第二輸出電路150以及一第三輸出電路160。
請參閱圖1。多相位時脈產生器110（例如：具有多個相位插補器（phase interpolators）的鎖相迴路）用來產生複數個時脈，該複數個時脈包含一儲存電路參考時脈（亦即：用於儲存電路之運作的時脈PLL_DCK）、一第一時脈（例如：用於一命令/位址訊號之輸出的時脈PLL_DCA）、一第二時脈（例如：用於一資料選通（data strobe）訊號之輸出的時脈PLL_DQS）以及一第三時脈（例如：用於一資料訊號之輸出的時脈PLL_DQ），其中該第二時脈的相位不同於該第三時脈的相位；舉例而言，PLL_DQS與PLL_DQ之間的相位差為90度或為數百皮秒符合一DDR標準規範。除頻電路120用來依據該第一時脈產生一實體層時脈（PHY clock）。時脈輸出路徑130耦接多相位時脈產生器110，用來輸出該儲存電路參考時脈給該儲存電路。第一輸出電路140用來依據該記憶體控制器之一第一輸入訊號（例如：一輸入命令/位址訊號C/AIN ）、該第一時脈與該實體層時脈輸出一第一輸出訊號（例如：一輸出命令/位址訊號C/AOUT ）給該儲存電路。第二輸出電路150用來依據該記憶體控制器之一第二輸入訊號（例如：一資料致能訊號DE）、該第二時脈與該實體層時脈輸出一第二輸出訊號（例如：一資料選通訊號DQS）給該儲存電路。該第三輸出電路160用來依據該記憶體控制器之一第三輸入訊號（例如：一資料訊號DATA）、該第三時脈與該實體層時脈輸出一第三輸出訊號（例如：一資料輸出訊號DQ）給該儲存電路。為便於瞭解圖1之實施例，PLL_DCA作為該第一時脈，PLL_DQS作為該第二時脈，PLL_DQ作為該第三時脈，C/AIN 作為該第一輸入訊號，DE作為該第二輸入訊號，DATA作為該第三輸入訊號，第一輸出訊號為C/AOUT ，第二輸出訊號為DQS，以及第三輸出訊號為DQ。值得注意的是，該些訊號PLL_DCK、C/AIN 、C/AOUT 、DQS、DQ、DE與DATA為本領域之習知訊號，故其細節在此省略。
圖2顯示圖1之實施例的實作範例。如圖2所示，除頻電路120包含：一除頻器122，用來依據該第一時脈產生該實體層時脈；以及一實體層時脈閘控電路（PHY clock gating circuit）124，用來依據該記憶體控制器之一實體層時脈致能訊號輸出或暫停輸出該實體層時脈給第一輸出電路140、第二輸出電路150與第三輸出電路160。第一輸出電路140包含：一第一時脈閘控電路142，用來依據該記憶體控制器之一第一閘控訊號輸出或暫停輸出該第一時脈給一第一先進先出緩衝器（第一FIFO）144；以及該第一先進先出緩衝器144，用來依據來自一訊號端DIN之該第一輸入訊號、該第一時脈與該實體層時脈輸出該第一輸出訊號給該儲存電路。第二輸出電路150包含：一第二時脈閘控電路152，用來依據該記憶體控制器之一第二閘控訊號輸出或暫停輸出該第二時脈給一第二先進先出緩衝器（第二FIFO）154；以及該第二先進先出緩衝器154，用來依據該第二輸入訊號、該第二時脈與該實體層時脈輸出該第二輸出訊號給該儲存電路。第三輸出電路包含160包含：一第三時脈閘控電路162，用來依據該記憶體控制器之一第三閘控訊號輸出或暫停輸出該第三時脈給一第三先進先出緩衝器（第三FIFO）164；以及該第三先進先出緩衝器164，用來依據該第三輸入訊號、該第三時脈與該實體層時脈輸出該第三輸出訊號給該儲存電路。值得注意的是，第一/第二/第三時脈是作為第一/第二/第三先進先出緩衝器144/154/164之一讀取控制時脈RCLK，實體層時脈是作為第一/第二/第三先進先出緩衝器144/154/164之一寫入控制時脈WCLK。
於圖2之一實作範例中，實體層時脈閘控電路124包含一實體層時脈閘控元件（例如：圖3a之閘控元件30）用來接收該實體層時脈致能訊號（例如：圖3a之時脈致能訊號）與該實體層時脈（例如：圖3a之實體層時脈（PHY clock）），並用來依據該實體層時脈致能訊號輸出或暫停輸出該實體層時脈給第一輸出電路140、第二輸出電路150與第三輸出電路160。於上述實作範例中，第一/第二/第三時脈閘控電路142/152/162包含：一第一/第二/第三時脈先進先出緩衝器（例如：圖3b之先進先出緩衝器310），用來依據該第一/第二/第三閘控訊號（例如：圖3b之時脈閘控訊號）、該實體層時脈（例如：圖3b之實體層時脈（PHY clock））與該第一/第二/第三時脈（例如：圖3b之時脈訊號）輸出一第一/第二/第三時脈致能訊號（例如：圖3b之時脈致能訊號）；以及一第一/第二/第三時脈閘控元件（例如：圖3b之閘控元件320），用來接收該第一/第二/第三時脈致能訊號與該第一/第二/第三時脈，並依據該第一/第二/第三時脈致能訊號輸出或暫停輸出該第一/第二/第三時脈給第一/第二/第三先進先出緩衝器144/154/164。
圖3a顯示圖2之實體層時脈閘控電路124之實作的閘控電路範例；圖3b顯示圖2之第一時脈閘控電路142、第二時脈閘控電路152與第三時脈閘控電路162之每一個的實作的閘控電路範例。圖3a之實體層時脈閘控電路124包含一閘控元件30，閘控元件30用來接收該時脈致能訊號與該實體層時脈，從而依據該時脈致能訊號輸出該實體層時脈。圖3b之閘控電路300包含一先進先出緩衝器310與一閘控元件320。先進先出緩衝器310包含三個輸入端（亦即：圖3b之DIN、RCLK與WCLK）分別用來接收該記憶體控制器之一時脈閘控訊號、一時脈訊號與該實體層時脈，先進先出緩衝器310另包含一個輸出端（亦即：圖3b之DOUT）用來輸出一時脈致能訊號；據此，先進先出緩衝器310可用來實現前述第一、第二與第三時脈先進先出緩衝器的每一個。閘控元件320用來接收該時脈致能訊號與該時脈訊號，從而依據該時脈致能訊號輸出該時脈訊號；據此，閘控元件320可用來實現前述第一、第二與第三時脈閘控元件的每一個。
圖4顯示圖3a之閘控元件30與圖3b之閘控元件320之每一個的實施例。圖4之閘控元件320包含串聯之閂鎖器（latch）410與及閘（AND gate）420，既然閂鎖器與及閘之結構與操作為本領域之習知技術，其細節在此省略。
圖5顯示圖1之多相位時脈產生器110的一實施例。多相位時脈產生器110包含：一時脈產生器510；一致能開關520；以及複數個時脈輸出電路包含一儲存電路參考時脈輸出電路530、一第一時脈輸出電路540、一第二時脈輸出電路550與一第三時脈輸出電路560。時脈產生器510用來產生一基礎時脈（PLL_CLK）。致能開關520用來輸出一致能訊號（EN）。儲存電路參考時脈輸出電路530用來依據一參考時脈相位設定、該基礎時脈與該致能訊號輸出該儲存電路參考時脈（PLL_DCK）。第一/第二/第三時脈輸出電路540/550/560用來依據一第一/第二/第三時脈相位設定、該基礎時脈與該致能訊號輸出該第一/第二/第三時脈（PLL_DCA/PLL_DQS/PLL_DQ）。
於圖5之實施例的實作範例中，儲存電路參考時脈輸出電路530包含：一參考時脈相位調整電路（例如：圖6之相位插補器610），用來依據該基礎時脈與該參考時脈相位設定產生一輸入參考時脈（例如：圖6之時脈PH_CLK）；一參考時脈致能同步器（例如：圖6之同步器620），用來依據該致能訊號與該輸入參考時脈產生一參考時脈致能訊號（例如：圖6之訊號CLK_EN）；以及一參考時脈突波消除電路（例如：圖6之突波消除電路630），用來依據該參考時脈致能訊號與該輸入參考時脈輸出該儲存電路參考時脈。於圖5之實施例的同一實作範例中，該第一/第二/第三時脈輸出電路540/550/560包含：一第一/第二/第三時脈相位調整電路（例如：圖6之相位插補器610），用來依據該基礎時脈與該第一/第二/第三時脈相位設定產生一輸入第一/第二/第三時脈（例如：圖6之時脈PH_CLK）；一第一/第二/第三時脈致能同步器（例如：圖6之同步器620），用來依據該致能訊號與該輸入第一/第二/第三時脈產生一第一/第二/第三時脈致能訊號（例如：圖6之訊號CLK_EN）；以及一第一/第二/第三時脈突波消除電路（例如：圖6之突波消除電路630），用來依據該第一/第二/第三時脈致能訊號與該輸入第一/第二/第三時脈輸出該第一/第二/第三時脈。
圖6顯示可用來實現儲存電路參考時脈輸出電路530、第一時脈輸出電路540、第二時脈輸出電路550與第三時脈輸出電路560之每一個的輸出電路範例。圖6之輸出電路600包含一相位插補器610、一同步器620與一突波消除電路630。相位插補器610用來依據該基礎時脈PLL_CLK以及一預設相位設定（例如：前述參考時脈相位設定或前述第一/第二/第三時脈相位設定）產生一時脈PH_CLK。同步器620用來依據致能開關520之訊號EN以及相位插補器610之時脈PH_CLK產生一訊號CLK_EN。突波消除電路630用來依據同步器620之訊號CLK_EN與相位插補器610之時脈PH_CLK輸出該時脈PH_CLK。
圖7顯示本發明之DDR SDRAM實體層介面電路的另一實施例，此實施例可用來調整一記憶體控制器與一儲存電路之間的訊號的相位，並能執行一節電操作。圖7之DDR SDRAM實體層介面電路700包含一多相位時脈產生器710、一時脈輸出路徑720、一除頻電路730、複數個時脈閘控電路740與複數個先進先出緩衝器750。多相位時脈產生器710用來產生一儲存電路參考時脈（亦即：前述時脈PLL_DCK）與複數個控制時脈，其中該複數個控制時脈包含一第一時脈（first clock）（例如：前述時脈PLL_DCA）與一第二時脈（second clock）（例如：前述時脈PLL_DQS或PLL_DQ）。時脈輸出路徑720用來輸出該儲存電路參考時脈給該儲存電路。除頻電路730用來依據該第一時脈產生一實體層時脈（PHY clock）。複數個時脈閘控電路740用來依據該記憶體控制器之閘控（gating control）而運作，從而輸出或暫停輸出該實體層時脈、輸出或暫停輸出該第一時脈、以及輸出或暫停輸出該第二時脈。複數個先進先出緩衝器750（例如：圖2之第一先進先出緩衝器144、第二先進先出緩衝器154與第三先進先出緩衝器164）用來於該複數個時脈閘控電路740輸出該實體層時脈、該第一時脈與該第二時脈時，依據該記憶體控制器之輸出控制、該實體層時脈與該複數個控制時脈而運作，從而輸出一第一輸出訊號（例如：前述之命令/位址訊號C/AOUT ）、一第二輸出訊號（例如：前述之資料選通訊號DQS）以及一第三輸出訊號（例如：前述之資料輸出訊號DQ）給該儲存電路。
於圖7之實施例的實作範例中，多相位時脈產生器710的複數個控制時脈進一步包含一第三時脈（例如：前述時脈PLL_DQS與PLL_DQ的其中之一，此時該些控制時脈的第二時脈是時脈PLL_DQS與PLL_DQ的其中另一），且該些時脈閘控電路740（例如：圖2之實體層時脈閘控電路124、第一時脈閘控電路142、第二時脈閘控電路152與第三時脈閘控電路162）用來依據該記憶體控制器之一節能訊號（例如：前述實體層時脈致能訊號、第一閘控訊號、第二閘控訊號與第三閘控訊號的至少其中之一）輸出或暫停輸出該實體層時脈、該第一時脈、該第二時脈與該第三時脈的至少其中之一。
於圖7之實施例的另一實作範例中，一延遲鎖定迴路被導入以接收來自多相位時脈產生器710的第二時脈，從而依據該第二時脈產生一第三時脈（其均等或不同於前述第三時脈）。更詳細地說，如圖8所示，DDR SDRAM實體層介面電路800進一步包含一延遲鎖定迴路（DLL）810，該延遲鎖定迴路810用來依據該第二時脈與一相位差設定輸出該第二時脈與該第三時脈，藉此該第二時脈與該第三時脈之間的相位差為90度或數百皮秒符合一DDR標準規範；接著，該第二時脈與該第三時脈被分別輸出至該些時脈閘控電路740之一第二時脈閘控電路（例如：圖2之第二時脈閘控電路152）與一第三時脈閘控電路（例如：圖2之第三時脈閘控電路162）。
於圖7之實施例的又一實作範例中，一延遲鎖定迴路被導入以接收來自該些時脈閘控電路740的其中之一（例如：第二時脈閘控電路）的第二時脈，從而依據該第二時脈產生一第三時脈（其均等或不同於前述第三時脈）。更詳細地說，如圖9所示，DDR SDRAM實體層介面電路900進一步包含一延遲鎖定迴路（DLL）910，該延遲鎖定迴路910用來依據該第二時脈與一相位差設定輸出該第二時脈與該第三時脈，藉此該第二時脈與該第三時脈之間的相位差為90度或數百皮秒符合一DDR標準規範；接著，該第二時脈與該第三時脈被分別輸出至該些先進先出緩衝器750之一第二先進先出緩衝器（例如：圖2之第二先進先出緩衝器154）與一第三先進先出緩衝器（例如：圖2之第三先進先出緩衝器164）。
圖10顯示本發明之DDR SDRAM控制裝置的實施例能夠執行節電操作。圖10之DDR SDRAM控制裝置1000包含一記憶體控制器1010與一DDR SDRAM實體層電路1020，其中DDR SDRAM實體層電路1020耦接於記憶體控制器1010與一儲存電路1030之間。記憶體控制器1010可藉由一系統匯流排耦接至一主機，記憶體控制器1010用來控制資料傳輸與資料接收，並輸出一控制訊號（例如：一命令/位址訊號C/A）、一資料訊號與一節能訊號（例如：前述實體層時脈致能訊號、第一閘控訊號、第二閘控訊號與第三閘控訊號的至少其中之一）。DDR SDRAM實體層電路1020耦接記憶體控制器1010，用來調整記憶體控制器1010與儲存電路1030之間的訊號的相位，並用來輸出該控制訊號給儲存電路1030，以及用來依據該節電訊號執行節電操作（例如：時脈閘控操作）。儲存電路1030耦接DDR SDRAM實體層電路1020，用來依據該控制訊號儲存或輸出資料。
於圖10之實施例的實作範例中，DDR SDRAM實體層電路1020包含圖7之DDR SDRAM實體層介面電路700除了該些時脈閘控電路740；換言之，DDR SDRAM實體層電路1020選擇性地包含該些時脈閘控電路740。具體而言，DDR SDRAM實體層電路1020包含至少一時脈閘控電路（例如：圖2之實體層時脈閘控電路124、第一時脈閘控電路142、第二時脈閘控電路152與第三時脈閘控電路162的至少其中之一），而非包含全部的時脈閘控電路740。
由於本領域具有通常知識者能夠參酌圖1~9之實施例的揭露來瞭解圖10之實施例的細節與變化，亦即圖1~9之實施例的一部或全部技術特徵可合理地應用於圖10之實施例中，重覆及冗餘之說明在此省略。
綜上所述，相較於先前技術，本發明既省成本又能節能。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:DDR SDRAM實體層介面電路 110:多相位時脈產生器 120:除頻電路 130:時脈輸出路徑 140:第一輸出電路 150:第二輸出電路 160:第三輸出電路 PLL_DCK:儲存電路參考時脈 PLL_DCA:第一時脈 PLL_DQS:第二時脈 PLL_DQ:第三時脈 PHY clock:實體層時脈 C/AIN:第一輸入訊號 C/AOUT:第一輸出訊號 DE:第二輸入訊號 DQS:第二輸出訊號 DATA:第三輸入訊號 DQ:第三輸出訊號 122:除頻器 124:實體層時脈閘控電路 142:第一時脈閘控電路 144:第一FIFO（第一先進先出緩衝器） 152:第二時脈閘控電路 154:第二FIFO（第二先進先出緩衝器） 162:第三時脈閘控電路 164:第三FIFO（第三先進先出緩衝器） DIN、RCLK、WCLK:輸入端 DOUT:輸出端 30:閘控元件 300:閘控電路 310:先進先出緩衝器 320:閘控元件 410:閂鎖器 420:及閘 510:時脈產生器 520:致能開關 530:儲存電路參考時脈輸出電路 540:第一時脈輸出電路 550:第二時脈輸出電路 560:第三時脈輸出電路 PLL_CLK:基礎時脈 EN:致能訊號 600:輸出電路 610:相位插補器 620:同步器 630:突波消除電路 PH_CLK:時脈 CLK_EN:訊號 700:DDR SDRAM實體層介面電路 710:多相位時脈產生器 720:時脈輸出路徑 730:除頻電路 740:複數個時脈閘控電路 750:複數個先進先出緩衝器 first clock:第一時脈 second clock:第二時脈 800:DDR SDRAM實體層介面電路 810:DLL（延遲鎖定迴路） third clock:第三時脈 900:DDR SDRAM實體層介面電路 910:DLL（延遲鎖定迴路） 1000:DDR SDRAM控制裝置 1010:記憶體控制器 1020:DDR SDRAM實體層電路 1030:儲存電路
［圖1］顯示本發明之DDR SDRAM實體層介面電路的實施例； ［圖2］顯示圖1之實施例的實作範例； ［圖3a］顯示用於圖2之實體層時脈閘控電路之實作的閘控電路範例； ［圖3b］顯示用於圖2之第一、第二與第三時脈閘控電路之每一個的實作的閘控電路範例； ［圖4］顯示圖3a~3b之閘控元件的實施例； ［圖5］顯示圖1之多相位時脈產生器的實施例； ［圖6］顯示可作為圖5之每一輸出電路的輸出電路範例； ［圖7］顯示本發明之DDR SDRAM實體層介面電路的另一實施例； ［圖8］顯示本發明之DDR SDRAM實體層介面電路的又一實施例； ［圖9］顯示本發明之DDR SDRAM實體層介面電路的再一實施例；以及 ［圖10］顯示本發明之DDR SDRAM控制裝置的實施例能夠執行節電操作。
100:DDR SDRAM實體層介面電路
110:多相位時脈產生器
120:除頻電路
130:時脈輸出路徑
140:第一輸出電路
150:第二輸出電路
160:第三輸出電路
PLL_DCK:儲存電路參考時脈
PLL_DCA:第一時脈
PLL_DQS:第二時脈
PLL_DQ:第三時脈
PHY clock:實體層時脈
C/AIN:第一輸入訊號
C/AOUT:第一輸出訊號
DE:第二輸入訊號
DQS:第二輸出訊號
DATA:第三輸入訊號
DQ:第三輸出訊號

Claims (10)

  1. 一種雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層介面電路，耦接於一記憶體控制器與一儲存電路之間，該DDR SDRAM實體層介面電路包含：一多相位時脈產生器，用來產生複數個時脈，該複數個時脈包含一儲存電路參考時脈、一第一時脈、一第二時脈以及一第三時脈，其中該第二時脈的相位不同於該第三時脈的相位；一除頻電路，用來依據該第一時脈產生一實體層時脈；一時脈輸出路徑，耦接該多相位時脈產生器，用來輸出該儲存電路參考時脈給該儲存電路；一第一輸出電路，用來依據該記憶體控制器之一第一輸入訊號、該第一時脈與該實體層時脈輸出一第一輸出訊號給該儲存電路；一第二輸出電路，用來依據該記憶體控制器之一第二輸入訊號、該第二時脈與該實體層時脈輸出一第二輸出訊號給該儲存電路；以及一第三輸出電路，用來依據該記憶體控制器之一第三輸入訊號、該第三時脈與該實體層時脈輸出一第三輸出訊號給該儲存電路。
  2. 如申請專利範圍第1項所述之DDR SDRAM實體層介面電路，其中，該除頻電路包含：一除頻器，用來依據該第一時脈產生該實體層時脈；以及 一實體層時脈閘控電路，用來依據該記憶體控制器之一實體層時脈致能訊號輸出或暫停輸出該實體層時脈給該第一輸出電路、該第二輸出電路與該第三輸出電路；該第一輸出電路包含：一第一時脈閘控電路，用來依據該記憶體控制器之一第一閘控訊號輸出或暫停輸出該第一時脈給一第一先進先出緩衝器；以及該第一先進先出緩衝器，用來依據該第一輸入訊號、該第一時脈與該實體層時脈輸出該第一輸出訊號給該儲存電路；該第二輸出電路包含：一第二時脈閘控電路，用來依據該記憶體控制器之一第二閘控訊號輸出或暫停輸出該第二時脈給一第二先進先出緩衝器；以及該第二先進先出緩衝器，用來依據該第二輸入訊號、該第二時脈與該實體層時脈輸出該第二輸出訊號給該儲存電路；以及該第三輸出電路包含：一第三時脈閘控電路，用來依據該記憶體控制器之一第三閘控訊號輸出或暫停輸出該第三時脈給一第三先進先出緩衝器；以及該第三先進先出緩衝器，用來依據該第三輸入訊號、該第三時脈與該實體層時脈輸出該第三輸出訊號給該儲存電路。
  3. 如申請專利範圍第2項所述之DDR SDRAM實體層介面電路，其中，該實體層時脈閘控電路包含： 一實體層時脈閘控元件，用來接收該實體層時脈致能訊號與該實體層時脈，並依據該實體層時脈致能訊號輸出或暫停輸出該實體層時脈給該第一輸出電路、該第二輸出電路與該第三輸出電路；該第一時脈閘控電路包含：一第一時脈先進先出緩衝器，用來依據該第一閘控訊號、該實體層時脈與該第一時脈輸出一第一時脈致能訊號；以及一第一時脈閘控元件，用來接收該第一時脈致能訊號與該第一時脈，並依據該第一時脈致能訊號輸出或暫停輸出該第一時脈給該第一先進先出緩衝器；該第二時脈閘控電路包含：一第二時脈先進先出緩衝器，用來依據該第二閘控訊號、該實體層時脈與該第二時脈輸出一第二時脈致能訊號；以及一第二時脈閘控元件，用來接收該第二時脈致能訊號與該第二時脈，並依據該第二時脈致能訊號輸出或暫停輸出該第二時脈給該第二先進先出緩衝器；該第三時脈閘控電路包含：一第三時脈先進先出緩衝器，用來依據該第三閘控訊號、該實體層時脈與該第三時脈輸出一第三時脈致能訊號；以及一第三時脈閘控元件，用來接收該第三時脈致能訊號與該第三時脈，並依據該第三時脈致能訊號輸出或暫停輸出該第三時脈給該第三先進先出緩衝器。
  4. 如申請專利範圍第1項所述之DDR SDRAM實體層介面電路，其中該多相位時脈產生器包含：一時脈產生器，用來產生一基礎時脈；一致能開關，用來輸出一致能訊號；以及複數個時脈輸出電路，包含：一儲存電路參考時脈輸出電路，用來依據一參考時脈相位設定、該基礎時脈與該致能訊號輸出該儲存電路參考時脈；一第一時脈輸出電路，用來依據一第一時脈相位設定、該基礎時脈與該致能訊號輸出該第一時脈；一第二時脈輸出電路，用來依據一第二時脈相位設定、該基礎時脈與該致能訊號輸出該第二時脈；以及一第三時脈輸出電路，用來依據一第三時脈相位設定、該基礎時脈與該致能訊號輸出該第三時脈。
  5. 如申請專利範圍第4項所述之DDR SDRAM實體層介面電路，其中，該儲存電路參考時脈輸出電路包含：一參考時脈相位調整電路，用來依據該基礎時脈產生一輸入參考時脈；一參考時脈致能同步器，用來依據該致能訊號與該輸入參考時脈產生一參考時脈致能訊號；以及一參考時脈突波消除電路，用來依據該參考時脈致能訊號與該輸入參考時脈輸出該儲存電路參考時脈；該第一時脈輸出電路包含： 一第一時脈相位調整電路，用來依據該基礎時脈產生一輸入第一時脈；一第一時脈致能同步器，用來依據該致能訊號與該輸入第一時脈產生一第一時脈致能訊號；以及一第一時脈突波消除電路，用來依據該第一時脈致能訊號與該輸入第一時脈輸出該第一時脈；該第二時脈輸出電路包含：一第二時脈相位調整電路，用來依據該基礎時脈產生一輸入第二時脈；一第二時脈致能同步器，用來依據該致能訊號與該輸入第二時脈產生一第二時脈致能訊號；以及一第二時脈突波消除電路，用來依據該第二時脈致能訊號與該輸入第二時脈輸出該第二時脈；以及該第三時脈輸出電路包含：一第三時脈相位調整電路，用來依據該基礎時脈產生一輸入第三時脈；一第三時脈致能同步器，用來依據該致能訊號與該輸入第三時脈產生一第三時脈致能訊號；以及一第三時脈突波消除電路，用來依據該第三時脈致能訊號與該輸入第三時脈輸出該第三時脈。
  6. 一種雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層介面電路，耦接於一記憶體控制器與一儲存電路之間，該DDR SDRAM實體層介面電路包含：一多相位時脈產生器，用來產生一儲存電路參考時脈與複數個控制時脈，其中該複數個控制時脈包含一第一時脈與一第二時脈； 一時脈輸出路徑，用來輸出該儲存電路參考時脈給該儲存電路；一除頻電路，用來依據該第一時脈產生一實體層時脈；複數個時脈閘控電路，用來依據該記憶體控制器之閘控而運作，從而輸出或暫停輸出該實體層時脈、輸出或暫停輸出該第一時脈、以及輸出或暫停輸出該第二時脈；以及複數個先進先出緩衝器，用來於該複數個時脈閘控電路輸出該實體層時脈、該第一時脈與該第二時脈時，依據該記憶體控制器之輸出控制、該實體層時脈與該複數個控制時脈而運作，從而輸出一第一輸出訊號、一第二輸出訊號以及一第三輸出訊號給該儲存電路。
  7. 一種雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)控制裝置，包含：一記憶體控制器，用來控制資料傳送與資料接收，以及輸出一控制訊號與一節電訊號；以及一DDR SDRAM實體層電路，耦接於該記憶體控制器與一儲存電路之間，並用來輸出該控制訊號給該儲存電路以及依據該節電訊號執行一節電操作，其中該儲存電路用來依據該控制訊號儲存或輸出資料，該DDR SDRAM實體層電路包含：一多相位時脈產生器，用來產生一儲存電路參考時脈與複數個控制時脈，其中該複數個控制時脈包含一第一時脈與一第二時脈；一時脈輸出路徑，用來輸出該儲存電路參考時脈給該儲存電路；一除頻電路，用來依據該第一時脈產生一實體層時脈； 至少一時脈閘控電路，用來依據該節電訊號而運作，從而輸出或暫停輸出該實體層時脈、該第一時脈以及該第二時脈的至少其中之一給複數個先進先出緩衝器的至少其中之一；以及該複數個先進先出緩衝器，用來於該實體層時脈、該第一時脈與該第二時脈被輸出給該複數個先進先出緩衝器時，依據該記憶體控制器之控制、該實體層時脈與該複數個控制時脈而運作，從而輸出一第一輸出訊號、一第二輸出訊號以及一第三輸出訊號給該儲存電路。
  8. 如申請專利範圍第7項所述之DDR SDRAM控制裝置，其中該至少一時脈閘控電路包含串接之一先進先出緩衝器與一時脈閘控元件。
  9. 如申請專利範圍第7項所述之DDR SDRAM控制裝置，其中該複數個控制時脈包含一第三時脈，該至少一時脈閘控電路用來依據該節電訊號輸出或暫停輸出該實體層時脈、該第一時脈、該第二時脈以及該第三時脈的至少其中之一。
  10. 如申請專利範圍第9項所述之DDR SDRAM控制裝置，其中該複數個先進先出緩衝器包含：一第一先進先出緩衝器，用來依據該記憶體控制器之第一控制、該實體層時脈與該第一時脈輸出該第一輸出訊號；一第二先進先出緩衝器，用來依據該記憶體控制器之第二控制、該實體層時脈與該第二時脈輸出該第二輸出訊號；以及一第三先進先出緩衝器，用來依據該記憶體控制器之第三控制、該實體層時脈與該第三時脈輸出該第三輸出訊號。
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