JP2005276396A

JP2005276396A - メモリインターフェイス制御回路

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Publication number: JP2005276396A
Application number: JP2004092268A
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Inventors: Mutsumi Aoki; 睦青木
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Filing date: 2004-03-26
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Abstract

【課題】ＲＡＭの配置制限を緩和し、グリッジノイズ耐性にすぐれた、メモリインターフェース制御回路を提供する。
【解決手段】可変遅延回路４は、データストローブ信号の遅延を調整し、制御回路１３は、補助信号を生成し、可変遅延回路３は、補助信号ＳＤＦの遅延を調整し、マスク生成回路５は、遅延されたデータストローブ信号及び遅延された補助信号を基に、マスク信号を生成し、論理積回路６は、遅延されたデータストローブ信号にマスク信号を適用することにより、グリッジのないデータストローブ信号を生成する。ライトアドレス信号生成回路７で、グリッジのないデータストローブ信号を基に、フリップフロップ群９を制御する制御信号を生成し、フリップフロップ群９は、制御信号に従って読出しデータを格納する。セレクタ１０は、リードアドレス信号に従って、フリップフロップ群９からのデータを選択する。
【選択図】図６

Description

本発明は、メモリからデータを読出すためのメモリインターフェース制御回路に関し、特にＤＤＲ２−ＳＤＲＡＭ(Double Data Rate 2-Synchronous Random Access Memory)からデータを読出すためのメモリインターフェース制御回路に関する。

昨今より、ＤＤＲＳＤＲＡＭ(Double Data Rate Synchronous Random Access Memory)が普及してきている。ＤＤＲＳＤＲＡＭとは、ダブルデータレート（ＤＤＲ）モードという高速なデータ転送機能を持ったＳＤＲＡＭのことである。ダブルデータレートモードでは、コンピュータ内で各回路間の同期を取るためのクロック信号の立ち上がり時と立ち下がり時の両方でデータの読み書きが行なえる。

ＤＤＲＳＤＲＡＭは外部クロックの２倍の周波数でデータの入出力を行うため、ＳＤＲＳＤＲＡＭよりも確定データの幅が狭くなる。メモリからコントローラまでの配線長が異なると、データがレシーバに届くまでの時間（フライトタイム）に差が生じ、レシーバがデータを取り込むタイミングを決定することが困難になる。ＤＤＲＳＤＲＡＭでは、レシーバにデータを転送するタイミングを知らせるために、データ・ストローブ信号（ＤＱＳ）を採用している。ＤＱＳは双方向ストローブ信号で、リード／ライト動作時にデータ入出力の動作基準クロックとして機能する。

図１に示すように、リード動作ではＤＱＳのエッジとリード・データのエッジは一致するが、ライト動作ではＤＱＳのエッジはライト・データの中央に位置する。コントローラがＤＤＲＳＤＲＡＭからリード・データを受け取る場合、受け取ったＤＱＳをリード・データの中央まで、内部で遅らせる。

次に、リード・サイクル中のデータストローブ信号ＤＱＳについて説明する。

リード・サイクル中、ＤＤＲＳＤＲＡＭはクロック（ＣＫ）に同期したデータ・ストローブ信号（ＤＱＳ）を制御する。レシーバはＤＱＳを基準にして、データ（ＤＱ）の取り込みを行う。リード・サイクル中のＤＱＳの動作は次の通りとなる。

（１）データが出力されていない状態では、データストローブ信号ＤＱＳは、ハイ・インピーダンス状態である（図２中２０１）。

（２）リード・コマンド（ＲＥＡＤ）入力後、データストローブ信号ＤＱＳはデータ出力の約１クロック前にロウ・レベルになる。（図２中２０２）。

（３）有効データがメモリから出力され始めると、データストローブ信号ＤＱＳは、クロック（ＣＫ）と同周波数のトグルを開始し、トグルは、バーストリードが終了するまで継続する（図２中２０３）。図２の例では、バーストデータの形態を有する有効データは、２タイムスロット分（Ｑ０及びＱ１）有り、データストローブ信号は２回トグルする。

（４）バースト・リードが終了すると、データストローブ信号ＤＱＳは、再びハイ・インピーダンスになる。

図３に示すように、リード動作でのデータ・ストローブ・パターンは、プリアンブル、トグル及びポストアンブルから構成される。

ＤＤＲＳＤＲＡＭがバンク・アクティブ状態のときにリード・コマンド（ＲＥＡＤ）を受け取ると、データ・ストローブ信号ＤＱＳはハイ・インピーダンスからロウ・レベルに変化する。このロウ・レベルがリード・プリアンブルである。リード・プリアンブルは最初のデータが出力される約１クロック前に生ずる。リード・プリアンブルに続いて、データ・ストローブ信号ＤＱＳはｍデータがデータ入出力端子（ＤＱ）上に有効データがある期間、クロック信号と同一の周波数でトグルする。最後のデータが転送された後のロウ・レベルの期間がリード・ポストアンブルである。リード・ポストアンブルは最後のデータのエッジから約１／２クロックの間生ずる。

データストローブ信号ＤＱＳは、ハイインピーダンス状態からプリアンブルに遷移し、また、ポストアンブルからハイインピーダンス状態に移行する。ポストアンブルからハイインピーダンス状態に移行する時に、信号反射のためグリッジノイズが発生する。

従来のＤＤＲ−ＳＤＲＡＭインターフェイス動作を図４を参照して説明する。従来のＤＤＲ−ＳＤＲＡＭ(Double Data Rate-Synchronous Random Access Memory)では、グリッジノイズのため、出力バッファであるＦＩＦＯ内のデータを壊すが、転送周波数がＬＳＩ側ＣＬＫと比べて遅かったため、同期化の余地があった。

なお、本発明に関連する先行技術文献としては、以下のものがあげられる。
特開２００１−１８９０７８号公報特開２００３−０５０７３９号公報特開２００３−０５９２６７号公報特開２００３−１７３２９０号公報

ＤＤＲ―ＳＤＲＡＭの次世代のメモリとして、ＤＤＲ２−ＳＤＲＡＭ(Double Data Rate 2-Synchronous Random Access Memory)が登場してきている。

ＤＤＲ２−ＳＤＲＡＭは、ＤＤＲ−ＳＤＲＡＭと比較して、以下のような違いを有する。パッケージがＴＳＯＰから、ＦＢＧＡに変更された。電源電圧が２．５ボルトから１．８ボルトに変更された。最大容量が１Ｇバイトから２Ｇバイトに増えた。内部バンク数が、４から４又は８に変更された。動作スピードが倍になった。信号終端がマザーボードからチップに変更された。

ＤＤＲ２−ＳＤＲＡＭでは転送周波数がＤＤＲ２−ＳＤＲＡＭの倍になるため、図５のようにそのままでは同期化ができない。このため、グリッジノイズが乗っても問題なくデータ転送ができるような配線長を決めてＲＡＭの配置位置に制限をかけて対応を行う。また、特定タイミングでマスクをかけデータストローブ信号にグリッジノイズが乗らないようにしても複数のＲＡＭの配置位置にはやはり制限がでる。

従来使用されているＤＤＲ−ＳＤＲＡＭでは転送周波数が低いため、図４の様に例えハイインピーダンス切替時にグリッジノイズが乗ったとしてもデータをとる窓があった。しかし、ＤＤＲ２−ＳＤＲＡＭではＤＤＲ−ＳＤＲＡＭと比べて転送周波数が倍になっており、図５の様にデータを同期化する窓がなくなってしまう。

本発明の目的は、ＲＡＭの配置制限を緩和し、グリッジノイズ耐性にすぐれた、メモリインターフェース制御回路を提供することにある。

本発明によれば、リードコマンドを入力してから所定遅延時間が経過した後にバーストデータを出力し、前記リードコマンドの入力後に始まり前記バーストデータの出力が始まる直前に終了する所定期間にプリアンブル状態となり、前記バーストデータの出力期間においては前記バーストデータの各タイムスロット毎に変化するトグル状態となり、前記バーストデータの出力期間の直後から所定期間ポストアンブル状態となるデータストローブ信号を出力するメモリから前記バーストデータ中の各タイムスロットのデータを読み出すメモリインターフェース制御回路において、前記データストローブ信号を基に、前記バーストデータの各タイムスロットのデータの確定期間にトグルし、該トグルが終了した時から、早くとも、前記バーストデータ中の各タイムスロットのデータを一時的に保持するバッファ回路から前記バーストデータの全タイムスロットのデータの読出しが終了する時までの期間、トグル終了時のレベルを維持する第２次データストローブ信号を生成する第２次データストローブ信号生成回路を備えることを特徴とするメモリインターフェース制御回路が提供される。

上記のメモリインターフェース制御回路において、前記第２次データストローブ信号生成回路は、前記データストローブ信号を遅延させる遅延回路と、前記遅延回路により遅延された遅延データストローブ信号を基に、マスク信号を生成するマスク回路と、前記遅延データストローブ信号に前記マスク信号を適用することにより、前記第２次データストローブ信号を生成する論理回路と、を備えていてもよい。

上記のメモリインターフェース制御回路は、前記遅延データストローブ信号のプリアンブル期間が始まる時から前記遅延データストローブ信号の前記トグル期間が始まる時までの間に前記マスク信号をディスエーブルレベルからイネーブルレベルに遷移させ、且つ、該イネーブルレベルが継続する期間を制限するための補助信号を生成する補助信号生成回路を更に備え、前記マスク回路は、前記遅延データストローブ信号に加え、前記補助信号を基に、前記マスク信号を生成してもよい。

上記のメモリインターフェース制御回路において、前記マスク回路は、第１のＤタイプフリップフロップ、第２のＤタイプフリップフロップ、論理積ゲート及び論理和ゲートを備え、前記第１のＤタイプフリップフロップは、前記第２次データストローブ信号の反転信号をクロック信号として利用し、当該第１のＤタイプフリップフロップの反転出力信号を入力信号として利用し、前記第２のＤタイプフリップフロップは、前記第２次のデータストローブ信号の反転信号をクロック信号として利用し、前記論理積ゲートの出力信号を入力信号として利用し、前記論理積回路は、前記補助信号を第１の入力信号として利用し、前記第１のＤタイプフリップフロップの反転出力信号を第２の入力信号として利用し、前記論理和回路は、前記補助信号を第１の入力信号として利用し、前記第２のＤタイプフリップフロップの非反転出力信号を第２の入力信号として利用し、前記論理和回路の出力信号が前記マスク信号として利用されるようにしてもよい。

上記のメモリインターフェース制御回路は、キャリブレーション用パターンを用いて、前記遅延回路の遅延時間を調整する制御回路を更に備えていてもよい。

上記のメモリインターフェース制御回路は、前記第２次データストローブ信号を利用して、前記バーストデータの全タイムスロットのデータを一時記憶するバッファ回路を更に備えていてもよい。

上記のメモリインターフェース制御回路は、前記第２次データストローブ信号の立ち上がりを利用して、前記第２次データストローブ信号の第１の分周信号を生成する第１の分周回路と、前記第２次データストローブ信号の立ち下がりを利用して、前記第２次データストローブ信号の第２の分周信号を生成する第２の分周回路と、を更に備え、前記バッファ回路は、前記第１の分周信号及び前記第２の分周信号をクロックイネーブル信号として利用し、前記第２次データストローブ信号をクロック信号として利用し、前記バーストデータの全タイムスロットのデータを一時記憶するＤタイプフリップフロップ群を備えていてもよい。

本発明によれば、以下に記載するような効果を奏する。

第１の効果はデータストローブ信号ＤＱＳに必要なとき以外はマスクをしているので、グリッジノイズ耐性が高いことである。

第２の効果はマスクタイミングを可変遅延回路を通すことにより最適値に設定できるため、メモリと転送を行うＬＳＩとの物理的な配置位置制限を緩和できることである。

第３の効果はデータストローブ信号ＤＱＳの変化タイミングを可変遅延回路で調整できるため、最適値に調整できることである。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

本発明の特徴は、メモリ（特にＤＤＲ２−ＳＤＲＡＭ）とＬＳＩ間におけるデータ転送において、データストローブ信号ＤＱＳのグリッジノイズ耐性を向上し、かつメモリと転送を行うＬＳＩとの物理的な配置位置制限を緩和できることを特徴としている。

図６が本発明の実施形態を表すブロック図である。図６において、Ｉ／Ｏバッファ１はＤＤＲ２−ＳＤＲＡＭから読み出されたデータを受ける入力バッファである。Ｉ／Ｏバッファ２は同じくＤＤＲ２−ＳＤＲＡＭから読み出されたデータストローブ信号を受ける入力バッファである。なお、データストローブ信号はＤＤＲ２−ＳＤＲＡＭではｂａｌａｎｃｅ入出力である。また、本来Ｉ／Ｏバッファ１及び２は双方向バッファであるが、本実施形態は入力側についての実施形態であるため、入力バッファとして記載している。可変遅延回路３は制御回路１３より出される基本マスク信号ＳＤＥの変化タイミングを、制御回路１３から出される遅延制御信号によって最適値に調整する。ＤＤＲ２−ＳＤＲＡＭから出されるデータストローブ信号ＤＱＳはデータ信号ＤＱと同位相で出力されるので、そのままデータストローブ信号とするとデータを受け取るタイミングが厳しい（窓が無い）ため可変遅延回路４により、クロックの半周期ほど位相をずらす制御を行う。マスク生成回路５は可変遅延回路３によって遅延が調整された基本マスク信号ＳＤＦと可変遅延回路４によって遅延が調整されたデータストローブ信号ＤＱＳＬからマスク信号ＤＱＥを生成する。論理積回路６はマスク生成回路５で生成されたマスク信号ＤＱＥとデータストローブ信号ＤＱＳＬとの論理積を取ることにより、データストローブ信号ＤＱＳＬからグリッジノイズを削除したデータストローブ信号ＤＱＳＰを生成する。ライトアドレス信号生成回路７はデータストローブ信号ＤＱＳＰを基にフリップフロップＦ／Ｆ回路群９に書き込む順番を制御するためのライトアドレス信号を生成する。このライトアドレス信号生成回路７とフリップフロップＦ／Ｆ回路群９及びセレクタ１０はＦＩＦＯ（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏｕｔ）回路１１として機能する。フリップフロップＦ／Ｆ８はセレクタ１０を制御するリードアドレス信号をクロックに同期させる。フリップフロップＦ／Ｆ１２はＦＩＦＯ１１の出力であるＦＩＦＯＯＵＴ信号をクロックに同期させる。なお、リードアドレス信号は本インターフェース制御回路が搭載されるＬＳＩの装置論理信号である。制御回路１３は遅延調整前の基本マスク信号ＳＤＥを生成する機能、可変遅延回路３を制御する機能、可変遅延回路４を制御する機能を有すると共に、ＤＤＲ２−ＳＤＲＡＭへのキャリブレーション用パターン生成機能を有し、装置初期化時にこのパターンを期待値としてＰＡＳＳ／ＦＡＩＬ判定を行い、最適な遅延時間が実現されるように遅延回路３及び４の遅延時間のキャリブレーションを行う。

このようにして、本実施形態では、データストローブ信号に必要なとき以外にはマスクをかけているので、データストローブ信号のグリッジノイズ耐性を向上することができる。また、可変遅延回路３及び４を有しているため、ＤＤＲ２−ＳＤＲＡＭと転送を行うＬＳＩとの物理的な配置位置の違いから生じる遅延差を吸収するようなグリッジノイズマスク機能を有することができる。

図７に本発明の一実施形態としての回路構成を示す。図７において、Ｉ／Ｏバッファ１はＤＤＲ２−ＳＤＲＡＭから読み出されたデータＤＱｎを受ける入力バッファである。Ｉ／Ｏバッファ２はＤＤＲ２−ＳＤＲＡＭから読み出されたデータストローブ信号ＤＱＳを受ける入力バッファである。なお、データストローブ信号はＤＤＲ２−ＳＤＲＡＭではｂａｌａｎｃｅ入出力である。また、本来Ｉ／Ｏバッファ１及び２は双方向バッファであるが、本実施形態は入力側についての実施形態であるため、入力バッファとして記載している。可変遅延回路３は制御回路１３より出される基本マスク信号ＳＤＥの変化タイミングを制御回路１３から出される遅延制御信号によって最適値に調整する。なお、基本マスク信号ＳＤＥは、リードコマンドのタイミングを基準として生成される。ＤＤＲ２−ＳＤＲＡＭから出されるデータストローブ信号ＤＱＳはデータ信号ＤＱと同位相で出力されるので、そのままデータストローブ信号とするとデータを受け取るタイミングが厳しい（窓が無い）ため可変遅延回路４により、クロックの半周期ほど位相をずらす制御を行う。マスク生成回路５は可変遅延回路３によって遅延が調整された基本マスク信号ＳＤＦと可変遅延回路４によって遅延が調整されたデータストローブ信号ＤＱＳＬを基にマスク信号ＤＱＥを生成する。論理積回路６はマスク生成回路で生成されたマスク信号ＤＱＥをデータストローブ信号ＤＱＳＬに適用することにより、データストローブ信号ＤＱＳＬからグリッジノイズを削除したデータストローブ信号ＤＱＳＰを生成する。ライトアドレス信号生成回路７はデータストローブ信号ＤＱＳＰを基にフリップフロップＦ／Ｆ回路群９に書き込む順番を制御する４つのライトアドレス信号を生成する。本実施形態では、このライトアドレス信号生成回路７とフリップフロップＦ／Ｆ回路群９及び４ｔｏ１セレクタ１０は、全体として、４段のＦＩＦＯ（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏｕｔ）回路１１として機能する。ＦＩＦＯ段数が４段のため、４ｔｏ１セレクタ１０を制御するリードアドレス信号は２ｂｉｔであり、これらはＲＡＤＲ０及びＲＡＤＲ１とする。セレクタ１０はこれらのリードアドレス信号を受ける。フリップフロップＦ／Ｆ１２はＦＩＦＯ１１の出力であるＦＩＦＯＯＵＴ信号を受ける。なお、リードアドレス信号は本インターフェース制御回路が搭載されるＬＳＩの装置論理信号である。制御回路１３は時間調整された基本マスク信号ＳＤＦの基となる基本マスク信号ＳＤＥを生成する機能、可変遅延回路３の遅延時間を制御する機能、可変遅延回路４の遅延時間を制御する機能を有すると共にＤＤＲ２−ＳＤＲＡＭに与えるキャリブレーション用パターンを生成する機能を有し、装置初期化時にこのパターンを期待値としてＰＡＳＳ／ＦＡＩＬ判定を行い、最適な遅延時間になるように遅延回路３及び４のキャリブレーションを行う。

以上詳細に実施形態の構成を述べたが、図７の可変遅延回路３及び４の構成は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。

また、制御回路１３についてもＤＤＲ２―ＳＤＲＡＭへのキャリブレーション用パターン生成は特定アドレスの特定ビットに特定のデータを書き込むだけであり、また、その期待値照合も簡単な排他的論理和回路で構成できる。基本マスク信号ＳＤＥもクロックの３周期時間のみ論理値が“１”である信号であり、その生成が特に難しいわけではないため、その詳細な回路構成は省略する。

図７のマスク生成回路５の動作を図８に示すタイムチャートを使用して説明する。あらかじめ、ＲＥＳＥＴ信号により、ＤタイプフリップフロップＦ／Ｆ１４及びＤタイプフリップフロップＦ／Ｆ１５の非反転出力Ｑを“０”に、反転出力／Ｑを”１”にしておく。遅延調整される前の基本マスク信号ＳＤＥはクロックの３周期時間に”１”となる信号である。遅延調整された基本マスク信号ＳＤＦは、可変遅延回路４によってデータストローブ信号ＤＱＳよりクロックの半周期時間ほど位相をずらされたデータストローブ信号ＤＱＳＬが”０”に確定している期間ｔＲＰＲＥ（リードプリアンブル時間）内に立ち上がるように、基本マスク信号ＳＤＥを可変遅延回路３によって遅延調整した信号である。マスク信号ＤＱＥが”１”であるという前提においてデータストローブ信号ＤＱＳＬの逆相信号である信号ＤＱＳＮをＤタイプフリップフロップＦ／Ｆ１４によって分周した信号の逆相信号である信号ＷＣＢと、遅延調整された基本マスク信号ＳＤＦとの論理積を論理積回路１６で取ることにより信号ＷＣＢＸを作成する。この信号ＷＣＢＸをＤタイプフリップフロップＦ／Ｆ１５で信号ＤＱＳＮに同期させた信号ＤＱＥＲと遅延調整された基本マスク信号ＳＤＦとの論理和を論理和回路１７で取ることにより、マスク信号ＤＱＥを作成する。マスク信号ＤＱＥは“０”でマスク、“１”でマスク解除として働く。このマスク信号ＤＱＥを反転出力論理積回路１８及びインバータ１９で遅延調整されたデータストローブ信号ＤＱＳＬに適用すると、グリッジノイズのないデータストローブ信号ＤＱＳＰが作成される。なお、可変遅延回路４で調整する遅延時間は、データ信号ＤＱｎのＩ／Ｏバッファ１への入力からフリップフロップＦ／Ｆ群９へのデータとしての入力に至るまでの遅延時間とデータストローブ信号ＤＱＳのＩ／Ｏバッファ２への入力からフリップフロップＦ／Ｆ群９へのクロックとしての入力に至るまでの遅延時間を考慮した最適値に設定する。なお、前者の遅延時間には、伝送路における遅延時間及びゲート遅延時間が含まれ、一方、後者の遅延時間には、伝送路における遅延時間、ゲート遅延時間の他に可変遅延回路４における遅延時間が含まれるので、可変遅延回路４における遅延時間を調整することにより、両遅延時間の相対関係を調整することができる。

実際は、メモリ（ＤＤＲ２−ＳＤＲＡＭ）は複数個搭載されるのが一般であるので、図９に示すように本メモリインターフェース制御回路が搭載されるＬＳＩ１から近くに配置されるＤＤＲ２−ＳＤＲＡＭ４と遠くに配置されるＤＤＲ２−ＳＤＲＡＭ５のそれぞれの場合の本メモリインターフェース制御回路全体の動作について図１０及び１１に示すタイムチャートを使用して説明する。なお、グリッジノイズのないデータストローブ信号ＤＱＳＰまでは先の説明と同様であるため省略する。ＤＱＳＰをＤタイプフリップフロップ２０、２１で分周することによりライトアドレス信号ＳＬＡ、ＳＬＢ、ＳＬＣ、ＳＬＤを生成する。これらのライトアドレス信号ＳＬＡ、ＳＬＢ、ＳＬＣ、ＳＬＤは、ホールド機能付きフリップフロップＦ／Ｆ群９（ＤタイプフリップフロップＦ／Ｆ２２、ＤタイプフリップフロップＦ／Ｆ２３、ＤタイプフリップフロップＦ／Ｆ２４、ＤタイプフリップフロップＦ／Ｆ２５）のホールド信号として利用される。ホールド信号は“１”の時スルー、“０”のときホールドとして機能するため、ＤタイプフリップフロップＦ／Ｆ２２にはＤ０、ＤタイプフリップフロップＦ／Ｆ２３にはＤ１、ＤタイプフリップフロップＦ／Ｆ２４にはＤ２、ＤタイプフリップフロップＦ／Ｆ２５にはＤ３のデータが格納される。これらをリードアドレス信号ＲＡＤＲ０、ＲＡＤＲ１によって順番に読み出すことにより、ＦＩＦＯＯＵＴはタイムチャートのようになる。

リードコマンドを発行してから、ＲＡＭから出力されたリードデータがＬＳＩに届く時間はＬＳＩ近端に配置した場合と遠端に配置した場合では図１０及び１１に示すように異なるが、本実施形態を用いれば、近端、遠端それぞれの場合でも問題なくデータを取り込むことができる。

但し、近端と遠端との遅延差はｔＲＰＲＥ（リードプリアンブル時間）より小さいことが必要である。これはデータストローブ信号ＤＱＳＬが“０”に確定している期間内にマスク信号ＳＤＦが立ち上がらなければならないことからくる制限である。

図７ではデータ信号ＤＱの本数は接続するＲＡＭのビット数にあわせて任意であり、ｎ本とした。但し、ｎは４ビット、８ビット、１６ビットが一般的である。また、データストローブ信号ＤＱＳの位相調整に可変遅延回路４を用いたが、受け側ＬＳＩのＦＩＦＯ回路で正確に信号ＤＱｎをサンプリング出来れば固定遅延回路でも問題はない。逆にＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路等をもちいて厳密に遅延調整をおこなっても構わない。同様にマスク信号の調整にも可変遅延回路３を用いたがこれもグリッジノイズをマスクできるならば固定遅延回路でも問題はない。ＦＩＦＯ段数も４段になっているが、問題なく転送できるのであれば２段でも構わない。その場合はライトアドレス信号生成回路７の構成やリードアドレス信号の本数をそれにあった物に変更する必要がある。

また、上記実施形態では、ＦＩＦＯ回路として、図７の７、９、１０の様な回路構成をとったが、同じ機能を有するのならば別の回路構成（たとえば、カウンタを使用する等）としてもよい。マスク生成回路も図７の５の様な回路構成をとったが、同じ機能を有するのならば別の回路構成としてもよい。また、図７ではＦＩＦＯＯＵＴ信号を受けるフリップフロップＦ／Ｆ１２を設けたが、ＦＩＦＯＯＵＴ信号自体既にＬＳＩ側ＣＬＫに同期化しているため、リードアドレス信号を受けるフリップフロップＦ／Ｆ群８から４ｔｏ１セレクタ１０を経由して内部論理に至るまでの遅延時間に余裕があるのならば、フリップフロップＦ／Ｆ１２は無くても構わない。

本発明は、ＤＤＲ２−ＳＤＲＡＭからデータを読出すことに利用することができる。

ＤＤＲ−ＳＤＲＡＭにおけるデータストローブ信号とデータとの間の相対タイミング関係を示す図である。ＤＤＲ−ＳＤＲＡＭのデータストローブ信号の波形を示すタイミング図である。ＤＤＲ―ＳＤＲＡＭのデータストローブ信号の波形を示す他の図である。ＤＤＲ−ＳＤＲＡＭからデータを読み出す従来例による方法を示すタイミング図である。ＤＤＲ２−ＳＤＲＡＭからデータを読出す従来例による方法を示すタイミング図である。本発明の実施形態によるメモリインタフェース制御回路の構成を示すブロック図である。本発明の実施形態によるメモリインタフェース制御回路の構成を示す回路図である。ＤＤＲ２−ＳＤＲＡＭからデータを読出す本発明の実施形態による方法を示すタイミング図である。ＬＳＩから近い場所と遠い場所にＤＤＲ２−ＳＤＲＡＭを配置した場合を示す図である。近端に置いたＤＤＲ２−ＳＤＲＡＭからデータを読出す本発明の実施形態による方法を示すタイミング図である。遠端に置いたＤＤＲ２−ＳＤＲＡＭからデータを読出す本発明の実施形態による方法を示すタイミング図である。

符号の説明

１バッファ
２バッファ
３可変遅延回路
４可変遅延回路
５マスク生成回路
６論理積回路
７ライトアドレス信号生成回路
８フリップフロップ回路
９フリップフロップ回路群
１０セレクタ
１１ＦＩＦＯ回路
１２フリップフロップ回路
１３制御回路

Claims

リードコマンドを入力してから所定遅延時間が経過した後にバーストデータを出力し、前記リードコマンドの入力後に始まり前記バーストデータの出力が始まる直前に終了する所定期間にプリアンブル状態となり、前記バーストデータの出力期間においては前記バーストデータの各タイムスロット毎に変化するトグル状態となり、前記バーストデータの出力期間の直後から所定期間ポストアンブル状態となるデータストローブ信号を出力するメモリから前記バーストデータ中の各タイムスロットのデータを読み出すメモリインターフェース制御回路において、
前記データストローブ信号を基に、前記バーストデータの各タイムスロットのデータの確定期間にトグルし、該トグルが終了した時から、早くとも、前記バーストデータ中の各タイムスロットのデータを一時的に保持するバッファ回路から前記バーストデータの全タイムスロットのデータの読出しが終了する時までの期間、トグル終了時のレベルを維持する第２次データストローブ信号を生成する第２次データストローブ信号生成回路を備えることを特徴とするメモリインターフェース制御回路。
請求項１に記載のメモリインターフェース制御回路において、
前記第２次データストローブ信号生成回路は、
前記データストローブ信号を遅延させる遅延回路と、
前記遅延回路により遅延された遅延データストローブ信号を基に、マスク信号を生成するマスク回路と、
前記遅延データストローブ信号に前記マスク信号を適用することにより、前記第２次データストローブ信号を生成する論理回路と、
を備えることを特徴とするメモリインターフェース制御回路。
請求項２に記載のメモリインターフェース制御回路において、
前記遅延データストローブ信号のプリアンブル期間が始まる時から前記遅延データストローブ信号の前記トグル期間が始まる時までの間に前記マスク信号をディスエーブルレベルからイネーブルレベルに遷移させ、且つ、該イネーブルレベルが継続する期間を制限するための補助信号を生成する補助信号生成回路を更に備え、
前記マスク回路は、前記遅延データストローブ信号に加え、前記補助信号を基に、前記マスク信号を生成することを特徴とするメモリインターフェース制御回路。
請求項３に記載のメモリインターフェース制御回路において、
前記マスク回路は、第１のＤタイプフリップフロップ、第２のＤタイプフリップフロップ、論理積ゲート及び論理和ゲートを備え、
前記第１のＤタイプフリップフロップは、前記第２次データストローブ信号の反転信号をクロック信号として利用し、当該第１のＤタイプフリップフロップの反転出力信号を入力信号として利用し、
前記第２のＤタイプフリップフロップは、前記第２次のデータストローブ信号の反転信号をクロック信号として利用し、前記論理積ゲートの出力信号を入力信号として利用し、
前記論理積回路は、前記補助信号を第１の入力信号として利用し、前記第１のＤタイプフリップフロップの反転出力信号を第２の入力信号として利用し、
前記論理和回路は、前記補助信号を第１の入力信号として利用し、前記第２のＤタイプフリップフロップの非反転出力信号を第２の入力信号として利用し、
前記論理和回路の出力信号が前記マスク信号として利用されることを特徴とするメモリインターフェース制御回路。
請求項２に記載のメモリインターフェース制御回路において、
キャリブレーション用パターンを用いて、前記遅延回路の遅延時間を調整する制御回路を更に備えることを特徴とするメモリインターフェース制御回路。
請求項１に記載のメモリインターフェース制御回路において、
前記第２次データストローブ信号を利用して、前記バーストデータの全タイムスロットのデータを一時記憶するバッファ回路を更に備えることを特徴とするメモリインターフェース制御回路。
請求項６に記載のメモリインターフェース制御回路において、
前記第２次データストローブ信号の立ち上がりを利用して、前記第２次データストローブ信号の第１の分周信号を生成する第１の分周回路と、
前記第２次データストローブ信号の立ち下がりを利用して、前記第２次データストローブ信号の第２の分周信号を生成する第２の分周回路と、を更に備え、
前記バッファ回路は、前記第１の分周信号及び前記第２の分周信号をクロックイネーブル信号として利用し、前記第２次データストローブ信号をクロック信号として利用し、前記バーストデータの全タイムスロットのデータを一時記憶するＤタイプフリップフロップ群を備えることを特徴とするメモリインターフェース制御回路。