JP2003050739A - メモリ制御装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ＤＲＡＭに記録されているデータを高速クロ
ックで常に正しく読み出すメモリ制御装置を提供する。 【解決手段】 遅延量検索モードと遅延量確定モードと
を有し、ＤＲＡＭのデータの読み出し要求がなく且つ遅
延量検索モードにおいては、遅延量制御部は複数の第１
の遅延値を順次出力し、遅延量調節部は第１の遅延値だ
け遅延した取り込みクロックを生成し、リードデータレ
ジスタは取り込みクロックに従ってＤＲＡＭのデータを
取り込み、遅延量制御部はリードデータレジスタが取り
込んだデータが正しいか否かに基づいて最適の第１の遅
延値を決定し、最適の第１の遅延値を第２の遅延値とし
て記憶し、ＤＲＡＭのデータの読み出し要求がある時又
は前記遅延量確定モードにおいては、遅延量調節部は第
２の遅延値だけ遅延した取り込みクロックを生成する、
ことを特徴とするメモリ制御装置である。
ックで常に正しく読み出すメモリ制御装置を提供する。 【解決手段】 遅延量検索モードと遅延量確定モードと
を有し、ＤＲＡＭのデータの読み出し要求がなく且つ遅
延量検索モードにおいては、遅延量制御部は複数の第１
の遅延値を順次出力し、遅延量調節部は第１の遅延値だ
け遅延した取り込みクロックを生成し、リードデータレ
ジスタは取り込みクロックに従ってＤＲＡＭのデータを
取り込み、遅延量制御部はリードデータレジスタが取り
込んだデータが正しいか否かに基づいて最適の第１の遅
延値を決定し、最適の第１の遅延値を第２の遅延値とし
て記憶し、ＤＲＡＭのデータの読み出し要求がある時又
は前記遅延量確定モードにおいては、遅延量調節部は第
２の遅延値だけ遅延した取り込みクロックを生成する、
ことを特徴とするメモリ制御装置である。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関するものである。
関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭに記録されているデータ
をリードレジスタに取り込むタイミングに関するメモリ
制御装置として、特願２０００−１９３４６４に記載さ
れたものが知られている。
をリードレジスタに取り込むタイミングに関するメモリ
制御装置として、特願２０００−１９３４６４に記載さ
れたものが知られている。
【０００３】従来例のメモリ制御装置及びそのメモリ制
御装置におけるリードデータの格納タイミングを決定す
る例について、図５と図６を用いて説明する。図５にお
いて５０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ１０２にアクセスする外部装置である。メ
モリ制御装置５０１は、基準クロック生成部５１１、リ
ードデータレジスタ５１２、入出力部５１３、比較部５
１４、比較用データレジスタ５１５、遅延量制御部５１
６、遅延量調節部５１７を有する。遅延量調節部５１７
は、多段遅延部５４１、セレクタ５４２を有する。
御装置におけるリードデータの格納タイミングを決定す
る例について、図５と図６を用いて説明する。図５にお
いて５０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ１０２にアクセスする外部装置である。メ
モリ制御装置５０１は、基準クロック生成部５１１、リ
ードデータレジスタ５１２、入出力部５１３、比較部５
１４、比較用データレジスタ５１５、遅延量制御部５１
６、遅延量調節部５１７を有する。遅延量調節部５１７
は、多段遅延部５４１、セレクタ５４２を有する。
【０００４】メモリ制御装置５０１の説明をする。基準
クロック生成部５１１は、遅延値０の基準クロックを多
段遅延部５４１に出力する。ＤＲＡＭ１０２は基準クロ
ックに従ってリードデータを出力する。リードデータレ
ジスタ５１２は、取り込みクロックに従いＤＲＡＭ１０
２からリードデータを読み込み入出力部５１３に出力す
る。入出力部５１３は外部装置１０３から送られたデー
タを入力してライトデータレジスタ（ＤＲＡＭへの書き
込み用レジスタ。図示していない）に伝送し、リードデ
ータレジスタ５１２が出力したデータを入力し、外部装
置に伝送する。後述する遅延量検索モードにおいては、
入出力部５１３はリードデータを出力しない。比較部５
１４は、読み込みテスト時にＤＲＡＭ１０２から読み込
んだテスト値と、比較用データレジスタ５１５に格納さ
れているテスト値を比較し、正しくデータが読み込まれ
たか否か判定し、判定結果（比較結果）を遅延量制御部
５１６に伝送する。比較用データレジスタ５１５は、読
み込みテスト用のテスト値を格納する。遅延量制御部５
１６は、比較部５１４から比較結果を入力し、遅延量調
節部５１７のセレクタ５４２に出力する。多段遅延部５
４１は基準クロックを入力し、異なった遅延値を持つ複
数の取り込みクロックをセレクタ５４２に出力する。セ
レクタ５４２は入力される複数の取り込みクロックの中
から、遅延量制御部５１６が出力した遅延値を持つ取り
込みクロックを選択し、リードデータレジスタ５１２に
出力する。
クロック生成部５１１は、遅延値０の基準クロックを多
段遅延部５４１に出力する。ＤＲＡＭ１０２は基準クロ
ックに従ってリードデータを出力する。リードデータレ
ジスタ５１２は、取り込みクロックに従いＤＲＡＭ１０
２からリードデータを読み込み入出力部５１３に出力す
る。入出力部５１３は外部装置１０３から送られたデー
タを入力してライトデータレジスタ（ＤＲＡＭへの書き
込み用レジスタ。図示していない）に伝送し、リードデ
ータレジスタ５１２が出力したデータを入力し、外部装
置に伝送する。後述する遅延量検索モードにおいては、
入出力部５１３はリードデータを出力しない。比較部５
１４は、読み込みテスト時にＤＲＡＭ１０２から読み込
んだテスト値と、比較用データレジスタ５１５に格納さ
れているテスト値を比較し、正しくデータが読み込まれ
たか否か判定し、判定結果（比較結果）を遅延量制御部
５１６に伝送する。比較用データレジスタ５１５は、読
み込みテスト用のテスト値を格納する。遅延量制御部５
１６は、比較部５１４から比較結果を入力し、遅延量調
節部５１７のセレクタ５４２に出力する。多段遅延部５
４１は基準クロックを入力し、異なった遅延値を持つ複
数の取り込みクロックをセレクタ５４２に出力する。セ
レクタ５４２は入力される複数の取り込みクロックの中
から、遅延量制御部５１６が出力した遅延値を持つ取り
込みクロックを選択し、リードデータレジスタ５１２に
出力する。
【０００５】以上のように構成された従来例のメモリ制
御装置について、以下その動作を説明する。メモリ制御
装置５０１は最適の遅延量を検索する遅延量検索モード
と、確定した遅延量（最適の遅延量）で基準クロックを
遅延させる遅延量確定モードとを有する遅延量検索モー
ドにおけるメモリ制御装置５０１の動作を説明する。始
めにＤＲＡＭ１０２にテスト値を書き込み、比較用デー
タレジスタ５１５に同じ値のテスト値を格納する。遅延
量制御部５１６は最初の遅延値として０が設定されてお
り、遅延値０を遅延量調節部５１７のセレクタ５４２に
出力する。多段遅延部５４１は、基準クロック生成部５
１１から基準クロックを入力し、異なる遅延値を持った
複数の取り込みクロックを生成し、セレクタ５４２に出
力する。セレクタ５４２は入力された複数の取り込みク
ロックの中から、遅延値０の取り込みクロックを選択
し、リードデータレジスタ５１２に出力する。リードデ
ータレジスタ５１２は、遅延値０の取り込みクロックに
従い、ＤＲＡＭ１０２から書き込んだテスト値を読み込
む。
御装置について、以下その動作を説明する。メモリ制御
装置５０１は最適の遅延量を検索する遅延量検索モード
と、確定した遅延量（最適の遅延量）で基準クロックを
遅延させる遅延量確定モードとを有する遅延量検索モー
ドにおけるメモリ制御装置５０１の動作を説明する。始
めにＤＲＡＭ１０２にテスト値を書き込み、比較用デー
タレジスタ５１５に同じ値のテスト値を格納する。遅延
量制御部５１６は最初の遅延値として０が設定されてお
り、遅延値０を遅延量調節部５１７のセレクタ５４２に
出力する。多段遅延部５４１は、基準クロック生成部５
１１から基準クロックを入力し、異なる遅延値を持った
複数の取り込みクロックを生成し、セレクタ５４２に出
力する。セレクタ５４２は入力された複数の取り込みク
ロックの中から、遅延値０の取り込みクロックを選択
し、リードデータレジスタ５１２に出力する。リードデ
ータレジスタ５１２は、遅延値０の取り込みクロックに
従い、ＤＲＡＭ１０２から書き込んだテスト値を読み込
む。
【０００６】比較部５１４はその読み込まれた値と、比
較用データレジスタ５１５に格納されているテスト値を
比較する。リードデータが確定している期間内に取り込
みクロックが設定されていた場合はリードデータレジス
タ５１２に正しい値が読み込まれ、リードデータが確定
していない期間に取り込みクロックが設定されていた場
合はリードデータレジスタ５１２には間違った値が読み
込まれる。比較部５１４は、両者が一致しているかどう
か確認した後、当該比較結果を遅延量制御部５１６に送
る。遅延量制御部５１６は遅延値を１段階増やし、遅延
値１を遅延量調節部５１７のセレクタ５４２に出力す
る。セレクタ５４２は多段遅延部５４１から入力された
複数の取り込みクロックの中から、遅延値１の取り込み
クロックを選択し、リードデータレジスタ５１２に出力
する。
較用データレジスタ５１５に格納されているテスト値を
比較する。リードデータが確定している期間内に取り込
みクロックが設定されていた場合はリードデータレジス
タ５１２に正しい値が読み込まれ、リードデータが確定
していない期間に取り込みクロックが設定されていた場
合はリードデータレジスタ５１２には間違った値が読み
込まれる。比較部５１４は、両者が一致しているかどう
か確認した後、当該比較結果を遅延量制御部５１６に送
る。遅延量制御部５１６は遅延値を１段階増やし、遅延
値１を遅延量調節部５１７のセレクタ５４２に出力す
る。セレクタ５４２は多段遅延部５４１から入力された
複数の取り込みクロックの中から、遅延値１の取り込み
クロックを選択し、リードデータレジスタ５１２に出力
する。
【０００７】以降同様の動作を行い、各遅延値ごとにリ
ードデータを正しく読めるか否かテストする。従来例の
メモリ制御装置の遅延量制御装置は遅延値０〜７を順次
遅延量調節部５１７に伝送する。図６はＤＲＡＭからの
リードデータの出力タイミングと取り込みクロックのタ
イミング（リードデータレジスタ５１２は、取り込みク
ロックの立ち上がりエッジでリードデータを読み込
む。）との関係を示すタイミングチャートである。図６
において６０１と６０２との間の期間においてリードデ
ータが確定しており、それ以外の期間においてリードデ
ータは確定していない。その結果正しく読めたときの遅
延値、つまり図６のリードデータが確定している期間に
立ち上がりエッジを有する取り込みクロックの遅延値
は、ある範囲を持つことになる（図６の例では遅延値２
から６）。遅延量制御部５１６はその範囲の中で中心と
なるような遅延値（図６の例だと４）を最適の遅延値と
して設定する。
ードデータを正しく読めるか否かテストする。従来例の
メモリ制御装置の遅延量制御装置は遅延値０〜７を順次
遅延量調節部５１７に伝送する。図６はＤＲＡＭからの
リードデータの出力タイミングと取り込みクロックのタ
イミング（リードデータレジスタ５１２は、取り込みク
ロックの立ち上がりエッジでリードデータを読み込
む。）との関係を示すタイミングチャートである。図６
において６０１と６０２との間の期間においてリードデ
ータが確定しており、それ以外の期間においてリードデ
ータは確定していない。その結果正しく読めたときの遅
延値、つまり図６のリードデータが確定している期間に
立ち上がりエッジを有する取り込みクロックの遅延値
は、ある範囲を持つことになる（図６の例では遅延値２
から６）。遅延量制御部５１６はその範囲の中で中心と
なるような遅延値（図６の例だと４）を最適の遅延値と
して設定する。
【０００８】次に遅延量確定モードにおけるメモリ制御
装置５０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部５１６は、設定された最適の遅延値
を出力する。遅延量調節部５１７は基準クロックを最適
の遅延値だけ遅延させた取り込みクロックを生成する。
リードデータレジスタ５１２は当該取り込みクロックで
ＤＲＡＭ１０２からのリードデータを読み込む。このこ
とで配線遅延等で多少リードデータが確定している期間
が前後しても、確実にリードデータを取り込むことが可
能となる。この遅延量調節処理は、電源投入時やＤＲＡ
Ｍが使用されていない時間に実行し、あるいはＣＰＵ等
が任意のタイミングで起動することができる。ＤＲＡＭ
１０２に記録されているデータをリードする場合、高速
ページモードをサポートしたＤＲＡＭやシンクロナスＤ
ＲＡＭなどを使用しデータの転送速度を速めようとする
と、リードデータがデータバス上に確定している時間が
短くなる。その確定している時間にリードデータを取り
込まなくてはならない。またリードデータの取り込みタ
イミングが固定されていた場合、温度変化等で配線遅延
が生じデータバス上でリードデータが確定していない期
間に取り込みタイミングが設定される可能性が生じる。
メモリ制御装置はそこで遅延量制御部５１６及び遅延量
調節部５１７を用いてリードデータの取り込みタイミン
グを調節できるようにしている。
装置５０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部５１６は、設定された最適の遅延値
を出力する。遅延量調節部５１７は基準クロックを最適
の遅延値だけ遅延させた取り込みクロックを生成する。
リードデータレジスタ５１２は当該取り込みクロックで
ＤＲＡＭ１０２からのリードデータを読み込む。このこ
とで配線遅延等で多少リードデータが確定している期間
が前後しても、確実にリードデータを取り込むことが可
能となる。この遅延量調節処理は、電源投入時やＤＲＡ
Ｍが使用されていない時間に実行し、あるいはＣＰＵ等
が任意のタイミングで起動することができる。ＤＲＡＭ
１０２に記録されているデータをリードする場合、高速
ページモードをサポートしたＤＲＡＭやシンクロナスＤ
ＲＡＭなどを使用しデータの転送速度を速めようとする
と、リードデータがデータバス上に確定している時間が
短くなる。その確定している時間にリードデータを取り
込まなくてはならない。またリードデータの取り込みタ
イミングが固定されていた場合、温度変化等で配線遅延
が生じデータバス上でリードデータが確定していない期
間に取り込みタイミングが設定される可能性が生じる。
メモリ制御装置はそこで遅延量制御部５１６及び遅延量
調節部５１７を用いてリードデータの取り込みタイミン
グを調節できるようにしている。
【０００９】
【発明が解決しようとする課題】メモリ制御装置は、電
源投入時に遅延量調節処理を必ず行う必要があるが、そ
れ以降は任意のタイミングで遅延量調節処理を行う。し
かし遅延量調節処理中に外部装置がＤＲＡＭにリードア
クセスした場合、従来のメモリ制御装置においては、上
記遅延量検索処理中のいずれかの遅延量（図６において
は、遅延値０〜７のいずれか）でリードデータレジスタ
１１２がＤＲＡＭ１０２からのリードデータを取り込ん
だ。リードアクセスした時のタイミングにおいて遅延値
が０又は７等に設定されていればリードデータレジスタ
１１２は取り込みエラーを生じた。あるいは遅延量調節
処理が終了し、最適な遅延値が確定するまで外部装置の
ＤＲＡＭへのリードアクセス要求の受け入れを遅らす必
要があった本発明は遅延量調節処理中に外部装置がＤＲ
ＡＭにリードアクセスした場合にも、確実に正しいデー
タを読み出して出力するメモリ制御装置を提供すること
を目的とする。遅延量調節処理においてリードデータが
確定している時間が短い場合は、設定できる遅延値をよ
り細かく調節する必要がある。一定範囲の先端から後端
まで遅延値１つ１つに対してＤＲＡＭからデータを正し
く読み出せるか否かを確認した場合、最適の遅延値を検
索して決定するのにある程度の時間を必要としてしま
う。本発明は短い時間で最適の遅延値を検索して決定す
るメモリ制御装置を提供することを目的とする。
源投入時に遅延量調節処理を必ず行う必要があるが、そ
れ以降は任意のタイミングで遅延量調節処理を行う。し
かし遅延量調節処理中に外部装置がＤＲＡＭにリードア
クセスした場合、従来のメモリ制御装置においては、上
記遅延量検索処理中のいずれかの遅延量（図６において
は、遅延値０〜７のいずれか）でリードデータレジスタ
１１２がＤＲＡＭ１０２からのリードデータを取り込ん
だ。リードアクセスした時のタイミングにおいて遅延値
が０又は７等に設定されていればリードデータレジスタ
１１２は取り込みエラーを生じた。あるいは遅延量調節
処理が終了し、最適な遅延値が確定するまで外部装置の
ＤＲＡＭへのリードアクセス要求の受け入れを遅らす必
要があった本発明は遅延量調節処理中に外部装置がＤＲ
ＡＭにリードアクセスした場合にも、確実に正しいデー
タを読み出して出力するメモリ制御装置を提供すること
を目的とする。遅延量調節処理においてリードデータが
確定している時間が短い場合は、設定できる遅延値をよ
り細かく調節する必要がある。一定範囲の先端から後端
まで遅延値１つ１つに対してＤＲＡＭからデータを正し
く読み出せるか否かを確認した場合、最適の遅延値を検
索して決定するのにある程度の時間を必要としてしま
う。本発明は短い時間で最適の遅延値を検索して決定す
るメモリ制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成を有する。請求項１の本発明
は、基準クロックを生成する基準クロック生成部と、取
り込みクロックの遅延値を出力する遅延量制御部と、前
記基準クロック及び前記遅延値を入力し、前記基準クロ
ックを前記遅延値だけ遅延させた取り込みクロックを生
成する遅延量調節部と、前記取り込みクロックに従いＤ
ＲＡＭのデータを読み込むリードデータレジスタと、前
記リードデータレジスタのデータを外部に出力する入出
力部と、読み込みテスト用のデータを格納する比較用デ
ータレジスタと、読み込みテスト時に、前記リードデー
タレジスタに読み込んだデータと、前記比較用データレ
ジスタに格納されているデータとを比較し、比較した結
果を出力するする比較部と、を有し、遅延量検索モード
と、遅延量確定モードと、を有し、前記遅延量制御部
は、複数の遅延値の中から一つの遅延値を選択し、選択
した第１の遅延値を出力する最適遅延量検索部と、確定
した遅延値である第２の遅延値を記憶する最適遅延量記
憶部と、前記第１の遅延値と前記第２の遅延値との中か
ら一つを選択し、前記遅延量調節部に出力するセレクタ
とを有し、外部からＤＲＡＭのデータの読み出し要求が
ない時であって且つ前記遅延量検索モードにおいては、
前記最適遅延量検索部は複数の前記第１の遅延値を順次
出力し、前記セレクタは前記第１の遅延値を選択して出
力し、前記遅延量調節部は前記第１の遅延値だけ遅延し
た取り込みクロックを生成し、前記リードデータレジス
タは前記取り込みクロックに従ってＤＲＡＭのデータを
取り込み、前記比較部は前記リードデータレジスタが取
り込んだデータと前記比較用データレジスタに格納され
たデータとを比較してその比較結果を出力し、前記遅延
量制御部は前記比較結果に基づいて複数の前記第１の遅
延値の中から最適の前記第１の遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の遅延値を前記第２の
遅延値として記憶し、外部からＤＲＡＭのデータの読み
出し要求がある時又は前記遅延量確定モードにおいて
は、前記セレクタは前記第２の遅延値を選択して出力す
る、ことを特徴とするメモリ制御装置である。
め、本発明は以下の構成を有する。請求項１の本発明
は、基準クロックを生成する基準クロック生成部と、取
り込みクロックの遅延値を出力する遅延量制御部と、前
記基準クロック及び前記遅延値を入力し、前記基準クロ
ックを前記遅延値だけ遅延させた取り込みクロックを生
成する遅延量調節部と、前記取り込みクロックに従いＤ
ＲＡＭのデータを読み込むリードデータレジスタと、前
記リードデータレジスタのデータを外部に出力する入出
力部と、読み込みテスト用のデータを格納する比較用デ
ータレジスタと、読み込みテスト時に、前記リードデー
タレジスタに読み込んだデータと、前記比較用データレ
ジスタに格納されているデータとを比較し、比較した結
果を出力するする比較部と、を有し、遅延量検索モード
と、遅延量確定モードと、を有し、前記遅延量制御部
は、複数の遅延値の中から一つの遅延値を選択し、選択
した第１の遅延値を出力する最適遅延量検索部と、確定
した遅延値である第２の遅延値を記憶する最適遅延量記
憶部と、前記第１の遅延値と前記第２の遅延値との中か
ら一つを選択し、前記遅延量調節部に出力するセレクタ
とを有し、外部からＤＲＡＭのデータの読み出し要求が
ない時であって且つ前記遅延量検索モードにおいては、
前記最適遅延量検索部は複数の前記第１の遅延値を順次
出力し、前記セレクタは前記第１の遅延値を選択して出
力し、前記遅延量調節部は前記第１の遅延値だけ遅延し
た取り込みクロックを生成し、前記リードデータレジス
タは前記取り込みクロックに従ってＤＲＡＭのデータを
取り込み、前記比較部は前記リードデータレジスタが取
り込んだデータと前記比較用データレジスタに格納され
たデータとを比較してその比較結果を出力し、前記遅延
量制御部は前記比較結果に基づいて複数の前記第１の遅
延値の中から最適の前記第１の遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の遅延値を前記第２の
遅延値として記憶し、外部からＤＲＡＭのデータの読み
出し要求がある時又は前記遅延量確定モードにおいて
は、前記セレクタは前記第２の遅延値を選択して出力す
る、ことを特徴とするメモリ制御装置である。
【００１１】請求項２の本発明は、基準クロックを生成
する基準クロック生成部と、取り込みクロックの遅延値
を出力する遅延量制御部と、前記基準クロック及び前記
遅延値を入力し、前記基準クロックを前記遅延値だけ遅
延させた取り込みクロックを生成する遅延量調節部と、
前記取り込みクロックに従いＤＲＡＭのデータを読み込
むリードデータレジスタと、前記リードデータレジスタ
のデータを外部に出力する入出力部と、読み込みテスト
用のデータを格納する比較用データレジスタと、読み込
みテスト時に、前記リードデータレジスタに読み込んだ
データと、前記比較用データレジスタに格納されている
データとを比較し、比較結果を出力する比較部と、を有
し、遅延量検索モードと、遅延量確定モードと、を有
し、前記遅延量制御部は、複数の遅延値の中から一つの
遅延値を選択し、選択した第１の遅延値を出力する最適
遅延量検索部と、確定した遅延値である第２の遅延値を
記憶する最適遅延量記憶部と、前記第１の遅延値と前記
第２の遅延値との中から一つを選択し、前記遅延量調節
部に出力するセレクタとを有し、前記遅延量検索モード
においては、前記最適遅延量検索部は複数の前記第１の
遅延値を順次出力し、前記セレクタは前記第１の遅延値
を選択して出力し、前記遅延量調節部は前記第１の遅延
値だけ遅延した取り込みクロックを生成し、前記リード
データレジスタは前記取り込みクロックに従ってＤＲＡ
Ｍのデータを取り込み、前記比較部は前記リードデータ
レジスタが取り込んだデータと前記比較用データレジス
タに格納されたデータとを比較してその比較結果を出力
し、前記遅延量制御部は前記比較結果に基づいて複数の
前記第１の遅延値の中から最適の前記第１の遅延値を決
定し、前記最適遅延量記憶部は最適の前記第１の遅延値
を前記第２の遅延値として記憶し、前記遅延量確定モー
ドにおいては、前記セレクタは前記第２の遅延値を選択
して出力し、前記遅延量検索モードにおいて外部からＤ
ＲＡＭのデータの読み出し要求があった場合は、前記遅
延量検索モードが終了して前記遅延量確定モードになっ
た後に、前記ＤＲＡＭのデータの読み出し要求に応じ
て、前記ＤＲＡＭのデータを読み出して出力する、こと
を特徴とするメモリ制御装置である。
する基準クロック生成部と、取り込みクロックの遅延値
を出力する遅延量制御部と、前記基準クロック及び前記
遅延値を入力し、前記基準クロックを前記遅延値だけ遅
延させた取り込みクロックを生成する遅延量調節部と、
前記取り込みクロックに従いＤＲＡＭのデータを読み込
むリードデータレジスタと、前記リードデータレジスタ
のデータを外部に出力する入出力部と、読み込みテスト
用のデータを格納する比較用データレジスタと、読み込
みテスト時に、前記リードデータレジスタに読み込んだ
データと、前記比較用データレジスタに格納されている
データとを比較し、比較結果を出力する比較部と、を有
し、遅延量検索モードと、遅延量確定モードと、を有
し、前記遅延量制御部は、複数の遅延値の中から一つの
遅延値を選択し、選択した第１の遅延値を出力する最適
遅延量検索部と、確定した遅延値である第２の遅延値を
記憶する最適遅延量記憶部と、前記第１の遅延値と前記
第２の遅延値との中から一つを選択し、前記遅延量調節
部に出力するセレクタとを有し、前記遅延量検索モード
においては、前記最適遅延量検索部は複数の前記第１の
遅延値を順次出力し、前記セレクタは前記第１の遅延値
を選択して出力し、前記遅延量調節部は前記第１の遅延
値だけ遅延した取り込みクロックを生成し、前記リード
データレジスタは前記取り込みクロックに従ってＤＲＡ
Ｍのデータを取り込み、前記比較部は前記リードデータ
レジスタが取り込んだデータと前記比較用データレジス
タに格納されたデータとを比較してその比較結果を出力
し、前記遅延量制御部は前記比較結果に基づいて複数の
前記第１の遅延値の中から最適の前記第１の遅延値を決
定し、前記最適遅延量記憶部は最適の前記第１の遅延値
を前記第２の遅延値として記憶し、前記遅延量確定モー
ドにおいては、前記セレクタは前記第２の遅延値を選択
して出力し、前記遅延量検索モードにおいて外部からＤ
ＲＡＭのデータの読み出し要求があった場合は、前記遅
延量検索モードが終了して前記遅延量確定モードになっ
た後に、前記ＤＲＡＭのデータの読み出し要求に応じ
て、前記ＤＲＡＭのデータを読み出して出力する、こと
を特徴とするメモリ制御装置である。
【００１２】請求項３の本発明はメモリ制御装置を請求
項１に記載のメモリ制御装置として動作させることと、
請求項２に記載のメモリ制御装置として動作させること
とを、外部から選択的に設定できることを特徴とするメ
モリ制御装置である。
項１に記載のメモリ制御装置として動作させることと、
請求項２に記載のメモリ制御装置として動作させること
とを、外部から選択的に設定できることを特徴とするメ
モリ制御装置である。
【００１３】請求項４の本発明は、ＤＲＡＭへのデータ
の書き込み処理中に、前記遅延量検索モードに設定して
最適の前記遅延値を検索することを特徴とする請求項１
又は請求項２に記載のメモリ制御装置である。
の書き込み処理中に、前記遅延量検索モードに設定して
最適の前記遅延値を検索することを特徴とする請求項１
又は請求項２に記載のメモリ制御装置である。
【００１４】本発明の請求項１から請求項４のメモリ記
憶装置は、遅延量調節処理を行う前に現在の最適の遅延
値を記憶しておき、遅延量調節処理を行う。その処理中
にブロックがＤＲＡＭに対してリードアクセスを要求し
てきた場合、遅延量検索処理中の遅延値でなく、確定さ
れた遅延値を用いてＤＲＡＭからのリード処理を行う。
そのアクセスが終了した時点で、遅延値を遅延量調節処
理中であった設定値に戻し、遅延量調節処理を再開す
る。遅延量調節処理終了後のリードアクセスではその新
しい遅延値を用いる。
憶装置は、遅延量調節処理を行う前に現在の最適の遅延
値を記憶しておき、遅延量調節処理を行う。その処理中
にブロックがＤＲＡＭに対してリードアクセスを要求し
てきた場合、遅延量検索処理中の遅延値でなく、確定さ
れた遅延値を用いてＤＲＡＭからのリード処理を行う。
そのアクセスが終了した時点で、遅延値を遅延量調節処
理中であった設定値に戻し、遅延量調節処理を再開す
る。遅延量調節処理終了後のリードアクセスではその新
しい遅延値を用いる。
【００１５】請求項５の本発明は、基準クロックを生成
する基準クロック生成部と、粗調節用遅延値と、前記粗
調節用遅延値よりも細かく設定することが可能な、微調
節用遅延値を出力する遅延量制御部と、前記基準クロッ
ク並びに前記粗調節用遅延値及び前記微調節用遅延値を
入力し、前記基準クロックを前記粗調節用遅延値及び前
記微調節用遅延値だけ遅延させた取り込みクロックを生
成する遅延量調節部と、前記取り込みクロックに従いＤ
ＲＡＭのデータを読み込むリードデータレジスタと、前
記リードデータレジスタのデータを外部に出力する入出
力部と、読み込みテスト用のデータを格納する比較用デ
ータレジスタと、読み込みテスト時に、前記リードデー
タレジスタに読み込んだデータと、前記比較用データレ
ジスタに格納されているデータとを比較し、比較結果を
出力する比較部と、を有し、遅延量検索モードと、遅延
量確定モードと、を有し、前記遅延量制御部は、複数の
粗調節用遅延値から一つの遅延値を選択し、複数の微調
節用遅延値の中から一つの遅延値を選択し、選択した第
１の粗調節用遅延値及び第１の微調節用遅延値を出力す
る最適遅延量検索部と、確定した粗調節用遅延値及び微
調節用遅延値である第２の粗調節用遅延値及び第２の微
調節用遅延値を記憶する最適遅延量記憶部と、前記第１
の粗調節用遅延値及び前記第１の微調節用遅延値と前記
第２の粗調節用遅延値及び前記第２の微調節用遅延値と
の中から一つを選択し、前記遅延量調節部に出力するセ
レクタとを有し、前記遅延量検索モードにおいては、前
記最適遅延量検索部は複数の前記第１の粗調節用遅延値
及び一定の第１の微調節用遅延値を順次出力し、前記セ
レクタは前記第１の粗調節用遅延値及び前記第１の微調
節用遅延値を選択して出力し、前記遅延量調節部は前記
第１の粗調節用遅延値及び前記第１の微調節用遅延値だ
け遅延した取り込みクロックを生成し、前記リードデー
タレジスタは前記取り込みクロックに従ってＤＲＡＭの
データを取り込み、前記比較部は前記リードデータレジ
スタが取り込んだデータと前記比較用データレジスタに
格納されたデータとを比較してその比較結果を出力し、
前記遅延量制御部は前記比較結果に基づいて複数の前記
第１の粗調節用遅延値の中から最適の前記第１の粗調節
用遅延値を決定し、次に前記最適遅延量検索部は最適の
前記第１の粗調節用遅延値及び複数の第１の微調節用遅
延値を順次出力し、前記セレクタは前記第１の粗調節用
遅延値及び前記第１の微調節用遅延値を選択して出力
し、前記遅延量調節部は前記第１の粗調節用遅延値及び
前記第１の微調節用遅延値だけ遅延した取り込みクロッ
クを生成し、前記リードデータレジスタは前記取り込み
クロックに従ってＤＲＡＭのデータを取り込み、前記比
較部は前記リードデータレジスタが取り込んだデータと
前記比較用データレジスタに格納されたデータとを比較
してその比較結果を出力し、前記遅延量制御部は前記比
較結果に基づいて複数の前記第１の微調節用遅延値の中
から最適の前記第１の微調節用遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の粗調節用遅延値を前
記第２の粗調節用遅延値として記憶し、最適の前記第１
の微調節用遅延値を前記第２の微調節用遅延値として記
憶し、前記遅延量確定モードにおいては、前記セレクタ
は前記第２の粗調節用遅延値及び前記第２の微調節用遅
延値を選択して出力する、ことを特徴とするメモリ制御
装置である。
する基準クロック生成部と、粗調節用遅延値と、前記粗
調節用遅延値よりも細かく設定することが可能な、微調
節用遅延値を出力する遅延量制御部と、前記基準クロッ
ク並びに前記粗調節用遅延値及び前記微調節用遅延値を
入力し、前記基準クロックを前記粗調節用遅延値及び前
記微調節用遅延値だけ遅延させた取り込みクロックを生
成する遅延量調節部と、前記取り込みクロックに従いＤ
ＲＡＭのデータを読み込むリードデータレジスタと、前
記リードデータレジスタのデータを外部に出力する入出
力部と、読み込みテスト用のデータを格納する比較用デ
ータレジスタと、読み込みテスト時に、前記リードデー
タレジスタに読み込んだデータと、前記比較用データレ
ジスタに格納されているデータとを比較し、比較結果を
出力する比較部と、を有し、遅延量検索モードと、遅延
量確定モードと、を有し、前記遅延量制御部は、複数の
粗調節用遅延値から一つの遅延値を選択し、複数の微調
節用遅延値の中から一つの遅延値を選択し、選択した第
１の粗調節用遅延値及び第１の微調節用遅延値を出力す
る最適遅延量検索部と、確定した粗調節用遅延値及び微
調節用遅延値である第２の粗調節用遅延値及び第２の微
調節用遅延値を記憶する最適遅延量記憶部と、前記第１
の粗調節用遅延値及び前記第１の微調節用遅延値と前記
第２の粗調節用遅延値及び前記第２の微調節用遅延値と
の中から一つを選択し、前記遅延量調節部に出力するセ
レクタとを有し、前記遅延量検索モードにおいては、前
記最適遅延量検索部は複数の前記第１の粗調節用遅延値
及び一定の第１の微調節用遅延値を順次出力し、前記セ
レクタは前記第１の粗調節用遅延値及び前記第１の微調
節用遅延値を選択して出力し、前記遅延量調節部は前記
第１の粗調節用遅延値及び前記第１の微調節用遅延値だ
け遅延した取り込みクロックを生成し、前記リードデー
タレジスタは前記取り込みクロックに従ってＤＲＡＭの
データを取り込み、前記比較部は前記リードデータレジ
スタが取り込んだデータと前記比較用データレジスタに
格納されたデータとを比較してその比較結果を出力し、
前記遅延量制御部は前記比較結果に基づいて複数の前記
第１の粗調節用遅延値の中から最適の前記第１の粗調節
用遅延値を決定し、次に前記最適遅延量検索部は最適の
前記第１の粗調節用遅延値及び複数の第１の微調節用遅
延値を順次出力し、前記セレクタは前記第１の粗調節用
遅延値及び前記第１の微調節用遅延値を選択して出力
し、前記遅延量調節部は前記第１の粗調節用遅延値及び
前記第１の微調節用遅延値だけ遅延した取り込みクロッ
クを生成し、前記リードデータレジスタは前記取り込み
クロックに従ってＤＲＡＭのデータを取り込み、前記比
較部は前記リードデータレジスタが取り込んだデータと
前記比較用データレジスタに格納されたデータとを比較
してその比較結果を出力し、前記遅延量制御部は前記比
較結果に基づいて複数の前記第１の微調節用遅延値の中
から最適の前記第１の微調節用遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の粗調節用遅延値を前
記第２の粗調節用遅延値として記憶し、最適の前記第１
の微調節用遅延値を前記第２の微調節用遅延値として記
憶し、前記遅延量確定モードにおいては、前記セレクタ
は前記第２の粗調節用遅延値及び前記第２の微調節用遅
延値を選択して出力する、ことを特徴とするメモリ制御
装置である。
【００１６】請求項６の本発明は、前記遅延量検索モー
ドにおいて、前記最適遅延量検索部が複数の前記第１の
粗調節用遅延値及び一定の第１の微調節用遅延値を順次
出力し、複数の前記第１の粗調節用遅延値の中から最適
の前記第１の粗調節用遅延値を決定した時、最適の前記
第１の粗調節用遅延値及び一定の前記第１の微調節用遅
延値だけ遅延した前記取り込みクロックに従い前記リー
ドデータレジスタが安定してＤＲＡＭのデータを読み込
むと判断した場合は、前記最適遅延量記憶部は最適の前
記第１の粗調節用遅延値を前記第２の粗調節用遅延値と
して記憶し、一定の前記第１の微調節用遅延値を前記第
２の微調節用遅延値として記憶し、最適の前記第１の粗
調節用遅延値及び一定の前記第１の微調節用遅延値だけ
遅延した前記取り込みクロックに従っては前記リードデ
ータレジスタが安定してＤＲＡＭのデータを読み込めな
いと判断した場合は、次に前記最適遅延量検索部は最適
の前記第１の粗調節用遅延値及び複数の第１の微調節用
遅延値を順次出力し、前記セレクタは前記第１の粗調節
用遅延値及び前記第１の微調節用遅延値を選択して出力
し、前記遅延量調節部は前記第１の粗調節用遅延値及び
前記第１の微調節用遅延値だけ遅延した取り込みクロッ
クを生成し、前記リードデータレジスタは前記取り込み
クロックに従ってＤＲＡＭのデータを取り込み、前記比
較部は前記リードデータレジスタが取り込んだデータと
前記比較用データレジスタに格納されたデータとを比較
してその比較結果を出力し、前記遅延量制御部は前記比
較結果に基づいて複数の前記第１の微調節用遅延値の中
から最適の前記第１の微調節用遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の粗調節用遅延値を前
記第２の粗調節用遅延値として記憶し、最適の前記第１
の微調節用遅延値を前記第２の微調節用遅延値として記
憶することを特徴とする請求項５に記載のメモリ制御装
置である。
ドにおいて、前記最適遅延量検索部が複数の前記第１の
粗調節用遅延値及び一定の第１の微調節用遅延値を順次
出力し、複数の前記第１の粗調節用遅延値の中から最適
の前記第１の粗調節用遅延値を決定した時、最適の前記
第１の粗調節用遅延値及び一定の前記第１の微調節用遅
延値だけ遅延した前記取り込みクロックに従い前記リー
ドデータレジスタが安定してＤＲＡＭのデータを読み込
むと判断した場合は、前記最適遅延量記憶部は最適の前
記第１の粗調節用遅延値を前記第２の粗調節用遅延値と
して記憶し、一定の前記第１の微調節用遅延値を前記第
２の微調節用遅延値として記憶し、最適の前記第１の粗
調節用遅延値及び一定の前記第１の微調節用遅延値だけ
遅延した前記取り込みクロックに従っては前記リードデ
ータレジスタが安定してＤＲＡＭのデータを読み込めな
いと判断した場合は、次に前記最適遅延量検索部は最適
の前記第１の粗調節用遅延値及び複数の第１の微調節用
遅延値を順次出力し、前記セレクタは前記第１の粗調節
用遅延値及び前記第１の微調節用遅延値を選択して出力
し、前記遅延量調節部は前記第１の粗調節用遅延値及び
前記第１の微調節用遅延値だけ遅延した取り込みクロッ
クを生成し、前記リードデータレジスタは前記取り込み
クロックに従ってＤＲＡＭのデータを取り込み、前記比
較部は前記リードデータレジスタが取り込んだデータと
前記比較用データレジスタに格納されたデータとを比較
してその比較結果を出力し、前記遅延量制御部は前記比
較結果に基づいて複数の前記第１の微調節用遅延値の中
から最適の前記第１の微調節用遅延値を決定し、前記最
適遅延量記憶部は最適の前記第１の粗調節用遅延値を前
記第２の粗調節用遅延値として記憶し、最適の前記第１
の微調節用遅延値を前記第２の微調節用遅延値として記
憶することを特徴とする請求項５に記載のメモリ制御装
置である。
【００１７】本発明の請求項５、請求項６のメモリ記憶
装置は、遅延量調節部を２段階にし、２段目により細か
く設定できる遅延量調節部を設け、１段目はそれよりも
大きく遅延量調節できる遅延量調節部とする。つまり最
初に１段目の遅延量調節部で遅延量調節処理を行い、ほ
ぼ確実にＤＲＡＭからデータをリードできるポイントを
検索し、その後（必要に応じて）２段目の遅延量調節部
を用いてそのポイントの前後で遅延量調節処理を行う。
このことにより（短時間で）遅延量調節処理を行うこと
ができるようになり、その結果この遅延量調節処理を行
っているため外部装置がＤＲＡＭからデータを読み出す
ことができない時間も短縮できる。
装置は、遅延量調節部を２段階にし、２段目により細か
く設定できる遅延量調節部を設け、１段目はそれよりも
大きく遅延量調節できる遅延量調節部とする。つまり最
初に１段目の遅延量調節部で遅延量調節処理を行い、ほ
ぼ確実にＤＲＡＭからデータをリードできるポイントを
検索し、その後（必要に応じて）２段目の遅延量調節部
を用いてそのポイントの前後で遅延量調節処理を行う。
このことにより（短時間で）遅延量調節処理を行うこと
ができるようになり、その結果この遅延量調節処理を行
っているため外部装置がＤＲＡＭからデータを読み出す
ことができない時間も短縮できる。
【００１８】
【発明の実施の形態】以下本発明の実施をするための最
良の形態を具体的に示した実施例について図面ととのに
記載する。
良の形態を具体的に示した実施例について図面ととのに
記載する。
【００１９】《実施例１》本発明の実施例１のメモリ制
御装置について図１、図２を用いて説明する。図１にお
いて１０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ１０２にアクセスする外部装置である。メ
モリ制御装置１０１は、基準クロック生成部１１１、リ
ードデータレジスタ１１２、入出力部１１３、比較部１
１４、比較用データレジスタ１１５、遅延量制御部１１
６、遅延量調節部１１７を有する。遅延量制御部１１６
は、最適遅延量検索部１４１、最適遅延量記憶部１４
２、セレクタ１４３を有する。遅延量調節部１１７は、
多段遅延部１５１、セレクタ１５２を有する。
御装置について図１、図２を用いて説明する。図１にお
いて１０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ１０２にアクセスする外部装置である。メ
モリ制御装置１０１は、基準クロック生成部１１１、リ
ードデータレジスタ１１２、入出力部１１３、比較部１
１４、比較用データレジスタ１１５、遅延量制御部１１
６、遅延量調節部１１７を有する。遅延量制御部１１６
は、最適遅延量検索部１４１、最適遅延量記憶部１４
２、セレクタ１４３を有する。遅延量調節部１１７は、
多段遅延部１５１、セレクタ１５２を有する。
【００２０】メモリ制御装置１０１の説明をする。基準
クロック生成部１１１は、遅延値０の基準クロックを多
段遅延部１５１に出力する。ＤＲＡＭ１０２は基準クロ
ックに従ってリードデータを出力する。リードデータレ
ジスタ１１２は、取り込みクロックに従いＤＲＡＭ１０
２からリードデータを読み込み入出力部１１３に出力す
る。入出力部１１３は外部装置１０３から送られたデー
タを入力してライトデータレジスタ（ＤＲＡＭへの書き
込み用レジスタ。図示していない）に伝送し、リードデ
ータレジスタ１１２が出力したデータを入力し、外部装
置に伝送する。後述する遅延量検索モードにおいては、
入出力部１１３はリードデータを出力しない。比較部１
１４は、読み込みテスト時にＤＲＡＭ１０２から読み込
んだテスト値と、比較用データレジスタ１１５に格納さ
れているテスト値を比較し、正しくデータが読み込まれ
たか否か判定し、判定結果（比較結果）を遅延量制御部
１１６に伝送する。比較用データレジスタ１１５は、読
み込みテスト用のテスト値を格納する。最適遅延量検索
部１４１は複数の遅延値を記憶しており、比較部１１４
から比較結果を入力し、遅延値をセレクタ１４３に出力
する。なお最適遅延量検索部１４１は、（後述する）遅
延量検索モードが終了しデータ読み込みのための最適の
遅延値を確定したときは、その遅延値を最適遅延量記憶
部１４２に登録しておく。最適遅延量記憶部１４２は前
回の遅延量検索モードで求められた最適の遅延値を記憶
しておき、その遅延値をセレクタ１４３に出力する。セ
レクタ１４３は最適遅延量検索部１４１及び最適遅延量
記憶部１４２から入力される２つの遅延値の内、１つを
選択し、遅延量調節部１１７のセレクタ１５２に出力す
る。多段遅延部１５１は基準クロックを入力し、異なる
遅延値を持つ複数の取り込みクロックをセレクタ１５２
に出力する。セレクタ１５２は入力される複数の取り込
みクロックの中から、セレクタ１４３が出力した遅延値
を持つ取り込みクロックを選択し、リードデータレジス
タ１１２に出力する。
クロック生成部１１１は、遅延値０の基準クロックを多
段遅延部１５１に出力する。ＤＲＡＭ１０２は基準クロ
ックに従ってリードデータを出力する。リードデータレ
ジスタ１１２は、取り込みクロックに従いＤＲＡＭ１０
２からリードデータを読み込み入出力部１１３に出力す
る。入出力部１１３は外部装置１０３から送られたデー
タを入力してライトデータレジスタ（ＤＲＡＭへの書き
込み用レジスタ。図示していない）に伝送し、リードデ
ータレジスタ１１２が出力したデータを入力し、外部装
置に伝送する。後述する遅延量検索モードにおいては、
入出力部１１３はリードデータを出力しない。比較部１
１４は、読み込みテスト時にＤＲＡＭ１０２から読み込
んだテスト値と、比較用データレジスタ１１５に格納さ
れているテスト値を比較し、正しくデータが読み込まれ
たか否か判定し、判定結果（比較結果）を遅延量制御部
１１６に伝送する。比較用データレジスタ１１５は、読
み込みテスト用のテスト値を格納する。最適遅延量検索
部１４１は複数の遅延値を記憶しており、比較部１１４
から比較結果を入力し、遅延値をセレクタ１４３に出力
する。なお最適遅延量検索部１４１は、（後述する）遅
延量検索モードが終了しデータ読み込みのための最適の
遅延値を確定したときは、その遅延値を最適遅延量記憶
部１４２に登録しておく。最適遅延量記憶部１４２は前
回の遅延量検索モードで求められた最適の遅延値を記憶
しておき、その遅延値をセレクタ１４３に出力する。セ
レクタ１４３は最適遅延量検索部１４１及び最適遅延量
記憶部１４２から入力される２つの遅延値の内、１つを
選択し、遅延量調節部１１７のセレクタ１５２に出力す
る。多段遅延部１５１は基準クロックを入力し、異なる
遅延値を持つ複数の取り込みクロックをセレクタ１５２
に出力する。セレクタ１５２は入力される複数の取り込
みクロックの中から、セレクタ１４３が出力した遅延値
を持つ取り込みクロックを選択し、リードデータレジス
タ１１２に出力する。
【００２１】以上のように構成された本実施例のメモリ
制御装置について、以下その動作を説明する。メモリ制
御装置１０１は、最適の遅延量を検索する遅延量検索モ
ードと、確定した遅延量（最適の遅延量）で基準クロッ
クを遅延させる遅延量確定モードとを有する。遅延量検
索モード（外部装置からＤＲＡＭのデータの読み出し要
求がないものとする）におけるメモリ制御装置１０１の
動作を説明する。始めにＤＲＡＭ１０２にテスト値を書
き込み、比較用データレジスタ１１５に同じ値のテスト
値を格納する。多段遅延部１５１は、基準クロック生成
部１１１から基準クロックを入力し、異なる遅延値を持
った複数の取り込みクロックを生成し、セレクタ１５２
に出力する。遅延値の初期値としては、０が設定されて
おり、最適遅延量検索部１４１は遅延値０をセレクタ１
４３へ出力する。セレクタ１４３は最適遅延量検索部１
４１が出力する遅延値を選択するよう設定されており、
最適遅延量検索部１４１が出力する遅延値０を遅延量調
節部１１７のセレクタ１５２に出力する。
制御装置について、以下その動作を説明する。メモリ制
御装置１０１は、最適の遅延量を検索する遅延量検索モ
ードと、確定した遅延量（最適の遅延量）で基準クロッ
クを遅延させる遅延量確定モードとを有する。遅延量検
索モード（外部装置からＤＲＡＭのデータの読み出し要
求がないものとする）におけるメモリ制御装置１０１の
動作を説明する。始めにＤＲＡＭ１０２にテスト値を書
き込み、比較用データレジスタ１１５に同じ値のテスト
値を格納する。多段遅延部１５１は、基準クロック生成
部１１１から基準クロックを入力し、異なる遅延値を持
った複数の取り込みクロックを生成し、セレクタ１５２
に出力する。遅延値の初期値としては、０が設定されて
おり、最適遅延量検索部１４１は遅延値０をセレクタ１
４３へ出力する。セレクタ１４３は最適遅延量検索部１
４１が出力する遅延値を選択するよう設定されており、
最適遅延量検索部１４１が出力する遅延値０を遅延量調
節部１１７のセレクタ１５２に出力する。
【００２２】セレクタ１５２は入力された複数の取り込
みクロックの中から、遅延値０の取り込みクロックを選
択し、リードデータレジスタ１１２に出力する。リード
データレジスタ１１２は、遅延値０の取り込みクロック
に従い、ＤＲＡＭ１０２に書き込んだテスト値を読み込
む。比較部１１４はその取り込まれた値と、比較用デー
タレジスタ１１５に格納されているテスト値を比較す
る。リードデータが確定している時間内に取り込みクロ
ックが設定されていた場合はリードデータレジスタ１１
２に正しい値が読み込まれ、リードデータが確定してい
ない期間に取り込みクロックが設定されていた場合はリ
ードデータレジスタ１１２には間違った値が読み込まれ
る。比較部１１４は、両者が一致しているかどうか確認
した後、当該比較結果を最適遅延量検索部１４１に送
る。最適遅延量検索部１４１は、遅延値を１段階増やし
て遅延値１をセレクタ１４３に送る。セレクタ１４３は
最適遅延量検索部１４１が出力した遅延値１を選択し
て、遅延量調節部１１７のセレクタ１５２に出力する。
セレクタ１５２は多段遅延部１５１から入力された複数
の取り込みクロックの中から、遅延値１の取り込みクロ
ックを選択し、リードデータレジスタ１１２に出力す
る。
みクロックの中から、遅延値０の取り込みクロックを選
択し、リードデータレジスタ１１２に出力する。リード
データレジスタ１１２は、遅延値０の取り込みクロック
に従い、ＤＲＡＭ１０２に書き込んだテスト値を読み込
む。比較部１１４はその取り込まれた値と、比較用デー
タレジスタ１１５に格納されているテスト値を比較す
る。リードデータが確定している時間内に取り込みクロ
ックが設定されていた場合はリードデータレジスタ１１
２に正しい値が読み込まれ、リードデータが確定してい
ない期間に取り込みクロックが設定されていた場合はリ
ードデータレジスタ１１２には間違った値が読み込まれ
る。比較部１１４は、両者が一致しているかどうか確認
した後、当該比較結果を最適遅延量検索部１４１に送
る。最適遅延量検索部１４１は、遅延値を１段階増やし
て遅延値１をセレクタ１４３に送る。セレクタ１４３は
最適遅延量検索部１４１が出力した遅延値１を選択し
て、遅延量調節部１１７のセレクタ１５２に出力する。
セレクタ１５２は多段遅延部１５１から入力された複数
の取り込みクロックの中から、遅延値１の取り込みクロ
ックを選択し、リードデータレジスタ１１２に出力す
る。
【００２３】以下遅延値を１つずつ増やして同様の処理
を行う。実施例１においては遅延量制御部１１６は遅延
値０〜４を順次遅延量調節部１１７に送る。図２はＤＲ
ＡＭ１０２からのリードデータの出力タイミングと各遅
延値における取り込みクロックのタイミングとの関係を
示したタイミングチャートである。リードデータレジス
タ１１２は、取り込みクロックの立ち上がりエッジでリ
ードデータを読み込む。図２の取り込みクロック（遅延
値１〜３）に設定されている場合であれば、リードデー
タが確定している期間（２０１と２０２との間の期間）
に設定されていることになり、この期間内であればリー
ドデータレジスタ１１２に正しいデータを格納できるこ
とになる。遅延量制御部１１６はその範囲の中で中心と
なる遅延値（この場合、遅延値２）を最適の遅延値とし
て決定する。最適遅延量記憶部１４２は、当該最適の遅
延値（図２においては遅延値２）を記憶する。
を行う。実施例１においては遅延量制御部１１６は遅延
値０〜４を順次遅延量調節部１１７に送る。図２はＤＲ
ＡＭ１０２からのリードデータの出力タイミングと各遅
延値における取り込みクロックのタイミングとの関係を
示したタイミングチャートである。リードデータレジス
タ１１２は、取り込みクロックの立ち上がりエッジでリ
ードデータを読み込む。図２の取り込みクロック（遅延
値１〜３）に設定されている場合であれば、リードデー
タが確定している期間（２０１と２０２との間の期間）
に設定されていることになり、この期間内であればリー
ドデータレジスタ１１２に正しいデータを格納できるこ
とになる。遅延量制御部１１６はその範囲の中で中心と
なる遅延値（この場合、遅延値２）を最適の遅延値とし
て決定する。最適遅延量記憶部１４２は、当該最適の遅
延値（図２においては遅延値２）を記憶する。
【００２４】次に遅延量確定モードにおけるメモリ制御
装置１０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部１１６のセレクタ１４３は、最適遅
延量記憶部１４２が出力する確定した遅延値（最適の遅
延値）を選択し、遅延量調節部１１７のセレクタ１５２
に伝送する。セレクタ１５２は、基準クロックを最適の
遅延値だけ遅延させた取り込みクロックを選択して出力
する。リードデータレジスタ１１２は、当該取り込みク
ロックに従ってＤＲＡＭ１０２からのリードデータを読
み込む。このことで配線遅延等で多少リードデータが確
定している時間が前後しても、確実にリードデータを取
り込むことが可能となる。遅延量検索モードにおいて遅
延量調節処理を行っている最中に、ＤＲＡＭ１０２に対
するアクセス権を有する外部装置１０３がリードアクセ
スを要求してきた場合、最適遅延量検索部１４１が出力
する遅延値はリードデータが確定している期間外に設定
されている可能性がある（例えば図２の取り込みクロッ
ク（遅延値４）の状態）。この遅延値でリードデータレ
ジスタ１１２がＤＲＡＭ１０２からのデータを取り込ん
だ場合、ＤＲＡＭ１０２からリードデータを正しく読み
出すことができない。
装置１０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部１１６のセレクタ１４３は、最適遅
延量記憶部１４２が出力する確定した遅延値（最適の遅
延値）を選択し、遅延量調節部１１７のセレクタ１５２
に伝送する。セレクタ１５２は、基準クロックを最適の
遅延値だけ遅延させた取り込みクロックを選択して出力
する。リードデータレジスタ１１２は、当該取り込みク
ロックに従ってＤＲＡＭ１０２からのリードデータを読
み込む。このことで配線遅延等で多少リードデータが確
定している時間が前後しても、確実にリードデータを取
り込むことが可能となる。遅延量検索モードにおいて遅
延量調節処理を行っている最中に、ＤＲＡＭ１０２に対
するアクセス権を有する外部装置１０３がリードアクセ
スを要求してきた場合、最適遅延量検索部１４１が出力
する遅延値はリードデータが確定している期間外に設定
されている可能性がある（例えば図２の取り込みクロッ
ク（遅延値４）の状態）。この遅延値でリードデータレ
ジスタ１１２がＤＲＡＭ１０２からのデータを取り込ん
だ場合、ＤＲＡＭ１０２からリードデータを正しく読み
出すことができない。
【００２５】そこで実施例１のメモリ制御装置１０１に
おいては、遅延量検索モードで遅延量調節処理中に外部
装置１０３がリードアクセスを要求し、外部装置１０３
のアクセス要求を許可する場合、セレクタ１４３は出力
する遅延値を、最適遅延量検索部１４１が出力する遅延
値から最適遅延量記憶部１４２が出力する遅延値に切り
替える。同時に遅延量調節処理を中断し、外部装置１０
３が要求するＤＲＡＭ１０２のデータを読み出し、外部
装置１０３に伝送する。ここで最適遅延量記憶部１４２
には、例えば図２の遅延量調節処理前の遅延値が１であ
るという情報が記憶されているとする。この最適遅延量
記憶部１４２に設定されている遅延値は、前回の遅延量
検索モードの遅延量調節処理で決められた値である。
おいては、遅延量検索モードで遅延量調節処理中に外部
装置１０３がリードアクセスを要求し、外部装置１０３
のアクセス要求を許可する場合、セレクタ１４３は出力
する遅延値を、最適遅延量検索部１４１が出力する遅延
値から最適遅延量記憶部１４２が出力する遅延値に切り
替える。同時に遅延量調節処理を中断し、外部装置１０
３が要求するＤＲＡＭ１０２のデータを読み出し、外部
装置１０３に伝送する。ここで最適遅延量記憶部１４２
には、例えば図２の遅延量調節処理前の遅延値が１であ
るという情報が記憶されているとする。この最適遅延量
記憶部１４２に設定されている遅延値は、前回の遅延量
検索モードの遅延量調節処理で決められた値である。
【００２６】通常、遅延量調節処理はリードデータの配
線遅延が温度変化などにより変化することで、リードデ
ータの取り込み異常が発生することを避けるために行う
ものである。適切なタイミングで遅延量検索モードを設
定することにより、前回の遅延量検索モードで確定した
遅延値がリードデータの確定期間（図２の２０１と２０
２との間）から外れることはない。前回の遅延量検索モ
ードで確定した遅延値を用いても正しいデータを読み取
ることができる。そこで上記のように今回の遅延量調節
処理を一時中断し、前回の遅延量調節で確定した遅延値
を用いて、メモリ制御装置１０１はＤＲＡＭ１０２から
データを読み出す。その後、外部装置１０３のリードア
クセスが終了した時点で、再びセレクタ１４３を切り替
えることでセレクタ１５２が受ける遅延値を、最適遅延
量検索部１４１が出力する遅延値（外部装置１０３がリ
ードアクセスする前に行っていた遅延量調節処理中の遅
延値）に戻し、遅延量調節処理を再開する。従来の技術
であれば、遅延量検索モード中に外部装置１０３のリー
ドアクセス要求をした場合にメモリ制御装置１０１は誤
ったデータを読み取る可能性があった。あるいは遅延量
調節処理が終了し、最適な遅延値が確定するまで外部装
置のＤＲＡＭへのリードアクセス要求の受け入れを遅ら
す必要があった。本発明によれば遅延量検索モードにお
いても、外部装置１０３からのデータ読み出し要求に応
じて、メモリ制御装置１０１はＤＲＡＭ１０２から正し
いデータを読みし出すことができる。
線遅延が温度変化などにより変化することで、リードデ
ータの取り込み異常が発生することを避けるために行う
ものである。適切なタイミングで遅延量検索モードを設
定することにより、前回の遅延量検索モードで確定した
遅延値がリードデータの確定期間（図２の２０１と２０
２との間）から外れることはない。前回の遅延量検索モ
ードで確定した遅延値を用いても正しいデータを読み取
ることができる。そこで上記のように今回の遅延量調節
処理を一時中断し、前回の遅延量調節で確定した遅延値
を用いて、メモリ制御装置１０１はＤＲＡＭ１０２から
データを読み出す。その後、外部装置１０３のリードア
クセスが終了した時点で、再びセレクタ１４３を切り替
えることでセレクタ１５２が受ける遅延値を、最適遅延
量検索部１４１が出力する遅延値（外部装置１０３がリ
ードアクセスする前に行っていた遅延量調節処理中の遅
延値）に戻し、遅延量調節処理を再開する。従来の技術
であれば、遅延量検索モード中に外部装置１０３のリー
ドアクセス要求をした場合にメモリ制御装置１０１は誤
ったデータを読み取る可能性があった。あるいは遅延量
調節処理が終了し、最適な遅延値が確定するまで外部装
置のＤＲＡＭへのリードアクセス要求の受け入れを遅ら
す必要があった。本発明によれば遅延量検索モードにお
いても、外部装置１０３からのデータ読み出し要求に応
じて、メモリ制御装置１０１はＤＲＡＭ１０２から正し
いデータを読みし出すことができる。
【００２７】電源投入時には最適遅延量記憶部（揮発性
メモリーを有する）は正しい最適の遅延値を記憶してい
ない。そこで、電源投入後の最初の遅延量検索モードに
おいては、遅延量検索モードの途中で外部装置１０３の
リードアクセス要求があった場合でも遅延量調節処理を
優先して行い、その遅延検索モードが終了した後に外部
装置１０３リードアクセスを許可する。また、遅延量確
定モードで動作中明らかにＤＲＡＭ１０２のデータを正
しく読み出せないことが判明した場合は、強制的に遅延
量検索モードを設定する。この場合は最適遅延量記憶部
１４２が記憶する遅延値でリードデータレジスタ１１２
は正しいリードデータを格納できないので遅延量検索モ
ードの途中では、外部装置１０３のリードアクセス要求
を許可せず、遅延量検索モードが終了後、外部装置１０
３のリードアクセス要求を許可する。
メモリーを有する）は正しい最適の遅延値を記憶してい
ない。そこで、電源投入後の最初の遅延量検索モードに
おいては、遅延量検索モードの途中で外部装置１０３の
リードアクセス要求があった場合でも遅延量調節処理を
優先して行い、その遅延検索モードが終了した後に外部
装置１０３リードアクセスを許可する。また、遅延量確
定モードで動作中明らかにＤＲＡＭ１０２のデータを正
しく読み出せないことが判明した場合は、強制的に遅延
量検索モードを設定する。この場合は最適遅延量記憶部
１４２が記憶する遅延値でリードデータレジスタ１１２
は正しいリードデータを格納できないので遅延量検索モ
ードの途中では、外部装置１０３のリードアクセス要求
を許可せず、遅延量検索モードが終了後、外部装置１０
３のリードアクセス要求を許可する。
【００２８】本実施例のメモリ制御装置は遅延量検索モ
ードにおいて、外部装置がリードアクセスを要求してき
たとき、リードアクセスを優先するか、遅延調量節処理
を優先するかを外部から選択的に設定することができ
る。
ードにおいて、外部装置がリードアクセスを要求してき
たとき、リードアクセスを優先するか、遅延調量節処理
を優先するかを外部から選択的に設定することができ
る。
【００２９】例えば画像データをＤＲＡＭに書き込み、
読み出すメモリ制御装置（例えばコンピュータのＶＧＡ
コントローラ）においては、外部装置（例えばＣＰＵ）
がメモリ制御装置にソフトウェア言語（例えばＤｉｒｅ
ｃｔＸ（マイクロソフト社の登録商標））で記述された
データ書き込み命令を送付する場合がある。メモリ制御
装置は、ソフトウェア言語で記述されたデータ書き込み
命令をハードウェアレベルの書き込みデータに変換し、
変換したデータをＤＲＡＭに書き込む。上記の書き込み
処理において、ソフトウェア言語で記述されたデータ書
き込み命令をハードウェアレベルの書き込みデータに変
換するのにある程度の時間がかかる。この時間に（ＤＲ
ＡＭは動作していない）実施例１のメモリ制御装置は遅
延量検索モードに移行し、最適の遅延値を検索すること
ができる。また、本実施例のメモリ制御装置は、ＤＲＡ
Ｍへのデータの書き込み処理中に、遅延量検索モードに
設定して最適の遅延値を求める遅延量調節処理をするこ
とができる。これにより外部装置からのＤＲＡＭへのア
クセスに何らの支障を生じることもなく、メモリ制御装
置は常に最適の遅延値でＤＲＡＭからのリードデータを
取り込むことができる。
読み出すメモリ制御装置（例えばコンピュータのＶＧＡ
コントローラ）においては、外部装置（例えばＣＰＵ）
がメモリ制御装置にソフトウェア言語（例えばＤｉｒｅ
ｃｔＸ（マイクロソフト社の登録商標））で記述された
データ書き込み命令を送付する場合がある。メモリ制御
装置は、ソフトウェア言語で記述されたデータ書き込み
命令をハードウェアレベルの書き込みデータに変換し、
変換したデータをＤＲＡＭに書き込む。上記の書き込み
処理において、ソフトウェア言語で記述されたデータ書
き込み命令をハードウェアレベルの書き込みデータに変
換するのにある程度の時間がかかる。この時間に（ＤＲ
ＡＭは動作していない）実施例１のメモリ制御装置は遅
延量検索モードに移行し、最適の遅延値を検索すること
ができる。また、本実施例のメモリ制御装置は、ＤＲＡ
Ｍへのデータの書き込み処理中に、遅延量検索モードに
設定して最適の遅延値を求める遅延量調節処理をするこ
とができる。これにより外部装置からのＤＲＡＭへのア
クセスに何らの支障を生じることもなく、メモリ制御装
置は常に最適の遅延値でＤＲＡＭからのリードデータを
取り込むことができる。
【００３０】《実施例２》本発明の実施例２のメモリ制
御装置について図３、図４を用いて説明する。図３にお
いて３０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ３０２にアクセスする外部装置である。メ
モリ制御装置３０１は、基準クロック生成部３１１、リ
ードデータレジスタ３１２、入出力部３１３、比較部３
１４、比較用データレジスタ３１５、遅延量制御部３１
６、遅延量調節部３１７を有する。遅延量制御部３１６
は、最適遅延量検索部３４１、最適遅延量記憶部３４
２、セレクタ３４３を有する。遅延量調節部３１７は、
粗調節用多段遅延部３５１、セレクタ３５２、微調節用
多段遅延部３５３、セレクタ３５４を有する。
御装置について図３、図４を用いて説明する。図３にお
いて３０１はメモリ制御装置、１０２はＤＲＡＭ、１０
３はＤＲＡＭ３０２にアクセスする外部装置である。メ
モリ制御装置３０１は、基準クロック生成部３１１、リ
ードデータレジスタ３１２、入出力部３１３、比較部３
１４、比較用データレジスタ３１５、遅延量制御部３１
６、遅延量調節部３１７を有する。遅延量制御部３１６
は、最適遅延量検索部３４１、最適遅延量記憶部３４
２、セレクタ３４３を有する。遅延量調節部３１７は、
粗調節用多段遅延部３５１、セレクタ３５２、微調節用
多段遅延部３５３、セレクタ３５４を有する。
【００３１】メモリ制御装置３０１の説明をする。基準
クロック生成部３１１は、遅延値０の基準クロックを粗
調節用多段遅延部３５１及びＤＲＡＭ１０２に出力す
る。ＤＲＡＭ１０２は基準クロックに従ってリードデー
タを出力する。リードデータレジスタ３１２は、取り込
みクロックに従いＤＲＡＭ１０２からリードデータを読
み込み入出力部３１３に出力する。入出力部３１３は外
部装置１０３から送られたデータを入力してライトデー
タレジスタ（ＤＲＡＭへの書き込み用レジスタ。図示し
ていない）に伝送し、リードデータレジスタ３１２が出
力したデータを入力し、外部装置に伝送する。（後述す
る）遅延量検索モードにおいては、入出力部３１３はリ
ードデータを出力しない。比較部３１４は、読み込みテ
スト時にＤＲＡＭ１０２から読み込んだテスト値と、比
較用データレジスタ３１５格納されているテスト値を比
較し、正しくデータが読み込まれたか否か判定し、判断
結果（比較結果）遅延量制御部３１６に伝送する。比較
用データレジスタ３１５は、読み込みテスト用のテスト
値を格納する。
クロック生成部３１１は、遅延値０の基準クロックを粗
調節用多段遅延部３５１及びＤＲＡＭ１０２に出力す
る。ＤＲＡＭ１０２は基準クロックに従ってリードデー
タを出力する。リードデータレジスタ３１２は、取り込
みクロックに従いＤＲＡＭ１０２からリードデータを読
み込み入出力部３１３に出力する。入出力部３１３は外
部装置１０３から送られたデータを入力してライトデー
タレジスタ（ＤＲＡＭへの書き込み用レジスタ。図示し
ていない）に伝送し、リードデータレジスタ３１２が出
力したデータを入力し、外部装置に伝送する。（後述す
る）遅延量検索モードにおいては、入出力部３１３はリ
ードデータを出力しない。比較部３１４は、読み込みテ
スト時にＤＲＡＭ１０２から読み込んだテスト値と、比
較用データレジスタ３１５格納されているテスト値を比
較し、正しくデータが読み込まれたか否か判定し、判断
結果（比較結果）遅延量制御部３１６に伝送する。比較
用データレジスタ３１５は、読み込みテスト用のテスト
値を格納する。
【００３２】最適遅延量検索部３４１は比較部３１４か
ら比較結果を入力し、記憶している複数の粗調節用遅延
値及び複数の微調節用遅延値の中から、一つの粗調節用
遅延値、及び一つの微調節用遅延値を選択し、セレクタ
３４３へ出力する。なお最適遅延量検索部３４１は、遅
延量検索モードが終了しデータ読み込みの最適の遅延値
が確定したときは、確定した粗調節用遅延値、及び微調
節用遅延値を最適遅延量記憶部３４２へ登録しておく。
最適遅延量記憶部３４２は前回の遅延量検索モードで求
められた粗調節用遅延値及び微調節用遅延値を記憶して
おき、その粗調節用遅延値及び微調節用遅延値をセレク
タ３４３に出力する。セレクタ３４３は最適遅延量検索
部３４１及び最適遅延量記憶部３４２から粗調節用遅延
値及び微調節用遅延値の組をそれぞれ一組ずつ入し、入
力される２組の遅延値の内、１組（粗調節用遅延値及び
微調節用遅延値からなる）を選択し、選択した遅延値の
組の粗調節用遅延値を遅延量調節部３１７のセレクタ３
５２へ、微調節用遅延値をセレクタ３５４へ出力する。
ら比較結果を入力し、記憶している複数の粗調節用遅延
値及び複数の微調節用遅延値の中から、一つの粗調節用
遅延値、及び一つの微調節用遅延値を選択し、セレクタ
３４３へ出力する。なお最適遅延量検索部３４１は、遅
延量検索モードが終了しデータ読み込みの最適の遅延値
が確定したときは、確定した粗調節用遅延値、及び微調
節用遅延値を最適遅延量記憶部３４２へ登録しておく。
最適遅延量記憶部３４２は前回の遅延量検索モードで求
められた粗調節用遅延値及び微調節用遅延値を記憶して
おき、その粗調節用遅延値及び微調節用遅延値をセレク
タ３４３に出力する。セレクタ３４３は最適遅延量検索
部３４１及び最適遅延量記憶部３４２から粗調節用遅延
値及び微調節用遅延値の組をそれぞれ一組ずつ入し、入
力される２組の遅延値の内、１組（粗調節用遅延値及び
微調節用遅延値からなる）を選択し、選択した遅延値の
組の粗調節用遅延値を遅延量調節部３１７のセレクタ３
５２へ、微調節用遅延値をセレクタ３５４へ出力する。
【００３３】粗調節用多段遅延部３５１は基準クロック
を入力し、異なった粗調節用遅延値を持つ複数の取り込
みクロックをセレクタ３５２に出力する。セレクタ３５
２は入力される複数の取り込みクロックの中から、遅延
量制御部３１６が出力した粗調節用遅延値を持つ取り込
みクロックを選択し、微調節用多段遅延部３５３に出力
する。微調節用多段遅延部３５３はセレクタ３５２から
一定の粗調節用遅延値を持った取り込みクロックを受け
ると、その粗調節用遅延値を基準とし、異なる微調節用
遅延値をもつ複数の取り込みクロックをセレクタ３５４
に出力する。セレクタ３５４は一定の粗調節用遅延値を
基準とし、異なる微調節用遅延値を持つ複数の取り込み
クロックを受けると遅延量制御部３１６が出力した微調
節用遅延値に対応する取り込みクロックを選択し、リー
ドデータレジスタ３１２へ出力する。ここで遅延量制御
部３１６が出力する微調節用遅延値は粗調節用遅延値よ
りも細かく設定することができるものである。例えば粗
調節用遅延値が１増すと取り込みクロックの遅延値が１
ｎｓ増加し、微調節用遅延値が１増すと取り込みデータ
の遅延値が０．１ｎｓ増加する。また微調節用多段遅延
部３５３において、例えば微調節用遅延値を０から８ま
での９段階設定できる場合、初期状態をその中心値の４
にしておく（理由は後述）。
を入力し、異なった粗調節用遅延値を持つ複数の取り込
みクロックをセレクタ３５２に出力する。セレクタ３５
２は入力される複数の取り込みクロックの中から、遅延
量制御部３１６が出力した粗調節用遅延値を持つ取り込
みクロックを選択し、微調節用多段遅延部３５３に出力
する。微調節用多段遅延部３５３はセレクタ３５２から
一定の粗調節用遅延値を持った取り込みクロックを受け
ると、その粗調節用遅延値を基準とし、異なる微調節用
遅延値をもつ複数の取り込みクロックをセレクタ３５４
に出力する。セレクタ３５４は一定の粗調節用遅延値を
基準とし、異なる微調節用遅延値を持つ複数の取り込み
クロックを受けると遅延量制御部３１６が出力した微調
節用遅延値に対応する取り込みクロックを選択し、リー
ドデータレジスタ３１２へ出力する。ここで遅延量制御
部３１６が出力する微調節用遅延値は粗調節用遅延値よ
りも細かく設定することができるものである。例えば粗
調節用遅延値が１増すと取り込みクロックの遅延値が１
ｎｓ増加し、微調節用遅延値が１増すと取り込みデータ
の遅延値が０．１ｎｓ増加する。また微調節用多段遅延
部３５３において、例えば微調節用遅延値を０から８ま
での９段階設定できる場合、初期状態をその中心値の４
にしておく（理由は後述）。
【００３４】以上のように構成された本実施例のメモリ
制御装置について、以下その動作を説明する。メモリ制
御装置３０１は、最適の遅延値を検索する遅延量検索モ
ードと、確定した遅延量（最適の遅延量）で基準クロッ
クを遅延させる遅延量確定モードとを有する。遅延量検
索モード（外部からＤＲＡＭ１０２のデータの読み出し
要求がないものとする）におけるメモリ制御装置３０１
の動作を説明する。始めにＤＲＡＭ１０２にテスト値を
書き込み、同時に比較用データレジスタ３１５に同じ値
のテスト値を格納する。遅延量制御部３１６は最初、粗
調節用遅延値を０、微調節用遅延値を４に設定し、セレ
クタ３４３を通じて粗調節用遅延値０をセレクタ３５２
へ、微調節用遅延値４をセレクタ３５４へ出力する。粗
調節用多段遅延部３５１は、基準クロック生成部３１１
から基準クロックを入力し、異なる粗調節用遅延値を持
った複数の取り込みクロックを生成し、セレクタ３５２
に出力する。セレクタ３５２は入力された複数の取り込
みクロックの中から、粗調節用遅延値０の取り込みクロ
ックを選択し、微調節用多段遅延部３５３へ出力する。
微調節用多段遅延部３５３は、セレクタ３５２から粗調
節用遅延値０を持った取り込みクロックを受けると、粗
調節用遅延値は０のもとで異なる微調節用遅延値を持っ
た複数の取り込みクロックをセレクタ３５４へ出力す
る。セレクタ３５４は入力された粗調節用遅延値０のも
とで、異なる微調節用遅延値をもつ複数の取り込みクロ
ックの中から、微調節用遅延値４の取り込みクロックを
選択し、リードデータレジスタ３１２へ出力する。
制御装置について、以下その動作を説明する。メモリ制
御装置３０１は、最適の遅延値を検索する遅延量検索モ
ードと、確定した遅延量（最適の遅延量）で基準クロッ
クを遅延させる遅延量確定モードとを有する。遅延量検
索モード（外部からＤＲＡＭ１０２のデータの読み出し
要求がないものとする）におけるメモリ制御装置３０１
の動作を説明する。始めにＤＲＡＭ１０２にテスト値を
書き込み、同時に比較用データレジスタ３１５に同じ値
のテスト値を格納する。遅延量制御部３１６は最初、粗
調節用遅延値を０、微調節用遅延値を４に設定し、セレ
クタ３４３を通じて粗調節用遅延値０をセレクタ３５２
へ、微調節用遅延値４をセレクタ３５４へ出力する。粗
調節用多段遅延部３５１は、基準クロック生成部３１１
から基準クロックを入力し、異なる粗調節用遅延値を持
った複数の取り込みクロックを生成し、セレクタ３５２
に出力する。セレクタ３５２は入力された複数の取り込
みクロックの中から、粗調節用遅延値０の取り込みクロ
ックを選択し、微調節用多段遅延部３５３へ出力する。
微調節用多段遅延部３５３は、セレクタ３５２から粗調
節用遅延値０を持った取り込みクロックを受けると、粗
調節用遅延値は０のもとで異なる微調節用遅延値を持っ
た複数の取り込みクロックをセレクタ３５４へ出力す
る。セレクタ３５４は入力された粗調節用遅延値０のも
とで、異なる微調節用遅延値をもつ複数の取り込みクロ
ックの中から、微調節用遅延値４の取り込みクロックを
選択し、リードデータレジスタ３１２へ出力する。
【００３５】リードデータレジスタ３１２は、粗調節用
遅延値０、微調節用遅延値４の取り込みクロックに従
い、ＤＲＡＭ１０２に書き込んだテスト値を読み込む。
比較部３１４はその取り込まれた値と、比較用データレ
ジスタ３１５に格納されているテスト値を比較する。リ
ードデータが確定している期間内に取り込みクロックが
設定されていた場合はリードデータレジスタ３１２に正
しい値が読み込まれ、リードデータが確定していない期
間に取り込みクロックが設定されていた場合はリードデ
ータレジスタ３１２には間違った値が読み込まれる。比
較部３１４は、両者が一致しているかどうか確認した
後、当該比較結果を遅延量制御部３１６に送る。遅延量
制御部３１６は粗調節用遅延値を１段階増やして、粗調
節用遅延値１をセレクタ３５２に出力し、微調節用遅延
値４を（変更せずに）セレクタ３５４へ出力する。この
場合遅延量調節部３１７は、粗調節用遅延値１、微調節
用遅延値４の取り込みクロックをリードデータレジスタ
３１２に出力する。
遅延値０、微調節用遅延値４の取り込みクロックに従
い、ＤＲＡＭ１０２に書き込んだテスト値を読み込む。
比較部３１４はその取り込まれた値と、比較用データレ
ジスタ３１５に格納されているテスト値を比較する。リ
ードデータが確定している期間内に取り込みクロックが
設定されていた場合はリードデータレジスタ３１２に正
しい値が読み込まれ、リードデータが確定していない期
間に取り込みクロックが設定されていた場合はリードデ
ータレジスタ３１２には間違った値が読み込まれる。比
較部３１４は、両者が一致しているかどうか確認した
後、当該比較結果を遅延量制御部３１６に送る。遅延量
制御部３１６は粗調節用遅延値を１段階増やして、粗調
節用遅延値１をセレクタ３５２に出力し、微調節用遅延
値４を（変更せずに）セレクタ３５４へ出力する。この
場合遅延量調節部３１７は、粗調節用遅延値１、微調節
用遅延値４の取り込みクロックをリードデータレジスタ
３１２に出力する。
【００３６】以下粗調節用遅延値を１ずつ増やして同様
の処理を行う。微調節用遅延値は４に固定したままで、
粗調節用遅延値を０から最大値の粗調節用遅延値２ま
で、それぞれの遅延値に対してＤＲＡＭ１０２が出力す
るリードデータをリードデータレジスタ３１２に正しく
格納できるかどうか調べる。図４は遅延量制御部３１６
が出力する粗調節用遅延値及び微調節用遅延値によって
遅延値が設定された取り込みクロックと、ＤＲＡＭ１０
２から読み出したリードデータとの関係を表したタイミ
ングチャートである。リードデータレジスタ３１２は、
取り込みクロックの立ち上がりエッジでリードデータを
読み込む。例えば図４に示されているように（リードデ
ータが確定している期間が短いため）粗調節用遅延値が
１の時のみリードデータが確定している期間内に取り込
みクロックが設定されているとする。しかし粗調節用遅
延値が１の時においても、例えばこの時図４（ｂ）に示
されているように、リードブロックがリードデータが確
定している期間の真ん中でなく、前の方に設定されてい
る可能性もある。この場合粗調節用遅延値が１の場合で
も、配線遅延などでリードデータが確定している期間が
後ろに遅延した場合、取り込みクロックの立ち上がりエ
ッジがリードデータの確定している期間外になり、デー
タを正しく読み込めなくなる可能性がある。言い換えれ
ば、粗調節用遅延値１、微調節用遅延値４のもとでは安
定してＤＲＡＭのデータを読み込むことができない。取
り込みクロックがその確定している時間内のできる限り
中心にあれば、多少リードデータの配線遅延が変化して
も、確定している期間外に取り込みクロックが設定され
ることを避けることができる。
の処理を行う。微調節用遅延値は４に固定したままで、
粗調節用遅延値を０から最大値の粗調節用遅延値２ま
で、それぞれの遅延値に対してＤＲＡＭ１０２が出力す
るリードデータをリードデータレジスタ３１２に正しく
格納できるかどうか調べる。図４は遅延量制御部３１６
が出力する粗調節用遅延値及び微調節用遅延値によって
遅延値が設定された取り込みクロックと、ＤＲＡＭ１０
２から読み出したリードデータとの関係を表したタイミ
ングチャートである。リードデータレジスタ３１２は、
取り込みクロックの立ち上がりエッジでリードデータを
読み込む。例えば図４に示されているように（リードデ
ータが確定している期間が短いため）粗調節用遅延値が
１の時のみリードデータが確定している期間内に取り込
みクロックが設定されているとする。しかし粗調節用遅
延値が１の時においても、例えばこの時図４（ｂ）に示
されているように、リードブロックがリードデータが確
定している期間の真ん中でなく、前の方に設定されてい
る可能性もある。この場合粗調節用遅延値が１の場合で
も、配線遅延などでリードデータが確定している期間が
後ろに遅延した場合、取り込みクロックの立ち上がりエ
ッジがリードデータの確定している期間外になり、デー
タを正しく読み込めなくなる可能性がある。言い換えれ
ば、粗調節用遅延値１、微調節用遅延値４のもとでは安
定してＤＲＡＭのデータを読み込むことができない。取
り込みクロックがその確定している時間内のできる限り
中心にあれば、多少リードデータの配線遅延が変化して
も、確定している期間外に取り込みクロックが設定され
ることを避けることができる。
【００３７】そこで次は粗調節用遅延値を最適の値であ
る１に固定しておき、微調節用遅延値を現在４であるの
を０から設定可能な最大値（この例では遅延値８）まで
可変し、それぞれに対してＤＲＡＭ１０２のリードデー
タをリードデータレジスタ３１２に正しく格納できるか
否か調べていく。ここで、粗調節用遅延値を決めるテス
トをする際に微調節用遅延値を設定できる範囲の中心に
していた理由は、粗調節用遅延値を固定した後に、その
前後に取り込みクロックを微調節できるようにするため
である。粗調節用遅延値を１に固定し微調節用遅延値を
可変した結果、図４においては微調節用遅延値が３から
７であれば、リードデータが確定している期間内に取り
込みクロックが設定される。つまりその期間内に取り込
みクロックが設定されていれば、正常にＤＲＡＭ１０２
のリードデータを読み出すことができることを示してい
る。微調節用遅延値を３から７の中心である５に設定す
る。結局、セレクタ３５２に入力する粗調節用遅延値
と、セレクタ３５４に入力する微調節用遅延値のそれぞ
れの最適値は、１と５になる。最適の粗調節用遅延値及
び微調節用遅延値を決定し、この値により安定してＤＲ
ＡＭのデータを読み込むことができると判断された場
合、最適遅延量検索部３４１は確定した粗調節用遅延値
及び微調節用遅延値を最適遅延量記憶部３４２に格納す
る。
る１に固定しておき、微調節用遅延値を現在４であるの
を０から設定可能な最大値（この例では遅延値８）まで
可変し、それぞれに対してＤＲＡＭ１０２のリードデー
タをリードデータレジスタ３１２に正しく格納できるか
否か調べていく。ここで、粗調節用遅延値を決めるテス
トをする際に微調節用遅延値を設定できる範囲の中心に
していた理由は、粗調節用遅延値を固定した後に、その
前後に取り込みクロックを微調節できるようにするため
である。粗調節用遅延値を１に固定し微調節用遅延値を
可変した結果、図４においては微調節用遅延値が３から
７であれば、リードデータが確定している期間内に取り
込みクロックが設定される。つまりその期間内に取り込
みクロックが設定されていれば、正常にＤＲＡＭ１０２
のリードデータを読み出すことができることを示してい
る。微調節用遅延値を３から７の中心である５に設定す
る。結局、セレクタ３５２に入力する粗調節用遅延値
と、セレクタ３５４に入力する微調節用遅延値のそれぞ
れの最適値は、１と５になる。最適の粗調節用遅延値及
び微調節用遅延値を決定し、この値により安定してＤＲ
ＡＭのデータを読み込むことができると判断された場
合、最適遅延量検索部３４１は確定した粗調節用遅延値
及び微調節用遅延値を最適遅延量記憶部３４２に格納す
る。
【００３８】次に遅延量確定モードにおけるメモリ制御
装置３０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部３１６のセレクタ３４３は最適遅延
量記憶部３４２が出力する確定した粗調節用遅延値及び
微調節用遅延値を選択し、遅延量調節部３１７のセレク
タ３５２及び３５４にそれぞれ送る。セレクタ３５２及
び３５４は基準クロックを最適の遅延値だけ遅延させた
取り込みクロックを選択して出力する。リードデータレ
ジスタ３１２は、当該取り込みクロックに従ってＤＲＡ
Ｍ１０２からのリードデータを読み込む。従来のメモリ
制御装置においては、一定の遅延量を単位として一定期
間の先端から終端まで取り込みクロック立ち上がりタイ
ミングを変化させ、最適の遅延量を検索した。本発明の
メモリ制御装置においては、粗調節用多段遅延部により
大まかな最大値を求め、その後微調節用多段遅延部によ
り正確な最適値を求める。これにより遅延量検索モード
での最適遅延量の検索時間を短くすることができる。微
調節用遅延値を一定にした状態で、粗調節用遅延値を変
化させてリードデータレジスタ３１２が正しくデータを
読み取ることができるか否かを調べた結果、最適の遅延
値を確定することができた場合は、微調節用遅延値を変
化させてリードデータレジスタ３１２が正しくデータを
読み取ることができるか否かを調べるステップを省略す
ることができる。例えば粗調節用遅延値を０から２に変
化させた結果、全ての場合にリードデータレジスタ３１
２が正しくデータを読み取ることができたとする。この
場合、粗調節用遅延値を１、及び微調節用遅延値を一定
の値のまま（実施例においては４）に設定することによ
り、リードデータレジスタ３１２は温度変化配線遅延な
どの影響で誤動作することなく、常に正しいデータをＤ
ＲＡＭから読み取ることができる。
装置３０１の動作を説明する。遅延量確定モードにおい
ては、遅延量制御部３１６のセレクタ３４３は最適遅延
量記憶部３４２が出力する確定した粗調節用遅延値及び
微調節用遅延値を選択し、遅延量調節部３１７のセレク
タ３５２及び３５４にそれぞれ送る。セレクタ３５２及
び３５４は基準クロックを最適の遅延値だけ遅延させた
取り込みクロックを選択して出力する。リードデータレ
ジスタ３１２は、当該取り込みクロックに従ってＤＲＡ
Ｍ１０２からのリードデータを読み込む。従来のメモリ
制御装置においては、一定の遅延量を単位として一定期
間の先端から終端まで取り込みクロック立ち上がりタイ
ミングを変化させ、最適の遅延量を検索した。本発明の
メモリ制御装置においては、粗調節用多段遅延部により
大まかな最大値を求め、その後微調節用多段遅延部によ
り正確な最適値を求める。これにより遅延量検索モード
での最適遅延量の検索時間を短くすることができる。微
調節用遅延値を一定にした状態で、粗調節用遅延値を変
化させてリードデータレジスタ３１２が正しくデータを
読み取ることができるか否かを調べた結果、最適の遅延
値を確定することができた場合は、微調節用遅延値を変
化させてリードデータレジスタ３１２が正しくデータを
読み取ることができるか否かを調べるステップを省略す
ることができる。例えば粗調節用遅延値を０から２に変
化させた結果、全ての場合にリードデータレジスタ３１
２が正しくデータを読み取ることができたとする。この
場合、粗調節用遅延値を１、及び微調節用遅延値を一定
の値のまま（実施例においては４）に設定することによ
り、リードデータレジスタ３１２は温度変化配線遅延な
どの影響で誤動作することなく、常に正しいデータをＤ
ＲＡＭから読み取ることができる。
【００３９】上記の実施例においては、ＤＲＡＭに入力
する読みとりクロックを固定とし、リードデータレジス
タに入力する読みとりクロックを可変とした。これに代
えてリードデータレジスタに入力する読みとりクロック
を固定とし、ＤＲＡＭに入力する読みとりクロックを可
変としても良い。「取り込みクロックに従いリードデー
タレジスタがＤＲＡＭデータを読み込む」とは、上記の
いずれの場合も含む。
する読みとりクロックを固定とし、リードデータレジス
タに入力する読みとりクロックを可変とした。これに代
えてリードデータレジスタに入力する読みとりクロック
を固定とし、ＤＲＡＭに入力する読みとりクロックを可
変としても良い。「取り込みクロックに従いリードデー
タレジスタがＤＲＡＭデータを読み込む」とは、上記の
いずれの場合も含む。
【００４０】
【発明の効果】本発明のメモリ制御装置は、前回の遅延
量検索モードで得られた遅延値を記憶しておく最適遅延
量記憶部を有する。遅延量調節処理中に外部装置がリー
ドアクセスを要求してきた場合、前回の遅延量検索モー
ドで得られた遅延値に一旦戻し、アクセスしてきたブロ
ックのリード処理を行う。そのアクセスが終了した時点
で、遅延値を遅延量調節処理中であった設定値に戻し、
遅延量調節処理を再開する。遅延量検索モード終了後の
リード処理ではその新しい遅延値を用いる。又、本発明
のメモリ制御装置は、遅延量検索モード中に外部装置が
ＤＲＡＭのデータの読み出しを要求してきた場合は、遅
延量検索モードの間データの読み出しを許可せず、遅延
量確定モードになった後、データの読み出しを許可す
る。本発明によれば、常に正しいデータをＤＲＡＭから
読み出すメモリ制御装置を実現できるという有利な効果
が得られるまた本発明によれば、遅延量調節部を２段階
にし、粗調節用多段遅延部と微調節用多段遅延部とを設
ける。最初に粗調節用遅延値を変化させて大まかに最適
の遅延量を求め、その後微調節用遅延値を変化させて正
確で、最適な遅延値を求める。本発明によれば、短時間
で最適な遅延値を求めるメモリ制御装置を実現できる有
利な効果が得られる。
量検索モードで得られた遅延値を記憶しておく最適遅延
量記憶部を有する。遅延量調節処理中に外部装置がリー
ドアクセスを要求してきた場合、前回の遅延量検索モー
ドで得られた遅延値に一旦戻し、アクセスしてきたブロ
ックのリード処理を行う。そのアクセスが終了した時点
で、遅延値を遅延量調節処理中であった設定値に戻し、
遅延量調節処理を再開する。遅延量検索モード終了後の
リード処理ではその新しい遅延値を用いる。又、本発明
のメモリ制御装置は、遅延量検索モード中に外部装置が
ＤＲＡＭのデータの読み出しを要求してきた場合は、遅
延量検索モードの間データの読み出しを許可せず、遅延
量確定モードになった後、データの読み出しを許可す
る。本発明によれば、常に正しいデータをＤＲＡＭから
読み出すメモリ制御装置を実現できるという有利な効果
が得られるまた本発明によれば、遅延量調節部を２段階
にし、粗調節用多段遅延部と微調節用多段遅延部とを設
ける。最初に粗調節用遅延値を変化させて大まかに最適
の遅延量を求め、その後微調節用遅延値を変化させて正
確で、最適な遅延値を求める。本発明によれば、短時間
で最適な遅延値を求めるメモリ制御装置を実現できる有
利な効果が得られる。
【図１】本発明の実施例１によるメモリ制御装置の構成
図
図
【図２】実施例１におけるメモリ制御装置におけるＤＲ
ＡＭからのリードデータの格納タイミングチャート
ＡＭからのリードデータの格納タイミングチャート
【図３】本発明の実施例２によるメモリ制御装置の構成
図
図
【図４】実施例２におけるメモリ制御装置におけるＤＲ
ＡＭからのリードデータの格納タイミングチャート
ＡＭからのリードデータの格納タイミングチャート
【図５】従来の技術によるメモリ制御装置の構成図
【図６】従来の例のメモリ制御装置におけるＤＲＡＭか
らのリードデータの格納タイミングチャート。
らのリードデータの格納タイミングチャート。
１０１、３０１、５０１ メモリ制御装置
１０２ ＤＲＡＭ
１０３ 外部装置
１１１、３１１、５１１ 基準クロック生成部
１１２、３１２、５１２ リードデータレジスタ
１１３、３１３、５１３ 入出力部
１１４、３１４、５１４ 比較部
１１５、３１５、５１５ 比較用データレジスタ
１１６、３１６、５１６ 遅延量制御部
１１７、３１７、５１７ 遅延量調節部
１４１、３４１ 最適遅延量検索部
１４２、３４２ 最適遅延量記憶部
１４３、１５２、３４３、３５２、３５４、５４２
セレクタ １５１、５４１ 多段遅延部 ３５１ 粗調節用多段遅延部 ３５３ 微調節用多段遅延部
セレクタ １５１、５４１ 多段遅延部 ３５１ 粗調節用多段遅延部 ３５３ 微調節用多段遅延部
Claims (6)
- 【請求項１】 基準クロックを生成する基準クロック生
成部と、 取り込みクロックの遅延値を出力する遅延量制御部と、 前記基準クロック及び前記遅延値を入力し、前記基準ク
ロックを前記遅延値だけ遅延させた取り込みクロックを
生成する遅延量調節部と、 前記取り込みクロックに従いＤＲＡＭのデータを読み込
むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出
力部と、 読み込みテスト用のデータを格納する比較用データレジ
スタと、 読み込みテスト時に、前記リードデータレジスタに読み
込んだデータと、前記比較用データレジスタに格納され
ているデータとを比較し、比較した結果を出力するする
比較部と、 を有し、 遅延量検索モードと、遅延量確定モードと、 を有し、 前記遅延量制御部は、 複数の遅延値の中から一つの遅延値を選択し、選択した
第１の遅延値を出力する最適遅延量検索部と、 確定した遅延値である第２の遅延値を記憶する最適遅延
量記憶部と、 前記第１の遅延値と前記第２の遅延値との中から一つを
選択し、前記遅延量調節部に出力するセレクタとを有
し、 外部からＤＲＡＭのデータの読み出し要求がない時であ
って且つ前記遅延量検索モードにおいては、前記最適遅
延量検索部は複数の前記第１の遅延値を順次出力し、前
記セレクタは前記第１の遅延値を選択して出力し、前記
遅延量調節部は前記第１の遅延値だけ遅延した取り込み
クロックを生成し、前記リードデータレジスタは前記取
り込みクロックに従ってＤＲＡＭのデータを取り込み、
前記比較部は前記リードデータレジスタが取り込んだデ
ータと前記比較用データレジスタに格納されたデータと
を比較してその比較結果を出力し、前記遅延量制御部は
前記比較結果に基づいて複数の前記第１の遅延値の中か
ら最適の前記第１の遅延値を決定し、前記最適遅延量記
憶部は最適の前記第１の遅延値を前記第２の遅延値とし
て記憶し、 外部からＤＲＡＭのデータの読み出し要求がある時又は
前記遅延量確定モードにおいては、前記セレクタは前記
第２の遅延値を選択して出力する、 ことを特徴とするメモリ制御装置。 - 【請求項２】 基準クロックを生成する基準クロック生
成部と、 取り込みクロックの遅延値を出力する遅延量制御部と、 前記基準クロック及び前記遅延値を入力し、前記基準ク
ロックを前記遅延値だけ遅延させた取り込みクロックを
生成する遅延量調節部と、 前記取り込みクロックに従いＤＲＡＭのデータを読み込
むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出
力部と、 読み込みテスト用のデータを格納する比較用データレジ
スタと、 読み込みテスト時に、前記リードデータレジスタに読み
込んだデータと、前記比較用データレジスタに格納され
ているデータとを比較し、比較結果を出力する比較部
と、 を有し、 遅延量検索モードと、遅延量確定モードと、を有し、 前記遅延量制御部は、 複数の遅延値の中から一つの遅延値を選択し、選択した
第１の遅延値を出力する最適遅延量検索部と、 確定した遅延値である第２の遅延値を記憶する最適遅延
量記憶部と、 前記第１の遅延値と前記第２の遅延値との中から一つを
選択し、前記遅延量調節部に出力するセレクタとを有
し、 前記遅延量検索モードにおいては、前記最適遅延量検索
部は複数の前記第１の遅延値を順次出力し、前記セレク
タは前記第１の遅延値を選択して出力し、前記遅延量調
節部は前記第１の遅延値だけ遅延した取り込みクロック
を生成し、前記リードデータレジスタは前記取り込みク
ロックに従ってＤＲＡＭのデータを取り込み、前記比較
部は前記リードデータレジスタが取り込んだデータと前
記比較用データレジスタに格納されたデータとを比較し
てその比較結果を出力し、前記遅延量制御部は前記比較
結果に基づいて複数の前記第１の遅延値の中から最適の
前記第１の遅延値を決定し、前記最適遅延量記憶部は最
適の前記第１の遅延値を前記第２の遅延値として記憶
し、 前記遅延量確定モードにおいては、前記セレクタは前記
第２の遅延値を選択して出力し、 前記遅延量検索モードにおいて外部からＤＲＡＭのデー
タの読み出し要求があった場合は、前記遅延量検索モー
ドが終了して前記遅延量確定モードになった後に、前記
ＤＲＡＭのデータの読み出し要求に応じて、前記ＤＲＡ
Ｍのデータを読み出して出力する、 ことを特徴とするメモリ制御装置。 - 【請求項３】 メモリ制御装置を請求項１に記載のメモ
リ制御装置として動作させることと、請求項２に記載の
メモリ制御装置として動作させることとを、外部から選
択的に設定できることを特徴とするメモリ制御装置。 - 【請求項４】 ＤＲＡＭへのデータの書き込み処理中
に、前記遅延量検索モードに設定して最適の前記遅延値
を検索することを特徴とする請求項１又は請求項２に記
載のメモリ制御装置。 - 【請求項５】 基準クロックを生成する基準クロック生
成部と、 粗調節用遅延値と、前記粗調節用遅延値よりも細かく設
定することが可能な、微調節用遅延値を出力する遅延量
制御部と、 前記基準クロック並びに前記粗調節用遅延値及び前記微
調節用遅延値を入力し、前記基準クロックを前記粗調節
用遅延値及び前記微調節用遅延値だけ遅延させた取り込
みクロックを生成する遅延量調節部と、 前記取り込みクロックに従いＤＲＡＭのデータを読み込
むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出
力部と、 読み込みテスト用のデータを格納する比較用データレジ
スタと、 読み込みテスト時に、前記リードデータレジスタに読み
込んだデータと、前記比較用データレジスタに格納され
ているデータとを比較し、比較結果を出力する比較部
と、 を有し、 遅延量検索モードと、遅延量確定モードと、を有し、 前記遅延量制御部は、 複数の粗調節用遅延値から一つの遅延値を選択し、複数
の微調節用遅延値の中から一つの遅延値を選択し、選択
した第１の粗調節用遅延値及び第１の微調節用遅延値を
出力する最適遅延量検索部と、 確定した粗調節用遅延値及び微調節用遅延値である第２
の粗調節用遅延値及び第２の微調節用遅延値を記憶する
最適遅延量記憶部と、 前記第１の粗調節用遅延値及び前記第１の微調節用遅延
値と前記第２の粗調節用遅延値及び前記第２の微調節用
遅延値との中から一つを選択し、前記遅延量調節部に出
力するセレクタとを有し、 前記遅延量検索モードにおいては、前記最適遅延量検索
部は複数の前記第１の粗調節用遅延値及び一定の第１の
微調節用遅延値を順次出力し、前記セレクタは前記第１
の粗調節用遅延値及び前記第１の微調節用遅延値を選択
して出力し、前記遅延量調節部は前記第１の粗調節用遅
延値及び前記第１の微調節用遅延値だけ遅延した取り込
みクロックを生成し、前記リードデータレジスタは前記
取り込みクロックに従ってＤＲＡＭのデータを取り込
み、前記比較部は前記リードデータレジスタが取り込ん
だデータと前記比較用データレジスタに格納されたデー
タとを比較してその比較結果を出力し、前記遅延量制御
部は前記比較結果に基づいて複数の前記第１の粗調節用
遅延値の中から最適の前記第１の粗調節用遅延値を決定
し、次に前記最適遅延量検索部は最適の前記第１の粗調
節用遅延値及び複数の第１の微調節用遅延値を順次出力
し、前記セレクタは前記第１の粗調節用遅延値及び前記
第１の微調節用遅延値を選択して出力し、前記遅延量調
節部は前記第１の粗調節用遅延値及び前記第１の微調節
用遅延値だけ遅延した取り込みクロックを生成し、前記
リードデータレジスタは前記取り込みクロックに従って
ＤＲＡＭのデータを取り込み、前記比較部は前記リード
データレジスタが取り込んだデータと前記比較用データ
レジスタに格納されたデータとを比較してその比較結果
を出力し、前記遅延量制御部は前記比較結果に基づいて
複数の前記第１の微調節用遅延値の中から最適の前記第
１の微調節用遅延値を決定し、前記最適遅延量記憶部は
最適の前記第１の粗調節用遅延値を前記第２の粗調節用
遅延値として記憶し、最適の前記第１の微調節用遅延値
を前記第２の微調節用遅延値として記憶し、 前記遅延量確定モードにおいては、前記セレクタは前記
第２の粗調節用遅延値及び前記第２の微調節用遅延値を
選択して出力する、ことを特徴とするメモリ制御装置。 - 【請求項６】 前記遅延量検索モードにおいて、前記最
適遅延量検索部が複数の前記第１の粗調節用遅延値及び
一定の第１の微調節用遅延値を順次出力し、複数の前記
第１の粗調節用遅延値の中から最適の前記第１の粗調節
用遅延値を決定した時、 最適の前記第１の粗調節用遅延値及び一定の前記第１の
微調節用遅延値だけ遅延した前記取り込みクロックに従
い前記リードデータレジスタが安定してＤＲＡＭのデー
タを読み込むと判断した場合は、前記最適遅延量記憶部
は最適の前記第１の粗調節用遅延値を前記第２の粗調節
用遅延値として記憶し、一定の前記第１の微調節用遅延
値を前記第２の微調節用遅延値として記憶し、 最適の前記第１の粗調節用遅延値及び一定の前記第１の
微調節用遅延値だけ遅延した前記取り込みクロックに従
っては前記リードデータレジスタが安定してＤＲＡＭの
データを読み込めないと判断した場合は、次に前記最適
遅延量検索部は最適の前記第１の粗調節用遅延値及び複
数の第１の微調節用遅延値を順次出力し、前記セレクタ
は前記第１の粗調節用遅延値及び前記第１の微調節用遅
延値を選択して出力し、前記遅延量調節部は前記第１の
粗調節用遅延値及び前記第１の微調節用遅延値だけ遅延
した取り込みクロックを生成し、前記リードデータレジ
スタは前記取り込みクロックに従ってＤＲＡＭのデータ
を取り込み、前記比較部は前記リードデータレジスタが
取り込んだデータと前記比較用データレジスタに格納さ
れたデータとを比較してその比較結果を出力し、前記遅
延量制御部は前記比較結果に基づいて複数の前記第１の
微調節用遅延値の中から最適の前記第１の微調節用遅延
値を決定し、前記最適遅延量記憶部は最適の前記第１の
粗調節用遅延値を前記第２の粗調節用遅延値として記憶
し、最適の前記第１の微調節用遅延値を前記第２の微調
節用遅延値として記憶することを特徴とする請求項５に
記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001238364A JP2003050739A (ja) | 2001-08-06 | 2001-08-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001238364A JP2003050739A (ja) | 2001-08-06 | 2001-08-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
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