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KR20170108454A - 레이턴시 제어 장치 및 이를 포함하는 반도체 장치 - Google Patents

레이턴시 제어 장치 및 이를 포함하는 반도체 장치 Download PDF

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KR20170108454A
KR20170108454A KR1020160032362A KR20160032362A KR20170108454A KR 20170108454 A KR20170108454 A KR 20170108454A KR 1020160032362 A KR1020160032362 A KR 1020160032362A KR 20160032362 A KR20160032362 A KR 20160032362A KR 20170108454 A KR20170108454 A KR 20170108454A
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test
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Abstract

본 발명은 레이턴시 제어 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 레이턴시 동작을 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 제 1위상을 갖는 제 1내부클록과 제어신호에 대응하여 명령신호를 지연하는 제 1지연 제어부, 제 1위상과 반대인 제 2위상을 갖는 제 2내부클록과 테스트 제어신호에 대응하여 명령신호를 지연하는 제 2지연 제어부, 선택신호에 대응하여 제 1지연 제어부의 출력과 제 2지연 제어부의 출력 중 어느 하나를 선택하여 레이턴시 신호를 출력하는 선택부 및 제어신호와 테스트신호에 대응하여 테스트 제어신호를 생성하는 테스트 제어부를 포함한다.

Description

레이턴시 제어 장치 및 이를 포함하는 반도체 장치{Latency control device ans semiconductor device including the same}
본 발명은 레이턴시 제어 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 레이턴시 동작을 테스트할 수 있도록 하는 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가등장 되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 디디알 동기식 메모리 장치는 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클록 주기에서 내보내거나 또는 입력받아야 한다. 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 액세스 방식을 사용할 수가 없다. 따라서, 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 액세스 방식이 필요하다.
본 발명은 테스트 신호에 대응하여 클록의 라이징 에지 또는 폴링 에지만 추출하여 레이턴시 신호를 출력함으로써 반도체 장치의 레이턴시 동작을 테스트할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 레이턴시 제어 장치는, 제 1위상을 갖는 제 1내부클록과 제어신호에 대응하여 명령신호를 지연하는 제 1지연 제어부; 제 1위상과 반대인 제 2위상을 갖는 제 2내부클록과 테스트 제어신호에 대응하여 명령신호를 지연하는 제 2지연 제어부; 선택신호에 대응하여 제 1지연 제어부의 출력과 제 2지연 제어부의 출력 중 어느 하나를 선택하여 레이턴시 신호를 출력하는 선택부; 및 제어신호와 테스트신호에 대응하여 테스트 제어신호를 생성하는 테스트 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 외부클록을 버퍼링하는 버퍼; 버퍼의 출력 클록을 분주하여 제 1위상을 갖는 제 1내부클록과 제 1위상과 반대인 제 2위상을 갖는 제 2내부클록을 생성하는 분주기; 제 1내부클록과, 제 2내부클록과, 명령신호, 제어신호 및 테스트신호에 대응하여 레이턴시 신호를 제어하되, 테스트 신호의 활성화시 제 1내부클록과 상기 제 2내부클록 중 어느 하나를 리셋시키도록 제어하는 레이턴시 제어 장치; 및 레이턴시 신호를 지연하여 데이터를 출력하는 DLL(Delaye Locked Loop) 회로를 포함하는 것을 특징으로 한다.
본 발명은 테스트 신호에 대응하여 클록의 라이징 에지 또는 폴링 에지만 추출하여 레이턴시 신호를 출력함으로써 반도체 장치의 내부 마진을 평가할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 레이턴시 제어 장치의 구성을 설명하기 위한 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 본 발명의 다른 실시예에 따른 레이턴시 제어 장치에 관한 구성도.
도 4 및 도 5는 도 1의 동작을 설명하기 위한 동작 타이밍도.
도 6 및 도 7은 도 3의 동작을 설명하기 위한 동작 타이밍도.
도 8은 도 3의 테스트 제어부에 관한 상세 회로도.
도 9는 본 발명의 또 다른 실시예 따른 반도체 장치를 포함하는 시스템의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 레이턴시 제어 장치의 구성을 설명하기 위한 구성도이다.
레이턴시 제어 장치는 제 1지연 제어부(10), 제 2지연 제어부(20)와, 선택부(30)를 포함한다. 여기서, 제 1지연 제어부(10)는 제어신호 CTRL, 제 1내부클록 ICLK에 대응하여 명령신호 CMD를 지연하여 데이터를 출력한다. 그리고, 제 2지연 제어부(20)는 제어신호 CTRL, 제 2내부클록 ICLKB에 대응하여 명령신호 CMD를 지연하여 데이터를 출력한다.
여기서, 제 1내부클록 ICLK은 제 2내부클록 ICLKB과 위상이 반대인 신호이다. 예를 들어, 제 1내부클록 ICLK가 라이징 클록인 경우 제 2내부클록 ICLKB이 폴링 클록일 수 있다.
이러한 제 1지연 제어부(10)는 직렬 연결된 복수의 플립플롭 DFF1~DFF4을 포함한다. 복수의 플립플롭 DFF1~DFF4은 명령신호 CMD가 인가되면 제어신호 CTRL에 대응하여 제 1내부클록 ICLK를 순차적으로 플립플롭시킨다. 여기서, 복수의 플립플롭 DFF1~DFF4은 디(D)-플립플롭을 포함할 수 있다.
그리고, 제 2지연 제어부(20)는 직렬 연결된 복수의 플립플롭 DFF5~DFF8을 포함한다. 복수의 플립플롭 DFF5~DFF8은 명령신호 CMD가 인가되면 제어신호 CTRL에 대응하여 제 2내부클록 ICLKB를 순차적으로 플립플롭시킨다. 여기서, 복수의 플립플롭 DFF5~DFF8은 디(D)-플립플롭을 포함할 수 있다.
또한, 선택부(30)는 선택신호 SEL에 대응하여 제 1지연 제어부(10)의 출력 또는 제 2지연 제어부(20)의 출력 중 어느 하나를 선택하여 레이턴시 신호 LATENCY를 출력한다. 여기서, 선택신호 SEL는 클록 정보를 인가받아 제 1지연 제어부(10)의 출력을 선택할지 제 2지연 제어부(20)의 출력을 선택할지에 대한 정보를 포함한다. 그리고, 선택부(30)는 선택신호 SEL에 대응하여 두 신호 중 어느 하나를 선택하는 멀티플렉서(MUX)를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는, 버퍼(100), 분주기(200), 레이턴시 제어 장치(300) 및 DLL 회로(400)를 포함한다.
여기서, 버퍼(100)는 외부클록 ECLK을 버퍼링하여 클록 CLK을 생성한다. 그리고, 분주기(200)는 클록 CLK을 분주하여 라이징 에지를 갖는 제 1내부클록 ICLK와 폴링 에지를 갖는 제 2내부클록 ICLKB을 생성한다. 제 1내부클록 ICLK과 제 2내부클록 ICLKB은 서로 위상이 반대인 신호이다.
그리고, 레이턴시 제어장치(300)는 제 1내부클록 ICLK, 제 2내부클록 ICLKB, 명령신호 CMD, 제어신호 CTRL 및 테스트신호 CL_TM에 대응하여 레이턴시 신호 LATENCY를 생성한다. 여기서, 레이턴시 제어장치(300)의 세부 구성 및 동작 과정은 후술하는 도 3에서 상세하게 설명하기로 한다.
그리고, DLL(Delayed Lock Loop) 회로(400)는 레이턴시 LATENCY를 일정시간 지연한 후 출력신호 DOUT를 출력한다. 본 발명의 실시예에서는 레이턴시 제어 장치(300)의 구성이 DLL 회로(400)의 이전 단에 위치한 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 레이턴시 제어 장치(300)가 DLL 회로(400)의 출력단에 구비될 수도 있다.
동기식 메모리장치에서는 이전의 비동기식 메모리장치와는 다른 몇 가지 개념을 사용한다. 그중 하나가 카스 레이턴시(CAS LATENCY, CL)이다. 카스레이턴시란 리드 명령어가 입력되고 난 후에 메모리 장치에서 데이터를 출력하기까지의 클록수를 말한다. 예를 들어, CL=3 이라는 말은 리드 명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭 주기 후에 데이터가 외부로 출력되는 것을 말한다.
따라서, 카스 레이턴시 모드값은 데이터를 출력하는 타이밍을 정하게 되는 데, 메모리 장치는 초기동작시에 셋팅된 CL 값을 감지하여 데이터를 액세스하여 출력하는데 사용하게 된다. 데이터출력 인에이블 신호는 리드 명령어에 응답하여 생성된 신호를, 셋팅 된 카스 레이턴시만큼 동작 클록의 주기를 지연시킨 다음 생성한다. 그리고, 데이터 출력인에이블 신호가 활성화되어야 리드명령어에 대응하여 액세스된 데이터를 외부로 출력하게 된다.
이때, 사용하는 동작 클록은 외부에서 입력되는 클록신호를 소정시간을 지연고정시킨 DLL(Delay Locked Loop) 회로(400)의 DLL 클록이다. DLL 클록은 지연고정 루프에서 생성하여 출력하게 된다. 메모리 장치는 외부에서 입력되는 클록의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 한다.
그런데, 내부에서 처리하는 과정에서 필연적으로 생기는 클록신호의 지연시간으로 인해 외부에서 입력되는 외부 클럭의 라이징 에지와 폴링 에지에 정확하게 동기되어 데이터를 출력시킬 수 없다. 이를 보상하기 위해 생성하는 클록 신호가 메모리 장치의 지연고정루프에서 출력되는 DLL 클록이다. 데이터를 출력시킬 때 DLL 클록에 동기시켜 외부로 출력하게 되면, 외부 클록의 라이징 에지와 폴링 에지에 동기되어 데이터가 출력될 수 있는 것이다.
즉, 시스템이나 회로에서 클록은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클록이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클록 스큐(clock skew))이 발생하게 된다.
이러한 시간 지연을 보상하여 내부 클록이 외부 클록과 동일한 위상을 갖도록 하기 위해 DLL 회로(400)가 사용되고 있다. 즉, DLL 회로(400)는 외부 클록을 이용하여 센싱 된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클록의 타이밍을 일치시킨다.
도 3은 본 발명의 실시예에 따른 레이턴시 제어 장치의 구성을 설명하기 위한 구성도이다. 도 3에서 설명하는 레이턴시 제어 장치는 도 2에 도시된 레이턴시 제어 장치(300)에 해당할 수 있다.
본 발명의 실시예에 따른 레이턴시 제어 장치(300)는, 제 1지연 제어부(310), 제 2지연 제어부(320)와, 테스트 제어부(330) 및 선택부(340)를 포함한다. 여기서, 제 1지연 제어부(310)는 제어신호 CTRL, 제 1내부클록 ICLK에 대응하여 명령신호 CMD를 지연하여 데이터를 출력한다. 그리고, 제 2지연 제어부(320)는 테스트 제어신호 T_CON, 제 2내부클록 ICLKB에 대응하여 명령신호 CMD를 지연하여 데이터를 출력한다.
여기서, 제 1내부클록 ICLK은 제 2내부클록 ICLKB과 위상이 반대인 신호이다. 예를 들어, 제 1내부클록 ICLK가 라이징 클록인 경우 제 2내부클록 ICLKB이 폴링 클록일 수 있다.
이러한 제 1지연 제어부(310)는 직렬 연결된 복수의 플립플롭 DFF10~DFF13을 포함한다. 복수의 플립플롭 DFF10~DFF13은 명령신호 CMD가 인가되면 제어신호 CTRL에 대응하여 제 1내부클록 ICLK를 순차적으로 플립플롭시킨다. 여기서, 복수의 플립플롭 DFF10~DFF13은 디(D)-플립플롭을 포함할 수 있다.
그리고, 제 2지연 제어부(320)는 직렬 연결된 복수의 플립플롭 DFF14~DFF17을 포함한다. 복수의 플립플롭 DFF14~DFF17은 명령신호 CMD가 인가되면 테스트 제어신호 T_CON에 대응하여 제 2내부클록 ICLKB를 순차적으로 플립플롭시킨다. 여기서, 복수의 플립플롭 DFF14~DFF17은 디(D)-플립플롭을 포함할 수 있다.
또한, 테스트 제어부(330)는 제어신호 CTRL와 테스트신호 CL_TM에 대응하여 테스트 제어신호 T_CON를 제 2지연 제어부(320)에 출력한다. 테스트 제어부(330)는 테스트신호 CL_TM의 활성화시 테스트 제어신호 T_CON를 활성화시킨다. 이러한 경우 제 2지연 제어부(320)는 테스트 제어신호 T_CON에 의해 제 2내부클록 ICLKB의 폴링 에지를 리셋시켜 출력한다.
반면에, 테스트 제어부(330)는 테스트신호 CL_TM의 비활성화시 제어신호 CTRL에 대응한 테스트 제어신호 T_CON에 의해 제 2지연 제어부(320)의 동작을 제어한다.
또한, 선택부(340)는 선택신호 SEL에 대응하여 제 1지연 제어부(310)의 출력 또는 제 2지연 제어부(320)의 출력 중 어느 하나를 선택하여 레이턴시 신호 LATENCY를 출력한다. 여기서, 선택신호 SEL는 클록 정보를 인가받아 제 1지연 제어부(310)의 출력을 선택할지 제 2지연 제어부(320)의 출력을 선택할지에 대한 정보를 포함한다. 그리고, 선택부(340)는 선택신호 SEL에 대응하여 두 신호 중 어느 하나를 선택하는 멀티플렉서(MUX)를 포함할 수 있다.
반도체 장치의 초기 동작에는 안정화 시간인 파워 업 시간 이후에 모드 레지스터 세트(Mode Register Set; MRS)에 의해 카스 레이턴시, 추가적인(Additive) 레이턴시, DLL 회로(400)의 리셋 등의 명령이 반도체 장치에 인가된다.
이때, 모드 레지스터 세트에 의해 카스 레이턴시 값이 미리 세팅된다. 그리고, 리드 명령이 인가되면 카스 레이턴시 값만큼 지연된 후 데이터가 출력된다.
그런데, 분주된 클록을 사용하게 되면 리드신호가 분주된 클록의 라이징 에지에 동기되거나 폴링 에지에 동기되는 경우가 생긴다. 그런데, 카스 레이턴시 동작은 반도체 장치의 내부 동작이므로 외부에서는 카스 레이턴시가 라이징 에지에 동기되었는지 폴링 에지에 동기되었는지의 여부를 구분할 수가 없다.
이에 따라, 본 발명의 실시예에서는 테스트 제어신호 T_CON의 활성화시 라이징 에지(또는, Even 정보)만 남겨두고 폴링 에지(또는, Odd 정보)는 리셋시켜 반도체 장치의 내부 동작(Function)을 외부에서 확인 가능하도록 한다.
본 발명의 실시예에서는 테스트 제어신호 T_CON에 의해 제 2지연 제어부(320)를 리셋시키는 것을 일 예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니라 제 1지연 제어부(310)를 리셋시켜 라이징 에지를 리셋시킬 수도 있다.
도 4 및 도 5는 도 1의 레이턴시 제어 장치의 동작을 설명하기 위한 동작 타이밍도이다.
외부클록 ECLK이 인가되면 하프 주파수로 분주하여 제 1내부클록 ICLK과, 제 2내부클록 ICLKB이 생성된다.
그리고, 도 4에서와 같이 리드 명령 READ이 제 1내부클록 ICLK의 라이징 에지에 동기되어 인가된다. 그러면, 레이턴시 제어 장치(300)에 설정된 카스 레이턴시 CL 만큼의 지연시간이 지난 후 레이턴시 신호 LATENCY를 출력하게 된다.
반면에, 도 5에서와 같이 리드 명령 READ이 제 2내부클록 ICLKB의 라이징 에지에 동기되어 인가된다. 그러면, 레이턴시 제어 장치(300)에 설정된 카스 레이턴시 CL 만큼의 지연시간이 지난 후 레이턴시 신호 LATENCY를 출력하게 된다. 이때, 도 5에서 출력되는 레이턴시 신호 LATENCY는 도 4에서 출력되는 레이턴시 신호 LATENCY 보다 출력 시점이 더 느리다.
분주된 클록을 사용하는 경우 클록의 스큐(Skew), 명령신호의 스큐 등으로 인해 내부적으로 라이징 클록, 폴링 클록의 마진이 달라질 수 있다. 이러한 경우 각각의 경우에 대하여 최적의 포인트를 산출하는 과정이 필요하다.
도 6 및 도 7은 도 3의 레이턴시 제어 장치(300)의 동작을 설명하기 위한 동작 타이밍도이다.
외부클록 ECLK이 인가되면 하프 주파수로 분주하여 제 1내부클록 ICLK과, 제 2내부클록 ICLKB이 생성된다.
그리고, 도 6에서와 같이 리드 명령 READ이 제 1내부클록 ICLK의 라이징 에지에 동기되어 인가된다. 만약, 테스트신호 CL_TM가 활성화된 상태이면, 레이턴시 제어 장치(300)에 설정된 카스 레이턴시 CL 만큼의 지연시간이 지난 후 레이턴시 신호 LATENCY를 출력하게 된다.
반면에, 도 7에서와 같이 리드 명령 READ이 제 2내부클록 ICLKB의 라이징 에지에 동기되어 인가된다. 그리고, 테스트신호 CL_TM가 활성화된 상태이면 제 2지연 제어부(320)에 테스트 제어신호 T_CON가 인가되어 레이턴시 신호 LATENCY가 리셋 상태가 된다.
동기식(Synchronous) 반도체 장치의 지연고정루프(DLL; Delay Locked Loop) 회로(400)에 있어서 고속 동작에 대한 대응을 위하여 클록을 분주하여 4 위상(Phase)의 클록을 사용하게 된다. 4 위상 클록은 고속 동작의 요구에 대응하여 외부 클록을 반도체 장치 내부의 분주기(200)에서 분주하여 하프(Half) 주파수로 동작시켜 내부 마진을 확보하기 위해 사용된다.
이때, 분주된 4 위상 클록으로 카스 레이턴시 회로가 동작된다. 반도체 장치의 내부에서 분주 동작이 이루어져 카스 레이턴시가 조정되므로, 반도체 장치의 외부에서는 분주 되지 않은 것처럼 동작되어 정상적인 리드 동작이 이루어지게 된다.
본 발명의 실시예는 이러한 지연고정루프 회로(400)에 있어서 테스트 모드시 레이턴시 제어 장치(300)의 레이턴시를 제어하도록 한다. 이에 따라, 본 발명의 실시예는 테스트 모드시 4 위상 카스 레이턴시 제어 회로의 동작(Function)을 효율적으로 테스트할 수 있도록 한다.
즉, 본 발명의 실시예는 레이턴시 신호 LATENCY의 출력시 라이징 에지만 추출하도록 하여, 라이징 클록만 인가되는 상황에서 내부 마진을 등을 평가할 수 있도록 한다. 본 발명의 실시예에서는 라이징 에지만 추출하도록 하는 것을 일 예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니라 폴링 클록만 인가되는 상황에서 내부 마진을 테스트할 수도 있다.
도 8은 도 3의 테스트 제어부(330)에 관한 상세 회로도이다.
테스트 제어부(330)는 SR-래치 구조로 연결된 앤드게이트 AND1, AND2를 포함한다. 이러한 구성을 갖는 테스트 제어부(330)는 제어신호 CTRL가 활성화 상태인 경우 테스트 제어신호 T_CON가 하이 레벨 상태를 유지하고, 테스트신호 CL_TM가 리셋(예를 들면, 로우 레벨)로 활성화되는 경우 테스트 제어신호 T_CON를 로우 레벨로 리셋시키도록 한다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템에 관한 구성도이다.
위에서 설명한 반도체 장치는 메모리 디바이스, 프로세서, 컴퓨터 시스템의 디자인에서 특히 유용하게 사용될 수 있다. 예를 들어, 도 9의 시스템의 블록도에 서 참조번호 1000번으로 도시된 시스템은 메모리 장치로 도 2의 반도체 장치를 사용할 수 있다.
시스템(1000)은 한 개 또는 그 이상의 프로세서(1100) 또는 중앙 처리 장치 (CPU; Central Precossing Unit)을 포함할 수 있다. 프로세서(1100)(예를 들어, CPU)는 개별적으로 또는 다른 CPU와 조합하여 사용될 수 있다. 본 발명의 실시예에서는 프로세서(110)가 단 하나인 것으로 설명하였지만, 임의 수의 물리적 또는 논리적 CPU를 가진 시스템이 구현될 수도 있다.
칩셋(1150)은 프로세서(1100)에 연결되어 동작 될 수 있다. 칩셋(1150)은 프로세서(1100)와 시스템(1000)의 다른 구성요소들과의 신호를 전송하기 위한 통신 경로이다. 시스템(1000)의 다른 구성요소들은 메모리 컨트롤러(1200), 입/출력(I/O) 버스(1250)와, 디스크 구동 제어기(1300)를 포함한다.
시스템(1000)의 구성에 있어서 적어도 하나 이상의 서로 다른 신호들을 칩 셋(1150)을 통해 전달된다.
그리고, 메모리 컨트롤러(1200)는 칩셋(1150)에 연결되어 동작 될 수 있다. 메모리 컨트롤러(1200)는 도 2, 3에서 언급된 적어도 하나 이상의 장치, 또는 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(1200)는 칩셋(1150)을 통하여, 프로세서(1100)로부터 공급되는 요구신호를 수신할 수 있다. 여기서, 메모리 컨트롤러(1200)은 칩셋(1150) 내부에 구비될 수도 있다.
메모리 컨트롤러(1200)은 하나 이상의 메모리 장치(1350)에 연결되어 동작될 수 있다. 본 발명의 실시예에서, 메모리 장치(1350)은 도 2, 3에서 언급된 적어도 하나 이상의 반도체 장치를 포함할 수 있다. 그리고, 메모리 장치(1350)은 복수의 메모리 셀을 정의하기 위한 복수 개의 워드 라인과 복수의 비트 라인을 포함할 수 있다.
또한, 칩셋(1150)은 입출력 버스(1250)에 연결된다. 입출력 버스(1250)는 칩셋(1150)에서 입출력 장치(1410, 1420, 1430)로 신호를 전달하기 위한 통신 경로의 역할을 할 수 있다. 여기서, 입출력 장치(1410, 1420, 1430)은 마우스(1410), 비디오 디스플레이(1420) 또는 키보드(1430)를 포함할 수 있다.
입출력 버스(1250)는 입출력 장치(1410, 1420, 1430)와 통신하기 위해 수많은 커뮤니케이션 프로토콜 중 임의의 하나의 프로토콜을 사용할 수 있다. 또한, 입출력 버스(1250)는 칩셋(1150) 내부에 포함될 수도 있다.
디스크 구동 제어기(1300)은 내부 디스크 드라이버(1450)에 연결되어 동작 될 수 있다. 디스크 구동 제어기(1300)는 칩셋(1150)과 하나 이상의 내부 디스크 드라이버(1450) 간의 통신 연결 통로의 역할을 할 수 있다. 내부 디스크 드라이버(1450)는 양측 간의 지시 및 데이터를 저장함으로써 외부 데이터 저장 장치의 디스커넥션을 용이하게 할 수 있다.
디스크 구동 제어기(1300)과 내부 디스크 드라이버(1450)는 서로 또는 칩셋(1150)과 통신 프로토콜을 사용하여 통신한다.
도 9에서 언급된 시스템은 도 2, 3에 도시된 반도체 장치를 포함하는 시시템을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 하나의 예시일 뿐, 휴대 전화기나 디지털 카메라에 한정되지 않고 다른 구성요소로도 대체가 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1위상을 갖는 제 1내부클록과 제어신호에 대응하여 명령신호를 지연하는 제 1지연 제어부;
    상기 제 1위상과 반대인 제 2위상을 갖는 제 2내부클록과 테스트 제어신호에 대응하여 상기 명령신호를 지연하는 제 2지연 제어부;
    선택신호에 대응하여 상기 제 1지연 제어부의 출력과 상기 제 2지연 제어부의 출력 중 어느 하나를 선택하여 레이턴시 신호를 출력하는 선택부; 및
    상기 제어신호와 테스트신호에 대응하여 상기 테스트 제어신호를 생성하는 테스트 제어부를 포함하는 것을 특징으로 하는 레이턴시 제어 장치.
  2. 제 1항에 있어서, 상기 제 1지연 제어부는
    상기 제어신호의 활성화시 상기 제 1내부클록과 상기 명령신호에 대응하여 동작하는 직렬 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 레이턴시 제어 장치.
  3. 제 2항에 있어서, 상기 복수의 플립플롭은 디 플립플롭인 것을 특징으로 하는 레이턴시 제어 장치.
  4. 제 1항에 있어서, 상기 제 1내부클록은
    외부클록의 하프 주기를 갖는 라이징 클록인 것을 특징으로 하는 레이턴시 제어 장치.
  5. 제 1항에 있어서, 상기 제 2내부클록은
    외부클록의 하프 주기를 갖는 폴링 클록인 것을 특징으로 하는 레이턴시 제어 장치.
  6. 제 1항에 있어서, 상기 제 2지연 제어부는
    상기 제어신호의 활성화시 상기 제 2내부클록과 상기 명령신호에 대응하여 동작하는 직렬 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 레이턴시 제어 장치.
  7. 제 6항에 있어서, 상기 복수의 플립플롭은 디 플립플롭인 것을 특징으로 하는 레이턴시 제어 장치.
  8. 제 1항에 있어서, 상기 제 2지연 제어부는
    상기 테스트신호의 비활성화시 상기 제어신호에 대응하여 동작하고, 상기 테스트신호의 활성화시 상기 테스트 제어신호에 대응하여 리셋되는 것을 특징으로 하는 레이턴시 제어 장치.
  9. 제 1항에 있어서, 상기 테스트 제어부는
    상기 제어신호가 활성화되고 상기 테스트신호가 비활성화 상태인 경우 상기 테스트 제어신호를 비활성화시키고, 상기 테스트신호가 활성화되면 상기 테스트 제어신호를 활성화시키는 것을 특징으로 하는 레이턴시 제어 장치.
  10. 제 9항에 있어서, 상기 테스트 제어부는
    상기 제어신호와 상기 테스트신호를 입력받아 상기 테스트 제어신호를 출력하는 SR-래치를 포함하는 것을 특징으로 하는 레이턴시 제어 장치.
  11. 외부클록을 버퍼링하는 버퍼;
    상기 버퍼의 출력 클록을 분주하여 제 1위상을 갖는 제 1내부클록과 상기 제 1위상과 반대인 제 2위상을 갖는 제 2내부클록을 생성하는 분주기;
    상기 제 1내부클록과, 상기 제 2내부클록과, 명령신호, 제어신호 및 테스트신호에 대응하여 레이턴시 신호를 제어하되, 상기 테스트 신호의 활성화시 상기 제 1내부클록과 상기 제 2내부클록 중 어느 하나를 리셋시키도록 제어하는 레이턴시 제어 장치; 및
    상기 레이턴시 신호를 지연하여 데이터를 출력하는 DLL(Delaye Locked Loop) 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 레이턴시 제어 장치는
    상기 제 1내부클록과 상기 제어신호에 대응하여 상기 명령신호를 지연하는 제 1지연 제어부;
    상기 제 2내부클록과 테스트 제어신호에 대응하여 상기 명령신호를 지연하는 제 2지연 제어부;
    선택신호에 대응하여 상기 제 1지연 제어부의 출력과 상기 제 2지연 제어부의 출력 중 어느 하나를 선택하여 상기 레이턴시 신호를 출력하는 선택부; 및
    상기 제어신호와 상기 테스트신호에 대응하여 상기 테스트 제어신호를 생성하는 테스트 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서, 상기 제 1지연 제어부는
    상기 제어신호의 활성화시 상기 제 1내부클록과 상기 명령신호에 대응하여 동작하는 직렬 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서, 상기 복수의 플립플롭은 디 플립플롭인 것을 특징으로 하는 반도체 장치.
  15. 제 12항에 있어서, 상기 제 2지연 제어부는
    상기 제어신호의 활성화시 상기 제 2내부클록과 상기 명령신호에 대응하여 동작하는 직렬 연결된 복수의 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서, 상기 복수의 플립플롭은 디 플립플롭인 것을 특징으로 하는 반도체 장치.
  17. 제 12항에 있어서, 상기 제 2지연 제어부는
    상기 테스트신호의 비활성화시 상기 제어신호에 대응하여 동작하고, 상기 테스트신호의 활성화시 상기 테스트 제어신호에 대응하여 리셋되는 것을 특징으로 하는 반도체 장치.
  18. 제 12항에 있어서, 상기 테스트 제어부는
    상기 제어신호가 활성화되고 상기 테스트신호가 비활성화 상태인 경우 상기 테스트 제어신호를 비활성화시키고, 상기 테스트신호가 활성화되면 상기 테스트 제어신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  19. 제 12항에 있어서, 상기 테스트 제어부는
    상기 제어신호와 상기 테스트신호를 입력받아 상기 테스트 제어신호를 출력하는 SR-래치를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 11항에 있어서,
    상기 제 1내부클록은 상기 외부클록의 하프 주기를 갖는 라이징 클록이고,
    상기 제 2내부클록은 상기 외부클록의 하프 주기를 갖는 폴링 클록인 것을 특징으로 하는 반도체 장치.
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