TWI672593B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

Abstract

本發明的一範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述方法包括：接收第一指令並對應於所述第一指令執行第一操作；對應於所述第一操作的完成發送完成訊息至主機系統；偵測指令處理資訊；根據所述指令處理資訊決定中斷訊息的傳送模式；以及根據所述傳送模式傳送所述中斷訊息至所述主機系統。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

在非揮發性記憶體主機控制器介面(Non-Volatile Memory Host Controller Interface)規範或快速非揮發性記憶體(NVM express, NVMe)介面規範中，主機系統可以執行主機指令處理程序以產生欲提供給記憶體儲存裝置的操作指令。記憶體儲存裝置可以主動地從主機系統取得操作指令並執行相應的操作。在完成相應操作後，記憶體儲存裝置可以發送一個完成訊息與一個中斷訊息給主機系統。根據中斷訊息，主機系統可以將執行中的操作程序從主機指令處理程序轉換為檢查程序，以中斷指令產生作業並開始檢查所接收到的完成訊息。然而，若主機系統頻繁地接收到中斷訊息，則主機系統需要頻繁地在主機指令處理程序與檢查程序之間切換，從而增加系統負載。

雖然某些記憶體儲存裝置可以在完成多個操作指令後或者在回應逾時後才傳送中斷訊息，以降低主機系統在主機指令處理程序與檢查程序之間的切換頻率。然而，當指令佇列的深度較淺時，前述機置很容易使整個儲存系統的反應效率下降。例如，當指令佇列的深度為1~8時，主機系統通常需要等到回應逾時後才能收到來自記憶體儲存裝置的中斷訊息。在某些情況下，若主機系統遲遲無法收到中斷訊息，則主機系統將無法執行下階段程序，從而降低主機系統的資料處理效能。

本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可動態決定中斷訊息的傳輸模式，從而改善上述問題。

本發明的範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置，所述記憶體管理方法包括：接收第一指令並對應於所述第一指令執行第一操作；對應於所述第一操作的完成發送完成訊息至主機系統；偵測指令處理資訊；根據所述指令處理資訊決定中斷訊息的傳送模式；以及根據所述傳送模式傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，偵測所述指令處理資訊的步驟包括：根據已接收之指令的所述數目與已完成之指令的所述數目之間的差值決定待執行之指令的所述數目。

在本發明的一範例實施例中，根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的步驟包括：根據待執行之指令的數目是否大於門檻值決定所述傳送模式。

在本發明的一範例實施例中，所述中斷訊息發送狀態反映預設時間範圍內所述中斷訊息的發送狀態或發送模式。根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的步驟包括：若所述中斷訊息發送狀態反映在所述預設時間範圍內發生N次所述中斷訊息的回應逾時事件，將所述中斷訊息的所述傳送模式從第一模式切換為第二模式，其中N為不小於1的正整數。

在本發明的一範例實施例中，根據所述傳送模式傳送所述中斷訊息至所述主機系統的步驟包括：在第一模式中，在已發送的所述完成訊息的數目達到預設數目之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在已發送的所述完成訊息的所述數目達到所述預設數目之前，傳送所述中斷訊息至所述主機系統，其中所述預設數目大於一。

在本發明的一範例實施例中，根據所述傳送模式傳送所述中斷訊息至所述主機系統的步驟更包括：在所述第一模式中，致能第一中斷控制機制，其中經致能的所述第一中斷控制機制用以控制在已發送的所述完成訊息的所述數目達到所述預設數目後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，禁能所述第一中斷控制機制。

在本發明的一範例實施例中，根據所述傳送模式傳送所述中斷訊息至所述主機系統的步驟包括：在第一模式中，在計數時間達到預設時間之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在所述計數時間達到所述預設時間之前，傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，根據所述傳送模式傳送所述中斷訊息至所述主機系統的步驟更包括：在所述第一模式中，致能第二中斷控制機制，其中經致能的所述第二中斷控制機制用以控制在所述計數時間達到所述預設時間之後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，禁能所述第二中斷控制機制。

在本發明的一範例實施例中，根據所述傳送模式傳送所述中斷訊息至所述主機系統的步驟包括：在第一模式中，根據已發送的第一數目的所述完成訊息，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，根據已發送的第二數目的所述完成訊息，傳送所述中斷訊息至所述主機系統，其中所述第一數目大於所述第二數目。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以接收第一指令並對應於所述第一指令執行第一操作。所述記憶體控制電路單元更用以對應於所述第一操作的完成發送完成訊息至所述主機系統。所述記憶體控制電路單元更用以偵測指令處理資訊。所述記憶體控制電路單元更用以根據所述指令處理資訊決定中斷訊息的傳送模式。所述記憶體控制電路單元更用以根據所述傳送模式傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，所述記憶體控制電路單元偵測所述指令處理資訊的操作包括：根據已接收之指令的所述數目與已完成之指令的所述數目之間的差值決定待執行之指令的所述數目。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的操作包括：根據待執行之指令的數目是否大於門檻值決定所述傳送模式。

在本發明的一範例實施例中，所述中斷訊息發送狀態反映預設時間範圍內所述中斷訊息的發送狀態或發送模式。所述記憶體控制電路單元根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的步驟包括：若所述中斷訊息發送狀態反映在所述預設時間範圍內發生N次所述中斷訊息的回應逾時事件，將所述中斷訊息的所述傳送模式從第一模式切換為第二模式，其中N為不小於1的正整數。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，在已發送的所述完成訊息的數目達到預設數目之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在已發送的所述完成訊息的所述數目達到所述預設數目之前，傳送所述中斷訊息至所述主機系統，其中所述預設數目大於一。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作更包括：在所述第一模式中，致能第一中斷控制機制，其中經致能的所述第一中斷控制機制用以控制在已發送的所述完成訊息的所述數目達到所述預設數目後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，禁能所述第一中斷控制機制。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，在計數時間達到預設時間之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在所述計數時間達到所述預設時間之前，傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作更包括：在所述第一模式中，致能第二中斷控制機制，其中經致能的所述第二中斷控制機制用以控制在所述計數時間達到所述預設時間之後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中禁能所述第二中斷控制機制。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，根據已發送的第一數目的所述完成訊息，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，根據已發送的第二數目的所述完成訊息，傳送所述中斷訊息至所述主機系統，其中所述第一數目大於所述第二數目。

本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、偵測電路、中斷控制電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面、所述偵測電路及所述中斷控制電路。所述記憶體管理電路用以接收第一指令並對應於所述第一指令執行第一操作。所述記憶體管理電路更用以對應於所述第一操作的完成發送完成訊息至所述主機系統。所述偵測電路用以偵測指令處理資訊。所述記憶體管理電路更用以根據所述指令處理資訊決定中斷訊息的傳送模式。所述記憶體管理電路更用以指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，所述傳送模式包括第一模式與第二模式，所述第一模式對應於用於傳送所述中斷訊息的第一規則，所述第二模式對應於用於傳送所述中斷訊息的第二規則，且所述第一規則不同於所述第二規則。

在本發明的一範例實施例中，所述中斷訊息用以中斷所述主機系統的主機指令處理程序。

在本發明的一範例實施例中，所述指令處理資訊包括已接收之指令的數目、已完成之指令的數目、待執行之指令的數目及中斷訊息發送狀態的至少其中之一。

在本發明的一範例實施例中，所述偵測電路偵測所述指令處理資訊的操作包括：根據已接收之指令的所述數目與已完成之指令的所述數目之間的差值決定待執行之指令的所述數目。

在本發明的一範例實施例中，所述記憶體管理電路根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的操作包括：根據待執行之指令的數目是否大於門檻值決定所述傳送模式。

在本發明的一範例實施例中，所述中斷訊息發送狀態反映預設時間範圍內所述中斷訊息的發送狀態或發送模式。所述記憶體管理電路根據所述指令處理資訊決定所述中斷訊息的所述傳送模式的步驟包括：若所述中斷訊息發送狀態反映在所述預設時間範圍內發生N次所述中斷訊息的回應逾時事件，將所述中斷訊息的所述傳送模式從第一模式切換為第二模式，其中N為不小於1的正整數。

在本發明的一範例實施例中，所述記憶體管理電路指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，在已發送的所述完成訊息的數目達到預設數目之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在已發送的所述完成訊息的所述數目達到所述預設數目之前，傳送所述中斷訊息至所述主機系統，其中所述預設數目大於一。

在本發明的一範例實施例中，所述記憶體管理電路指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作更包括：在所述第一模式中，致能第一中斷控制機制，其中經致能的所述第一中斷控制機制用以控制在已發送的所述完成訊息的所述數目達到所述預設數目後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，禁能所述第一中斷控制機制。

在本發明的一範例實施例中，所述記憶體管理電路指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，在計數時間達到預設時間之後，傳送所述中斷訊息至所述主機系統；以及在第二模式中，在所述計數時間達到所述預設時間之前，傳送所述中斷訊息至所述主機系統。

在本發明的一範例實施例中，所述記憶體管理電路指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作更包括：在所述第一模式中，致能第二中斷控制機制，其中經致能的所述第二中斷控制機制用以控制在所述計數時間達到所述預設時間之後，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中禁能所述第二中斷控制機制。

在本發明的一範例實施例中，所述記憶體管理電路指示所述中斷控制電路根據所述傳送模式傳送所述中斷訊息至所述主機系統的操作包括：在第一模式中，根據已發送的第一數目的所述完成訊息，傳送所述中斷訊息至所述主機系統；以及在所述第二模式中，根據已發送的第二數目的所述完成訊息，傳送所述中斷訊息至所述主機系統，其中所述第一數目大於所述第二數目。

在本發明的一範例實施例中，所述第一數目為大於一的整數，且所述第二數目為一。

基於上述，在接收到第一指令並完成對應於所述第一指令的第一操作後，一個完成訊息可被傳送給主機系統。同時，根據所偵測的指令處理資訊，中斷訊息的傳送模式可被決定。根據所決定的傳送模式，中斷訊息可被傳送至主機系統。透過動態地決定中斷訊息的傳輸模式，無論指令佇列的深度是深或淺，中斷訊息皆可以適當地被傳送至主機系統，避免回應逾時或主機系統在主機指令處理程序與檢查程序之間太頻繁切換。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於快速非揮發性記憶體(NVM express, NVMe)介面規範。然而，在另一範例實施例中，連接介面單元402亦可以是符合其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。

請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於NVM express介面標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。

圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。

請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。

在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。

記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。

圖7是根據本發明的一範例實施例所繪示的資料傳輸操作的示意圖。以下以圖7作為範例對採用NVM express介面標準的儲存裝置10與主機系統11之間的溝通機制進行說明。

請參照圖7，當主機系統11欲對記憶體儲存裝置10執行存取操作(例如，從記憶體儲存裝置10讀取資料或將資料寫入至記憶體儲存裝置10)時，主機系統11的處理器111(例如CPU)可執行一個處理程序(亦稱為主機指令處理程序)以產生欲提供給記憶體儲存裝置的操作指令。處理器111可將準備好的操作指令放置在一個指令佇列(command queue)711中。然後，處理器111可傳送一個通知給記憶體儲存裝置10(步驟S701)。在一範例實施例中，步驟S701之操作亦稱為響鈴(ring)。須注意的是，在NVM express介面標準下，在發出通知之後，主機系統11對於記憶體儲存裝置10的主動行為至此結束。

記憶體管理電路502可接收此通知並主動地從指令佇列711中讀取對應於此通知的一或多個指令(亦稱為第一指令)(步驟S702)。例如，所獲得的指令可被緩存在一個指令佇列721。根據指令佇列721中的指令，記憶體管理電路502可執行相應的存取操作(亦稱為第一操作)。例如，根據一個讀取指令，記憶體管理電路502可對可複寫式非揮發性記憶體模組406執行一個資料讀取操作並且將所獲得的讀取資料從資料緩存(data buffer)722傳送給主機系統11(步驟S703)。例如，此讀取資料可被存入主機系統11的資料緩存712。或者，根據一個寫入指令，記憶體管理電路502可主動地從主機系統11的資料緩存712中讀取寫入資料並將其緩存於資料緩存722中(步驟S703)。然後，記憶體管理電路502可對可複寫式非揮發性記憶體模組406執行一個資料寫入操作以將緩存在資料緩存722的寫入資料寫入至可複寫式非揮發性記憶體模組406。

對應於一個存取操作之完成，記憶體管理電路502可產生一個完成訊息，並且此完成訊息可被緩存在一個完成佇列(completion queue)723。此完成訊息用於通知主機系統11相應於某一個指令的存取操作已完成。然後，完成訊息可被傳送給主機系統11並被緩存在主機系統11的一個完成佇列713中(步驟S704)。根據完成佇列713中的資料，主機系統11可得知對應於特定操作指令的記憶體存取操作已經完成。或者，在一範例實施例中，根據完成佇列713中的資料，主機系統11還可獲得記憶體儲存裝置10對應於一或多個操作指令的存取資料量以/或資料存取速度等等。

在圖7的範例實施例中，指令佇列711、資料緩存712及完成佇列713是位於主機系統11的隨機存取記憶體112中，並且指令佇列721、資料緩存722及完成佇列723是位於記憶體儲存裝置10的緩衝記憶體510中。然而，在另一範例實施例中，指令佇列711、資料緩存712及完成佇列713中的任一者亦可以是位於主機系統11之其他的儲存媒體中，並且指令佇列721、資料緩存722及完成佇列723中的任一者也可以是位於記憶體儲存裝置10之其他的儲存媒體(例如，可複寫式非揮發性記憶體模組406)中。

在本範例實施例中，主機系統11還配置有一個中斷器714，並且記憶體儲存裝置10還配置有一個中斷控制電路724。中斷器714耦接至處理器111，且中斷控制電路724耦接至記憶體管理電路502。在產生及/或傳送至少一個完成訊息後，中斷控制電路724會傳送一個中斷訊息至主機系統11的中斷器714(步驟S705)。此中斷訊息用以中斷主機系統11的主機指令處理程序。例如，中斷控制電路724可以是在記憶體管理電路502完成一或多個操作指令後或者在發生中斷訊息的回應逾時(timeout)後才傳送一個中斷訊息。在接收到中斷訊息後，中斷器714可傳送一個中斷訊號至處理器111。根據此中斷訊號，處理器111可將執行中的操作程序從先前用於產生操作指令的主機指令處理程序轉換為一個檢查程序，以中斷指令產生作業並開始檢查所接收到的完成訊息。在完成檢查程序後，處理器111可再次切換為執行主機指令處理程序，以繼續提供操作指令至指令佇列711。

須注意的是，若當前指令佇列711或721是處於高佇列深度的狀態(例如指令佇列711或721中待處理的指令之數目介於9個至127個之間)，則對應於多個指令連續地被處理，完成訊息與中斷訊息被提供的頻率較高。但是，若主機系統11太頻繁地接收到中斷訊息(即中斷控制電路724提供中斷訊息的頻率太高)，則處理器111需要頻繁地在主機指令處理程序與檢查程序之間切換，從而增加系統負載。

或者，若當前指令佇列711或721是處於低佇列深度的狀態(例如指令佇列711或721中待處理的指令之數目介於1個至8個之間)，則對應於需要處理的指令較少，完成訊息與中斷訊息被提供的頻率也較低。例如，在低佇列深度的狀態下，中斷控制電路724可能會等到中斷訊息的回應逾時才會傳送一個中斷訊息。但是，若主機系統11太久未接收到中斷訊息(即中斷控制電路724提供中斷訊息的頻率太低)，則主機系統11可能會認為記憶體儲存裝置10尚未完成某一個存取操作而暫不執行其他作業，從而拖慢主機系統11及/或記憶體儲存裝置10的資料處理速度。

在一範例實施例中，記憶體管理電路502可根據指令處理資訊來動態決定及/或調整中斷訊息的傳送模式。此指令處理資訊可包括已接收之指令的數目、已完成之指令的數目、待執行之指令的數目及中斷訊息發送狀態的至少其中之一。透過動態決定及/或調整中斷訊息的傳送模式，無論當前指令佇列711或721是處於高佇列深度或低佇列深度，可在增加主機系統11的系統負載與降低主機系統11及/或記憶體儲存裝置10的資料處理速度之間取得平衡。例如，若當前指令佇列711或721是處於高佇列深度的狀態，則記憶體管理電路502可減少中斷訊息的傳輸頻率，以降低主機系統11在主機指令處理程序與檢查程序之間切換的頻率。或者，若當前指令佇列711或721是處於低佇列深度的狀態，則記憶體管理電路502可增加(或不減少)中斷訊息的傳輸頻率，以提高主機系統11及/或記憶體儲存裝置10的資料處理速度。

在一範例實施例中，所決定的傳送模式可包括第一模式與第二模式。第一模式對應於用於傳送中斷訊息的第一規則，第二模式對應於用於傳送中斷訊息的第二規則，且第一規則不同於第二規則。根據不同的模式及/或規則，記憶體管理電路502可控制中斷控制電路724傳送中斷訊息的頻率。

在一範例實施例中，第一規則是用以降低中斷訊息的傳送頻率。在一範例實施例中，第二規則是用以提高(或不降低)中斷訊息的傳送頻率或將中斷訊息的傳送頻率回復為正常傳送頻率。

請同時參照圖5與圖7，在一範例實施例中，記憶體控制電路單元404還具有一個偵測電路513。偵測電路513用以偵測指令處理資訊。在一範例實施例中，所偵測的指令處理資訊包括指令佇列711或721中待處理之指令的數目。例如，偵測電路513可計數一計數值。當偵測到一個新的指令被加入至指令佇列711或721時，偵測電路513可將此計數值加一。藉此，根據此計數值，偵測電路513可獲得當前待處理之指令的數目並通知記憶體管理電路502。在一範例實施例中，偵測電路513可偵測並計數指令佇列711或721中已接收之指令的數目以及已完成之指令的數目。偵測電路513可根據已接收之指令的數目以及已完成之指令的數目之間的差值決定待處理之指令的數目。

在一範例實施例中，記憶體管理電路502可根據待處理之指令的數目是否大於一門檻值(例如8)決定所述傳送模式。例如，記憶體管理電路502可判斷待處理之指令的數目是否大於此門檻值。若待處理之指令的數目大於此門檻值，記憶體管理電路502可將中斷訊息的傳送模式設定為第一模式。或者，若待處理之指令的數目不大於此門檻值，記憶體管理電路502可將中斷訊息的傳送模式設定為第二模式。須注意的是，所述門檻值還可以是7或9等正整數，本發明不加以限制。

在一範例實施例中，記憶體管理電路502可持續計數已發送的完成訊息的數目。基於第一模式，在已發送的完成訊息的數目達到一預設數目之後，記憶體管理電路502可指示中斷控制電路724傳送中斷訊息至主機系統11。然而，基於第二模式，在已發送的完成訊息的數目達到此預設數目之前，記憶體管理電路502即可指示中斷控制電路724傳送中斷訊息至主機系統11。

在一範例實施例中，基於第一模式，記憶體管理電路502可致能一個中斷控制機制(亦稱為第一中斷控制機制)。經致能的第一中斷控制機制用以控制在已發送的完成訊息的數目達到一個預設數目後，傳送中斷訊息至主機系統11。然而，基於第二模式，記憶體管理電路502可禁能(或不致能)此第一中斷控制機制。

在一範例實施例中，在致能第一中斷控制機制後，記憶體管理電路502會計數已發送的完成訊息的數目以控制中斷訊息的傳送。在一範例實施例中，在未致能第一中斷控制機制的狀況下，記憶體管理電路502可不計數已發送的完成訊息的數目。

圖8是根據本發明的一範例實施例所繪示的基於第一模式傳送中斷訊息的示意圖。橫軸方向為時間，並且假設預設數目為10。

請參照圖7與圖8，在第一模式中，完成訊息801~810被依序傳送至主機系統11。完成訊息801~810分別對應於一個已被執行的操作指令。響應於已發送的完成訊息801~810的數目(即10)達到此預設數目，記憶體管理電路502可指示中斷控制電路724傳送中斷訊息811至主機系統11。但是，在第一模式中，在尚未傳送完成訊息810之前，記憶體管理電路502暫不指示中斷控制電路724傳送中斷訊息811至主機系統11。或者，從另一角度來看，基於第一模式，若已發送的完成訊息的數目未達到此預設數目，則記憶體管理電路502暫時禁止中斷控制電路724傳送中斷訊息811至主機系統11，直到完成訊息801~810皆已發送為止。在圖8的一範例實施例中，中斷訊息811的傳送與否是受到經致能的第一中斷控制機制所控制。此外，根據中斷訊息811，主機系統11的處理器11可得知完成訊息801~810所分別對應的10個指令已被執行完畢。

圖9是根據本發明的一範例實施例所繪示的基於第二模式傳送中斷訊息的示意圖。橫軸方向為時間，並且假設預設數目為10。

請參照圖7與圖9，基於第二模式，完成訊息901~903以及中斷訊息911~913被依序傳送至主機系統11。完成訊息901~903分別對應於一個已被執行的操作指令。中斷訊息911~913分別對應於完成訊息901~903而被傳送。亦即，在已發送的完成訊息901~903的數目(即3)達到所設定的預設數目(即10)之前，記憶體管理電路502即可指示中斷控制電路724依序傳送中斷訊息911~913至主機系統11。在圖9的一範例實施例中，第一中斷控制機制未被致能，故中斷訊息911~913的傳送與否不受到第一中斷控制機制所控制。此外，根據中斷訊息911~913，主機系統11的處理器11可得知完成訊息901~903所分別對應的3個指令已被執行完畢。

須注意的是，雖然圖8與圖9的範例實施例中是假設預設數目為10，然而，在其他範例實施例中，預設數目也可以設定為6或11等大於1的整數，本發明不加以限制。

在圖8的一範例實施例中，根據已發送的第一數目(例如10個)的完成訊息801~810，記憶體管理電路502指示中斷控制電路724傳送中斷訊息811至主機系統11。在圖9的一範例實施例中，根據已發送的第二數目(例如1個)的完成訊息901，記憶體管理電路502指示中斷控制電路724傳送中斷訊息911至主機系統11。在另一範例實施例中，第一數目及/或第二數目亦可以是其他大於1的整數，只要第一數目大於第二數目即可。例如，在圖9的另一範例實施例中，亦可以根據已發送的2個的完成訊息901與902而傳送中斷訊息911至主機系統11，且中斷訊息911可告知主機系統11完成訊息901與902所各別對應的指令已被執行。

在一範例實施例中，基於第一模式，在計數時間達到預設時間之後，記憶體管理電路502可指示中斷控制電路724傳送中斷訊息至主機系統11。例如，在傳送某一個中斷訊息後，中斷控制電路724可啟動一個計時器(或計數器)以開始計時。若此計時器的計數時間達到此預設時間(例如1秒)且在此預設時間內沒有任何中斷訊息被傳送，則記憶體管理電路502可指示中斷控制電路724根據此計數時間內傳送的一或多個完成訊息提供中斷訊息至主機系統11。藉此，可避免中斷訊息的回應逾時。然而，在第二模式中，在計數時間達到預設時間之前，記憶體管理電路502即可指示中斷控制電路724傳送中斷訊息至主機系統11。

在一範例實施例中，基於第一模式，記憶體管理電路502可致能另一個中斷控制機制(亦稱為第二中斷控制機制)。經致能的第二中斷控制機制用以控制在計數時間達到預設時間之後，傳送中斷訊息至主機系統11。然而，基於第二模式，記憶體管理電路502可禁能(或不致能)此第二中斷控制機制。

在一範例實施例中，在致能第二中斷控制機制後，中斷控制電路724會啟動計時器以計時並據以控制中斷訊息的傳送。在一範例實施例中，在未致能第二中斷控制機制的狀況下，記憶體管理電路502可不啟動計時器。

須注意的是，第一中斷控制機制與第二中斷控制機制可以在第一模式中同時被致能。例如，在圖8的一範例實施例中，假設第一中斷控制機制與第二中斷控制機制皆被致能，且預設數目為10。基於第一模式，若只累積到9個完成訊息801~809且從發送完成訊息801開始的計數時間已經達到預設時間(例如1秒)，則即便未滿足第一中斷控制機制的中斷訊息發送條件(即已發送的完成訊息的數目大於預設數目)，中斷訊息811也可以受第二中斷控制機制控制而被發送至主機系統11，以避免回應逾時。

在一範例實施例中，亦可以在第一模式中同時致能第一中斷控制機制與第二中斷控制機制，而在第二模式中致能第二中斷控制機制但不致能第一中斷控制機制。在一範例實施例中，中斷訊息的傳送模式還可以包括更多模式，而不限於前述第一模式與第二模式。

在一範例實施例中，中斷訊息發送狀態反映一預設時間範圍內中斷訊息的發送狀態或發送模式。例如，此中斷訊息發送狀態可包括中斷訊息的發送記錄。記憶體管理電路502可根據過去一段時間(即預設時間範圍)內中斷訊息的發送狀態或發送模式而動態調整中斷訊息的傳送模式。例如，在一範例實施例中，若中斷訊息發送狀態反映連續或在預設時間範圍內發生N次(N大於或等於1)中斷訊息的回應逾時事件，記憶體管理電路502可將中斷訊息的傳送模式從第一模式切換為第二模式。例如，在第一模式中，若連續或在預設時間範圍內發生N次因為滿足第二中斷控制機制的中斷訊息發送條件(即計數時間達到預設時間)而發送中斷訊息的事件(即中斷訊息的回應逾時事件)，則記憶體管理電路502可將中斷訊息的傳送模式動態切換為第二模式，以禁能第一中斷控制機制及/或第二中斷控制機制。

圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖10，在步驟S1001中，接收第一指令並對應於所述第一指令執行第一操作。在步驟S1002中，對應於所述第一操作的完成發送完成訊息至主機系統。在步驟S1003中，偵測指令處理資訊。在步驟S1004中，根據指令處理資訊決定中斷訊息的傳送模式。在步驟S1005中，根據所述傳送模式傳送中斷訊息至主機系統。

然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，在接收到第一指令並完成對應於所述第一指令的第一操作後，一個完成訊息可被傳送給主機系統。同時，根據所偵測的指令處理資訊，中斷訊息的傳送模式可被決定。根據所決定的傳送模式，中斷訊息可被傳送至主機系統。透過動態地決定中斷訊息的傳輸模式，無論指令佇列的深度是深或淺，中斷訊息皆可以適當地被傳送至主機系統，避免回應逾時或主機系統在主機指令處理程序與檢查程序之間太頻繁切換。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30‧‧‧記憶體儲存裝置

11、31‧‧‧主機系統

110‧‧‧系統匯流排

111‧‧‧處理器

112‧‧‧隨機存取記憶體

113‧‧‧唯讀記憶體

114‧‧‧資料傳輸介面

12‧‧‧輸入/輸出(I/O)裝置

20‧‧‧主機板

201‧‧‧隨身碟

202‧‧‧記憶卡

203‧‧‧固態硬碟

204‧‧‧無線記憶體儲存裝置

205‧‧‧全球定位系統模組

206‧‧‧網路介面卡

207‧‧‧無線傳輸裝置

208‧‧‧鍵盤

209‧‧‧螢幕

210‧‧‧喇叭

32‧‧‧SD卡

33‧‧‧CF卡

34‧‧‧嵌入式儲存裝置

341‧‧‧嵌入式多媒體卡

342‧‧‧嵌入式多晶片封裝儲存裝置

402‧‧‧連接介面單元

404‧‧‧記憶體控制電路單元

406‧‧‧可複寫式非揮發性記憶體模組

502‧‧‧記憶體管理電路

504‧‧‧主機介面

506‧‧‧記憶體介面

508‧‧‧錯誤檢查與校正電路

510‧‧‧緩衝記憶體

512‧‧‧電源管理電路

513‧‧‧偵測電路

601‧‧‧儲存區

602‧‧‧替換區

610(0)~610(B)‧‧‧實體單元

612(0)~612(C)‧‧‧邏輯單元

S701‧‧‧步驟(傳送通知)

S702‧‧‧步驟(獲得指令)

S703‧‧‧步驟(傳送讀取資料或獲得寫入資料)

S704‧‧‧步驟(傳送完成訊息)

S705‧‧‧步驟(傳送中斷訊息)

711、721‧‧‧指令佇列

712、722‧‧‧資料緩存

713、723‧‧‧完成佇列

714‧‧‧中斷器

724‧‧‧中斷控制電路

801~810、901~903‧‧‧完成訊息

811、911~913‧‧‧

S1001‧‧‧步驟(接收第一指令並對應於所述第一指令執行第一操作)

S1002‧‧‧步驟(對應於所述第一操作的完成發送完成訊息至主機系統)

S1003‧‧‧步驟(偵測指令處理資訊)

S1004‧‧‧步驟(根據所述指令處理資訊決定中斷訊息的傳送模式)

S1005‧‧‧步驟(根據所述傳送模式傳送中斷訊息至主機系統)

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的資料傳輸操作的示意圖。 圖8是根據本發明的一範例實施例所繪示的基於第一模式傳送中斷訊息的示意圖。 圖9是根據本發明的一範例實施例所繪示的基於第二模式傳送中斷訊息的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

Claims (39)

1. 一種記憶體管理方法，用於包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，該記憶體管理方法包括： 接收一第一指令並對應於該第一指令執行一第一操作； 對應於該第一操作的完成發送一完成訊息至一主機系統； 偵測一指令處理資訊； 根據該指令處理資訊決定一中斷訊息的一傳送模式；以及 根據該傳送模式傳送該中斷訊息至該主機系統。
2. 如申請專利範圍第1項所述的記憶體管理方法，其中該傳送模式包括一第一模式與一第二模式，該第一模式對應於用於傳送該中斷訊息的一第一規則，該第二模式對應於用於傳送該中斷訊息的一第二規則，且該第一規則不同於該第二規則。
3. 如申請專利範圍第1項所述的記憶體管理方法，其中該中斷訊息用以中斷該主機系統的一主機指令處理程序。
4. 如申請專利範圍第1項所述的記憶體管理方法，其中該指令處理資訊包括已接收之指令的一數目、已完成之指令的一數目、待執行之指令的一數目及一中斷訊息發送狀態的至少其中之一。
5. 如申請專利範圍第4項所述的記憶體管理方法，其中偵測該指令處理資訊的步驟包括： 根據已接收之指令的該數目與已完成之指令的該數目之間的一差值決定待執行之指令的該數目。
6. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該指令處理資訊決定該中斷訊息的該傳送模式的步驟包括： 根據待執行之指令的一數目是否大於一門檻值決定該傳送模式。
7. 如申請專利範圍第4項所述的記憶體管理方法，其中該中斷訊息發送狀態反映一預設時間範圍內該中斷訊息的一發送狀態或一發送模式， 其中根據該指令處理資訊決定該中斷訊息的該傳送模式的步驟包括： 若該中斷訊息發送狀態反映在該預設時間範圍內發生N次該中斷訊息的一回應逾時事件，將該中斷訊息的該傳送模式從一第一模式切換為一第二模式，其中N為不小於1的正整數。
8. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該傳送模式傳送該中斷訊息至該主機系統的步驟包括： 在一第一模式中，在已發送的該完成訊息的一數目達到一預設數目之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在已發送的該完成訊息的該數目達到該預設數目之前，傳送該中斷訊息至該主機系統，其中該預設數目大於一。
9. 如申請專利範圍第8項所述的記憶體管理方法，其中根據該傳送模式傳送該中斷訊息至該主機系統的步驟更包括： 在該第一模式中，致能一第一中斷控制機制，其中經致能的該第一中斷控制機制用以控制在已發送的該完成訊息的該數目達到該預設數目後，傳送該中斷訊息至該主機系統；以及 在該第二模式中，禁能該第一中斷控制機制。
10. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該傳送模式傳送該中斷訊息至該主機系統的步驟包括： 在一第一模式中，在一計數時間達到一預設時間之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在該計數時間達到該預設時間之前，傳送該中斷訊息至該主機系統。
11. 如申請專利範圍第10項所述的記憶體管理方法，其中根據該傳送模式傳送該中斷訊息至該主機系統的步驟更包括： 在該第一模式中，致能一第二中斷控制機制，其中經致能的該第二中斷控制機制用以控制在該計數時間達到該預設時間之後，傳送該中斷訊息至該主機系統；以及 在該第二模式中，禁能該第二中斷控制機制。
12. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該傳送模式傳送該中斷訊息至該主機系統的步驟包括： 在一第一模式中，根據已發送的一第一數目的該完成訊息，傳送該中斷訊息至該主機系統；以及 在該第二模式中，根據已發送的一第二數目的該完成訊息，傳送該中斷訊息至該主機系統， 其中該第一數目大於該第二數目。
13. 如申請專利範圍第12項所述的記憶體管理方法，其中該第一數目為大於一的整數，且該第二數目為一。
14. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以接收一第一指令並對應於該第一指令執行一第一操作， 其中該記憶體控制電路單元更用以對應於該第一操作的完成發送一完成訊息至該主機系統， 其中該記憶體控制電路單元更用以偵測一指令處理資訊， 其中該記憶體控制電路單元更用以根據該指令處理資訊決定一中斷訊息的一傳送模式， 其中該記憶體控制電路單元更用以根據該傳送模式傳送該中斷訊息至該主機系統。
15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該傳送模式包括一第一模式與一第二模式，該第一模式對應於用於傳送該中斷訊息的一第一規則，該第二模式對應於用於傳送該中斷訊息的一第二規則，且該第一規則不同於該第二規則。
16. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該中斷訊息用以中斷該主機系統的一主機指令處理程序。
17. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該指令處理資訊包括已接收之指令的一數目、已完成之指令的一數目、待執行之指令的一數目及一中斷訊息發送狀態的至少其中之一。
18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元偵測該指令處理資訊的操作包括： 根據已接收之指令的該數目與已完成之指令的該數目之間的一差值決定待執行之指令的該數目。
19. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該指令處理資訊決定該中斷訊息的該傳送模式的操作包括： 根據待執行之指令的一數目是否大於一門檻值決定該傳送模式。
20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該中斷訊息發送狀態反映一預設時間範圍內該中斷訊息的一發送狀態或一發送模式， 其中該記憶體控制電路單元根據該指令處理資訊決定該中斷訊息的該傳送模式的步驟包括： 若該中斷訊息發送狀態反映在該預設時間範圍內發生N次該中斷訊息的一回應逾時事件，將該中斷訊息的該傳送模式從一第一模式切換為一第二模式，其中N為不小於1的正整數。
21. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，在已發送的該完成訊息的一數目達到一預設數目之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在已發送的該完成訊息的該數目達到該預設數目之前，傳送該中斷訊息至該主機系統， 其中該預設數目大於一。
22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該傳送模式傳送該中斷訊息至該主機系統的操作更包括： 在該第一模式中，致能一第一中斷控制機制，其中經致能的該第一中斷控制機制用以控制在已發送的該完成訊息的該數目達到該預設數目後，傳送該中斷訊息至該主機系統；以及 在該第二模式中，禁能該第一中斷控制機制。
23. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，在一計數時間達到一預設時間之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在該計數時間達到該預設時間之前，傳送該中斷訊息至該主機系統。
24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該傳送模式傳送該中斷訊息至該主機系統的操作更包括： 在該第一模式中，致能一第二中斷控制機制，其中經致能的該第二中斷控制機制用以控制在該計數時間達到該預設時間之後，傳送該中斷訊息至該主機系統；以及 在該第二模式中禁能該第二中斷控制機制。
25. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，根據已發送的一第一數目的該完成訊息，傳送該中斷訊息至該主機系統；以及 在該第二模式中，根據已發送的一第二數目的該完成訊息，傳送該中斷訊息至該主機系統， 其中該第一數目大於該第二數目。
26. 如申請專利範圍第25項所述的記憶體儲存裝置，其中該第一數目為大於一的整數，且該第二數目為一。
27. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一偵測電路； 一中斷控制電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面、該偵測電路及該中斷控制電路， 其中該記憶體管理電路用以接收一第一指令並對應於該第一指令執行一第一操作， 其中該記憶體管理電路更用以對應於該第一操作的完成發送一完成訊息至該主機系統， 其中該偵測電路用以偵測一指令處理資訊， 其中該記憶體管理電路更用以根據該指令處理資訊決定一中斷訊息的一傳送模式， 其中該記憶體管理電路更用以指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統。
28. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該傳送模式包括一第一模式與一第二模式，該第一模式對應於用於傳送該中斷訊息的一第一規則，該第二模式對應於用於傳送該中斷訊息的一第二規則，且該第一規則不同於該第二規則。
29. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該中斷訊息用以中斷該主機系統的一主機指令處理程序。
30. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該指令處理資訊包括已接收之指令的一數目、已完成之指令的一數目、待執行之指令的一數目及一中斷訊息發送狀態的至少其中之一。
31. 如申請專利範圍第30項所述的記憶體控制電路單元，其中該偵測電路偵測該指令處理資訊的操作包括： 根據已接收之指令的該數目與已完成之指令的該數目之間的一差值決定待執行之指令的該數目。
32. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路根據該指令處理資訊決定該中斷訊息的該傳送模式的操作包括： 根據待執行之指令的一數目是否大於一門檻值決定該傳送模式。
33. 如申請專利範圍第30項所述的記憶體控制電路單元，其中該中斷訊息發送狀態反映一預設時間範圍內該中斷訊息的一發送狀態或一發送模式， 其中該記憶體管理電路根據該指令處理資訊決定該中斷訊息的該傳送模式的步驟包括： 若該中斷訊息發送狀態反映在該預設時間範圍內發生N次該中斷訊息的一回應逾時事件，將該中斷訊息的該傳送模式從一第一模式切換為一第二模式，其中N為不小於1的正整數。
34. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，在已發送的該完成訊息的一數目達到一預設數目之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在已發送的該完成訊息的該數目達到該預設數目之前，傳送該中斷訊息至該主機系統， 其中該預設數目大於一。
35. 如申請專利範圍第34項所述的記憶體控制電路單元，其中該記憶體管理電路指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統的操作更包括： 在該第一模式中，致能一第一中斷控制機制，其中經致能的該第一中斷控制機制用以控制在已發送的該完成訊息的該數目達到該預設數目後，傳送該中斷訊息至該主機系統；以及 在該第二模式中，禁能該第一中斷控制機制。
36. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，在一計數時間達到一預設時間之後，傳送該中斷訊息至該主機系統；以及 在一第二模式中，在該計數時間達到該預設時間之前，傳送該中斷訊息至該主機系統。
37. 如申請專利範圍第36項所述的記憶體控制電路單元，其中該記憶體管理電路指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統的操作更包括： 在該第一模式中，致能一第二中斷控制機制，其中經致能的該第二中斷控制機制用以控制在該計數時間達到該預設時間之後，傳送該中斷訊息至該主機系統；以及 在該第二模式中禁能該第二中斷控制機制。
38. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路指示該中斷控制電路根據該傳送模式傳送該中斷訊息至該主機系統的操作包括： 在一第一模式中，根據已發送的一第一數目的該完成訊息，傳送該中斷訊息至該主機系統；以及 在該第二模式中，根據已發送的一第二數目的該完成訊息，傳送該中斷訊息至該主機系統， 其中該第一數目大於該第二數目。
39. 如申請專利範圍第38項所述的記憶體控制電路單元，其中該第一數目為大於一的整數，且該第二數目為一。