TWI840734B - 指令管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

Abstract

一種指令管理方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統的記憶體獲得多個指令；將所述多個指令儲存於記憶體儲存裝置的第一緩衝區；響應於第一緩衝區中符合配對條件的第一指令與第二指令，將第一緩衝區中的第一指令與第二指令放入記憶體儲存裝置的第一指令佇列中；以及連續執行第一指令佇列中的第一指令與第二指令。

Description

指令管理方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體控制技術，且特別是有關於一種指令管理方法、記憶體儲存裝置及記憶體控制電路單元。

行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。

在主機記憶體緩存(Host Memory Buffering, HMB)架構中，記憶體儲存裝置可利用主機系統的記憶體來作為記憶體儲存裝置的緩存器，並可主動對主機系統的記憶體進行資料存取。但是，實務上，記憶體儲存裝置中用來暫存指令的緩存空間是有限的。記憶體儲存裝置可能無法將需要被連續執行的指令存放在有限的指令緩存空間中，使記憶體儲存裝置在後續操作上出現問題。

有鑑於此，本發明提供一種指令管理方法、記憶體儲存裝置及記憶體控制電路單元，可提高記憶體儲存裝置的操作穩定性。

本發明的範例實施例提供一種指令管理方法，其用於記憶體儲存裝置。所述記憶體儲存裝置耦接至主機系統。所述指令管理方法包括：從所述主機系統的記憶體獲得多個指令；將所述多個指令儲存於所述記憶體儲存裝置的第一緩衝區；響應於所述第一緩衝區中符合配對條件的第一指令與第二指令，將所述第一緩衝區中的所述第一指令與所述第二指令放入所述記憶體儲存裝置的第一指令佇列中；以及連續執行所述第一指令佇列中的所述第一指令與所述第二指令。

在本發明的一範例實施例中，所述的指令管理方法更包括：響應於所述第一緩衝區中存在所述第一指令且不存在所述第二指令，從所述主機系統的所述記憶體獲得所述第二指令；將所述第二指令儲存於所述記憶體儲存裝置的第二緩衝區；以及將所述第一緩衝區中的所述第一指令與所述第二緩衝區中的所述第二指令放入所述第一指令佇列中。

在本發明的一範例實施例中，所述第一指令是從所述記憶體中的特定指令佇列獲得，且從所述主機系統的所述記憶體獲得所述第二指令的步驟包括：強制從所述記憶體中的所述特定指令佇列中讀取下一個指令，以獲得所述第二指令。

在本發明的一範例實施例中，所述的指令管理方法更包括：在所述記憶體儲存裝置中配置多個指令佇列，其中所述多個指令佇列包括所述第一指令佇列與至少一第二指令佇列。

在本發明的一範例實施例中，所述的指令管理方法更包括：將所述第一緩衝區中不符合所述配對條件的第三指令放入所述至少一第二指令佇列中；以及執行所述至少一第二指令佇列中的所述第三指令。

在本發明的一範例實施例中，所述的指令管理方法更包括：掃描所述第一緩衝區中的所述多個指令，以識別符合所述配對條件的所述第一指令與所述第二指令的至少其中之一。

在本發明的一範例實施例中，掃描所述第一緩衝區中的所述多個指令的步驟包括：在識別所述第一緩衝區中符合所述配對條件的所述第一指令後，從所述第一緩衝區中剩餘的指令中尋找符合所述配對條件的所述第二指令。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括緩衝記憶體。所述記憶體控制電路單元用以：從所述主機系統的記憶體獲得多個指令；將所述多個指令儲存於所述緩衝記憶體的第一緩衝區；響應於所述第一緩衝區中符合配對條件的第一指令與第二指令，將所述第一緩衝區中的所述第一指令與所述第二指令放入所述緩衝記憶體的第一指令佇列中；以及連續執行所述第一指令佇列中的所述第一指令與所述第二指令。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：響應於所述第一緩衝區中存在所述第一指令且不存在所述第二指令，從所述主機系統的所述記憶體獲得所述第二指令；將所述第二指令儲存於所述緩衝記憶體的第二緩衝區；以及將所述第一緩衝區中的所述第一指令與所述第二緩衝區中的所述第二指令放入所述第一指令佇列中。

在本發明的一範例實施例中，所述第一指令是從所述記憶體中的特定指令佇列獲得，且從所述主機系統的所述記憶體獲得所述第二指令的操作包括：強制從所述記憶體中的所述特定指令佇列中讀取下一個指令，以獲得所述第二指令。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在所述緩衝記憶體中配置多個指令佇列，其中所述多個指令佇列包括所述第一指令佇列與至少一第二指令佇列。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：將所述第一緩衝區中不符合所述配對條件的第三指令放入所述至少一第二指令佇列中；以及執行所述至少一第二指令佇列中的所述第三指令。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：掃描所述第一緩衝區中的所述多個指令，以識別符合所述配對條件的所述第一指令與所述第二指令的至少其中之一。

在本發明的一範例實施例中，掃描所述第一緩衝區中的所述多個指令的操作包括：在識別所述第一緩衝區中符合所述配對條件的所述第一指令後，從所述第一緩衝區中剩餘的指令中尋找符合所述配對條件的所述第二指令。

本發明的範例實施例另提供一種記憶體控制電路單元，其包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體。所述記憶體管理電路用以：從所述主機系統的記憶體獲得多個指令；將所述多個指令儲存於所述緩衝記憶體的第一緩衝區；響應於所述第一緩衝區中符合配對條件的第一指令與第二指令，將所述第一緩衝區中的所述第一指令與所述第二指令放入所述緩衝記憶體的第一指令佇列中；以及連續執行所述第一指令佇列中的所述第一指令與所述第二指令。

在本發明的一範例實施例中，所述記憶體管理電路更用以：響應於所述第一緩衝區中存在所述第一指令且不存在所述第二指令，從所述主機系統的所述記憶體獲得所述第二指令；將所述第二指令儲存於所述緩衝記憶體的第二緩衝區；以及將所述第一緩衝區中的所述第一指令與所述第二緩衝區中的所述第二指令放入所述第一指令佇列中。

在本發明的一範例實施例中，所述記憶體管理電路更用以：在所述緩衝記憶體中配置多個指令佇列，其中所述多個指令佇列包括所述第一指令佇列與至少一第二指令佇列。

在本發明的一範例實施例中，所述記憶體管理電路更用以：將所述第一緩衝區中不符合所述配對條件的第三指令放入所述至少一第二指令佇列中；以及執行所述至少一第二指令佇列中的所述第三指令。

在本發明的一範例實施例中，所述記憶體管理電路更用以：掃描所述第一緩衝區中的所述多個指令，以識別符合所述配對條件的所述第一指令與所述第二指令的至少其中之一。

在本發明的一範例實施例中，掃描所述第一緩衝區中的所述多個指令的操作包括：在識別所述第一緩衝區中符合所述配對條件的所述第一指令後，從所述第一緩衝區中剩餘的指令中尋找符合所述配對條件的所述第二指令。

基於上述，在從主機系統的記憶體獲得多個指令後，此些指令可被儲存於記憶體儲存裝置的第一緩衝區。響應於第一緩衝區中符合配對條件的第一指令與第二指令，第一緩衝區中的所述第一指令與所述第二指令可被放入記憶體儲存裝置的第一指令佇列中，以確保所述符合配對條件的第一指令與第二指令可被連續執行。藉此，可提高記憶體儲存裝置的操作穩定性。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。

在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。

在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。

圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。

連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。

記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。

記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。

在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。

主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。

錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，記憶體控制電路單元42還包括偵測電路57。偵測電路57耦接至記憶體管理電路51並可用以分析從主機系統11獲得的至少一個指令的類型。例如，偵測電路57可包括獨立於記憶體管理電路51之外的微處理器或微控制器等硬體電路。在一範例實施例中，偵測電路57亦可實作為記憶體管理電路51內部的硬體電路，或者以軟體或韌體形式由記憶體管理電路51運行。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。

圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。

在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。

儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。

記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。

須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。

記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。

圖7是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖7，主機系統11與記憶體儲存裝置10皆支援主機記憶體緩存(Host Memory Buffering, HMB)技術。在主機記憶體緩存架構下，主機系統11可將主機系統11內部的記憶體112提供給記憶體儲存裝置10使用。須注意的是，本發明並不限制記憶體112中的記憶體的總數、容量及類型。

記憶體管理電路51可建立記憶體儲存裝置10與主機系統11之間的連線。例如，記憶體管理電路51可與主機系統11執行一個交握操作，以建立所述連線。在建立所述連線之後，記憶體管理電路51可經由所述連線來存取記憶體112(例如將資料存入記憶體112或從記憶體112讀取資料)並與主機系統11通訊。在一範例實施例中，記憶體儲存裝置10與主機系統11之間的連線符合高速非揮發性記憶體(NVM Express, NVMe)規範。

記憶體管理電路51可從主機系統11接收一個請求。此請求用以詢問記憶體儲存裝置10是否支援主機記憶體緩存。記憶體管理電路51可根據此請求提供一個回應至主機系統11。此回應可告知主機系統11記憶體儲存裝置10是否支援主機記憶體緩存。

若記憶體儲存裝置10支援主機記憶體緩存，主機系統11可根據此回應致能記憶體112以供記憶體儲存裝置10存取。若記憶體儲存裝置10不支援主機記憶體緩存，則主機系統11可不致能記憶體112。在一範例實施例中，若記憶體儲存裝置10支援主機記憶體緩存，則此回應亦可告知主機系統11執行主機記憶體緩存所需的記憶體空間等與主機記憶體緩存有關的參數。主機系統11可根據此回應來配置記憶體112。

當主機系統11欲對記憶體儲存裝置10執行存取操作(例如，從記憶體儲存裝置10讀取資料或將資料寫入至記憶體儲存裝置10)時，主機系統11的處理器111(例如CPU)可執行一或多個處理程序以產生欲提供給記憶體儲存裝置的一或多個指令(亦稱為操作指令)。處理器111可將準備好的指令放置在指令佇列(command queue)711中。指令佇列711的總數可以是一或多個。然後，處理器111可傳送通知給記憶體儲存裝置10(步驟S701)。在一範例實施例中，步驟S701之操作亦稱為響鈴(ring)。在一範例實施例中，在NVM express介面標準下，在發出通知之後，主機系統11對於記憶體儲存裝置10的主動行為至此結束。

記憶體管理電路51可接收此通知並主動地從指令佇列711中讀取對應於此通知的一或多個指令(步驟S702)。例如，所獲得的指令可被緩存在記憶體儲存裝置10中的指令佇列721。根據指令佇列721中的指令，記憶體管理電路51可執行相應的存取操作。例如，根據一個讀取指令，記憶體管理電路51可對可複寫式非揮發性記憶體模組43執行一個資料讀取操作並且將所獲得的讀取資料從資料緩存(data buffer)722傳送給主機系統11(步驟S703)。例如，此讀取資料可被存入主機系統11的資料緩存712。或者，根據一個寫入指令，記憶體管理電路51可主動地從主機系統11的資料緩存712中讀取寫入資料並將其緩存於在記憶體儲存裝置10中的資料緩存722中(步驟S703)。然後，記憶體管理電路51可對可複寫式非揮發性記憶體模組43執行一個資料寫入操作以將緩存在資料緩存722的寫入資料寫入至可複寫式非揮發性記憶體模組43。

對應於一個存取操作之完成，記憶體管理電路51可產生一個完成訊息，並且此完成訊息可被緩存在記憶體儲存裝置10中的完成佇列(completion queue)723中。此完成訊息用於通知主機系統11相應於某一個指令的存取操作已完成。然後，此完成訊息可被傳送給主機系統11並被緩存在主機系統11的完成佇列713中(步驟S704)。根據完成佇列713中的資料，主機系統11可得知對應於特定操作指令的記憶體存取操作已經完成。

須注意的是，在圖7的範例實施例中，指令佇列711、資料緩存712及完成佇列713是位於主機系統11的記憶體112中，並且指令佇列721、資料緩存722及完成佇列723是位於記憶體儲存裝置10的緩衝記憶體55中。然而，在另一範例實施例中，指令佇列711、資料緩存712及完成佇列713中的任一者亦可以是位於主機系統11之其他的儲存媒體中，及/或指令佇列721、資料緩存722及完成佇列723中的任一者也可以是位於記憶體儲存裝置10之其他的儲存媒體(例如，可複寫式非揮發性記憶體模組43)中。

圖8是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖8，在一範例實施例中，主機系統11可包括記憶體80。例如，記憶體80可包括圖7的記憶體112。主機系統11可在記憶體80中配置指令佇列801(0)~801(D)。例如，指令佇列801(0)~801(D)可包括圖7的指令佇列711。

在一範例實施例中，記憶體管理電路51可在記憶體儲存裝置10中配置緩衝區(亦稱為第一緩衝區)81、緩衝區(亦稱為第二緩衝區)82、多工器83及指令佇列841(0)~841(3)。例如，緩衝區81、緩衝區82及指令佇列841(0)~841(3)可配置於圖7的緩衝記憶體55中。多工器83可以硬體、軟體或韌體形式設置於圖4的記憶體控制電路單元42中。此外，指令佇列841(0)~841(3)的總數可更多或更少，本發明不加以限制。

在一範例實施例中，記憶體管理電路51可經由主機介面52從主機系統11的記憶體80中獲得多個指令。例如，所述多個指令的至少其中之一可從指令佇列801(i)中取得。記憶體管理電路51可將所取得的指令儲存於緩衝區81中。根據緩衝區81中的某一指令(亦稱為目標指令)的類型，多工器83可將緩衝區81中的目標指令傳送至指令佇列841(0)~841(3)的其中之一(即目標指令佇列)，以在目標指令佇列中等待被記憶體管理電路51執行。

在一範例實施例中，記憶體管理電路51可將緩衝區81中符合配對條件的指令連續放入指令佇列841(3)中。指令佇列841(3)亦稱為第一指令佇列。例如，符合配對條件的指令可以兩個為一組，其中一個稱為第一指令，而其中的另一個稱為第二指令。第一指令與第二指令相互配對。在一範例實施例中，符合配對條件的指令(即相互配對的第一指令與第二指令)被規範為需要被連續執行。此外，在一範例實施例中，符合同一個配對條件的指令亦可包括更多指令，例如包含三個指令，且這三個相互配對的指令被規範為需要被連續執行。

在一範例實施例中，偵測電路57可掃描緩衝區81中的多個指令，以識別緩衝區81中符合配對條件的指令(例如所述第一指令及/或第二指令)。然後，偵測電路57可控制多工器83將相互配對的多個指令(例如所述第一指令與第二指令)連續放入指令佇列841(3)中。爾後，記憶體管理電路51可連續執行指令佇列841(3)中符合配對條件的指令(即第一指令與第二指令)並執行所述指令所對應的操作。

圖9是根據本發明的範例實施例所繪示的連續放置第一指令與第二指令至第一指令佇列的示意圖。請參照圖9，在一範例實施例中，假設緩衝區81中同時存在指令CMD(1)(即第一指令)與CMD(2)(即第二指令)。指令CMD(1)與CMD(2)符合配對條件。亦即，指令CMD(1)與CMD(2)屬於被規範為需要被連續執行的指令。在一範例實施例中，指令CMD(1)與CMD(2)未被連續執行(例如某一個指令被穿插在指令CMD(1)與CMD(2)之間執行)，則可能會導致記憶體儲存裝置10執行非預期行為或誤動作。

在一範例實施例中，偵測電路57可掃描緩衝區81。在偵測到指令CMD(1)後，偵測電路57可從緩衝區81中剩餘的指令中尋找符合同一個配對條件的指令CMD(2)。響應於緩衝區81中的指令CMD(1)與CMD(2)，偵測電路57可控制多工器83將緩衝區81中的指令CMD(1)與CMD(2)連續放入指令佇列841(3)中。爾後，記憶體管理電路51可連續執行指令佇列841(3)中的指令CMD(1)與CMD(2)。藉此，可確保指令CMD(1)與CMD(2)會被連續執行。

請回到圖8，在一範例實施例中，響應於緩衝區81中存在所述第一指令且不存在所述第二指令(即緩衝區81中僅存在一部分符合配對條件的指令)，記憶體管理電路51可從主機系統11的記憶體80獲得所述第二指令。例如，假設所述第一指令是從記憶體80中的指令佇列801(i)中取得，則記憶體管理電路51可強制從同一個指令佇列801(i)中讀取下一個指令，以獲得所述第二指令。記憶體管理電路51可將強制讀取的第二指令儲存於緩衝區82。然後，記憶體管理電路51可將緩衝區81中的所述第一指令與緩衝區82中的所述第二指令連續放入指令佇列841(3)中。

圖10是根據本發明的範例實施例所繪示的連續放置第一指令與第二指令至第一指令佇列的示意圖。請參照圖10，假設偵測電路57偵測到緩衝區81中存在指令CMD(1)但缺少符合同一配對條件的指令CMD(2)。響應於指令CMD(1)是來自主機系統11中的指令佇列801(i)，偵測電路57可經由主機介面52強制從指令佇列801(i)中讀取下一個指令，以獲得指令CMD(2)。指令CMD(2)可被儲存至緩衝區82。然後，偵測電路57可控制多工器83將緩衝區81中的指令CMD(1)與緩衝區82中的指令CMD(2)連續放入指令佇列841(3)中。藉此，同樣可確保指令佇列841(3)中的指令CMD(1)與CMD(2)可被連續執行。

請回到圖8，在一範例實施例中，記憶體管理電路51可將緩衝區81中不符合配對條件的指令(亦稱為第三指令)放入指令佇列841(0)~841(2)的其中之一。指令佇列841(0)~841(2)亦稱為第二指令佇列。爾後，記憶體管理電路51可執行指令佇列841(0)~841(2)中的指令(即第三指令)。

圖11是根據本發明的範例實施例所繪示的放置第三指令至第二指令佇列的示意圖。請參照圖11，針對緩衝區81中不符合配對條件的指令CMD(3)(即第三指令)，偵測電路57可控制多工器83將指令CMD(3)放入指令佇列841(0)~841(2)的其中之一，例如指令佇列841(1)，以等待被執行。

在一範例實施例中，第一指令佇列(例如圖8~圖11的指令佇列841(3))專用以存放符合配對條件的指令(例如所述第一指令與第二指令)。另一方面，第二指令佇列(例如圖8~圖11的指令佇列841(0)~841(2))則專用以存放不符合配對條件的指令(例如所述第三指令)。

在一範例實施例中，指令佇列841(0)~841(2)亦可用以存放不同類型的指令。例如，指令佇列841(0)可專用以存放寫入指令，指令佇列841(2)可專用以存放讀取指令，及/或指令佇列841(3)可專用以存放抹除指令。在一範例實施例中，指令佇列841(0)~841(2)的總數也可以是更多，以存放更多類型的指令。

在一範例實施例中，符合配對條件的指令(即第一指令與第二指令)必須被連續執行。亦即，在執行所述所述第一指令與第二指令的期間，不能有其他的指令被執行。此外，響應於符合配對條件的多個指令的其中之一(即所述第一指令)執行失敗，則符合配對條件的所述多個指令的其中之另一(即所述第二指令)會被中止(即不被執行)。

在一範例實施例中，符合配對條件的指令(即第一指令與第二指令)可包括合成操作(fused operation, FUSE)指令。合成操作指令可包含比較指令與寫入指令。特別是，在合成操作指令中，寫入指令必須接續在比較指令之後執行。例如，根據合成操作指令中的比較指令，記憶體管理電路51可判斷可複寫式非揮發性記憶體模組43中是否存在特定資料。此特定資料可儲存於特定邏輯單元。若所述特定資料存在，記憶體管理電路51可接續執行合成操作指令中的寫入指令。根據此寫入指令，記憶體管理電路51可更新所述特定資料。然而，若所述特定資料不存在，記憶體管理電路51可不執行所述寫入指令。

透過上述機制，無論當下緩衝區81中是否同時存在符合配對條件的指令，符合配對條件的指令皆可被連續放入同一個指令佇列中以等待被連續執行。藉此，可降低記憶體儲存裝置10沒有連續執行特定指令而產生非預期行為或誤動作的機率。

圖12是根據本發明的範例實施例所繪示的指令管理方法的流程圖。請參照圖12，在步驟S1201中，從主機系統的記憶體獲得多個指令。在步驟S1202中，將所述多個指令儲存於記憶體儲存裝置的第一緩衝區。在步驟S1203中，判斷第一緩衝區中是否存在符合配對條件的第一指令。若第一緩衝區中存在符合配對條件的第一指令，在步驟S1204中，判斷第一緩衝區中是否存在符合配對條件的第二指令。若第一緩衝區中同時存在符合配對條件的第一指令與第二指令，在步驟S1205中，響應於第一緩衝區中符合配對條件的第一指令與第二指令，將第一緩衝區中的第一指令與第二指令放入記憶體儲存裝置的第一指令佇列中。在步驟S1206中，連續執行第一指令佇列中的第一指令與第二指令。

圖13是根據本發明的範例實施例所繪示的指令管理方法的流程圖。請參照圖13，接續於圖12的範例實施例，若步驟S1204判定為否(即第一緩衝區中存在符合配對條件的第一指令但不存在所述第二指令)，則在步驟S1301中，從主機系統的記憶體獲得所述第二指令。在步驟S1302中，將第二指令儲存於記憶體儲存裝置的第二緩衝區。在步驟S1303中，將第一緩衝區中的第一指令與第二緩衝區中的第二指令放入第一指令佇列中。在步驟S1304中，連續執行第一指令佇列中的第一指令與第二指令。

圖14是根據本發明的範例實施例所繪示的指令管理方法的流程圖。請參照圖14，接續於圖12的範例實施例，若步驟S1203判定為否，則在步驟S1401中，針對第一緩衝區中不符合配對條件的第三指令，將第一緩衝區中不符合配對條件的第三指令放入記憶體儲存裝置的第二指令佇列中。在步驟S1402中，執行第二指令佇列中的第三指令。

然而，圖12至圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12至圖14中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12至圖14的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，透過將需要被連續執行的指令(例如符合配對條件的第一指令與第二指令)集中放置到特定的指令佇列中，可確保此些指令可被連續執行。此外，透過強制從主機系統中特定的指令佇列提取下一個指令，可直接取得記憶體儲存裝置的緩衝區中缺少的指令(例如符合配對條件的第二指令)。藉此，可降低記憶體儲存裝置10沒有連續執行特定指令而產生非預期行為或誤動作的機率，及/或提高記憶體儲存裝置的操作穩定性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 57:偵測電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 S701:步驟(傳送通知) S702:步驟(獲得指令) S703:步驟(傳送讀取資料或獲得寫入資料) S704:步驟(傳送完成訊息) S705:步驟(傳送中斷訊息) 711、721:指令佇列 712、722:資料緩存 713、723:完成佇列 80:記憶體 801(0)~801(D),841(0)~841(3):指令佇列 81,82:緩衝區 83:多工器 S1201:步驟(從主機系統的記憶體獲得多個指令) S1202:步驟(將所述多個指令儲存於記憶體儲存裝置的第一緩衝區) S1203:步驟(第一緩衝區中是否存在符合配對條件的第一指令) S1204:步驟(第一緩衝區中是否存在符合配對條件的第二指令) S1205:步驟(將第一緩衝區中的第一指令與第二指令放入記憶體儲存裝置的第一指令佇列中) S1206:步驟(連續執行第一指令佇列中的第一指令與第二指令) S1301:步驟(從主機系統的記憶體獲得所述第二指令) S1302:步驟(將第二指令儲存於記憶體儲存裝置的第二緩衝區) S1303:步驟(將第一緩衝區中的第一指令與第二緩衝區中的第二指令放入第一指令佇列中) S1304:步驟(連續執行第一指令佇列中的第一指令與第二指令) S1401:步驟(將第一緩衝區中不符合配對條件的第三指令放入記憶體儲存裝置的第二指令佇列中) S1402:步驟(執行第二指令佇列中的第三指令)

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖8是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖9是根據本發明的範例實施例所繪示的連續放置第一指令與第二指令至第一指令佇列的示意圖。 圖10是根據本發明的範例實施例所繪示的連續放置第一指令與第二指令至第一指令佇列的示意圖。 圖11是根據本發明的範例實施例所繪示的放置第三指令至第二指令佇列的示意圖。 圖12是根據本發明的範例實施例所繪示的指令管理方法的流程圖。 圖13是根據本發明的範例實施例所繪示的指令管理方法的流程圖。 圖14是根據本發明的範例實施例所繪示的指令管理方法的流程圖。

S1201:步驟(從主機系統的記憶體獲得多個指令)

S1202:步驟(將所述多個指令儲存於記憶體儲存裝置的第一緩衝區)

S1203:步驟(第一緩衝區中是否存在符合配對條件的第一指令)

S1204:步驟(第一緩衝區中是否存在符合配對條件的第二指令)

S1205:步驟(將第一緩衝區中的第一指令與第二指令放入記憶體儲存裝置的第一指令佇列中)

S1206:步驟(連續執行第一指令佇列中的第一指令與第二指令)

Claims (21)

1. 一種指令管理方法，用於記憶體儲存裝置，其中該記憶體儲存裝置耦接至主機系統，且該指令管理方法包括：從該主機系統的記憶體獲得多個指令；將該多個指令儲存於該記憶體儲存裝置的第一緩衝區；響應於該第一緩衝區中符合配對條件的第一指令與第二指令，將該第一緩衝區中的該第一指令與該第二指令放入該記憶體儲存裝置的第一指令佇列中；響應於該第一緩衝區中存在該第一指令且不存在該第二指令，從該主機系統的該記憶體獲得該第二指令；將該第二指令儲存於該記憶體儲存裝置的第二緩衝區；將該第一緩衝區中的該第一指令與該第二緩衝區中的該第二指令放入該第一指令佇列中；以及連續執行該第一指令佇列中的該第一指令與該第二指令。
2. 如請求項1所述的指令管理方法，其中該第一指令是從該記憶體中的特定指令佇列獲得，且從該主機系統的該記憶體獲得該第二指令的步驟包括：強制從該記憶體中的該特定指令佇列中讀取下一個指令，以獲得該第二指令。
3. 如請求項1所述的指令管理方法，更包括：在該記憶體儲存裝置中配置多個指令佇列，其中該多個指令佇列包括該第一指令佇列與至少一第二指令 佇列。
4. 如請求項3所述的指令管理方法，更包括：將該第一緩衝區中不符合該配對條件的第三指令放入該至少一第二指令佇列中；以及執行該至少一第二指令佇列中的該第三指令。
5. 如請求項1所述的指令管理方法，更包括：掃描該第一緩衝區中的該多個指令，以識別符合該配對條件的該第一指令與該第二指令的至少其中之一。
6. 如請求項5所述的指令管理方法，其中掃描該第一緩衝區中的該多個指令的步驟包括：在識別該第一緩衝區中符合該配對條件的該第一指令後，從該第一緩衝區中剩餘的指令中尋找符合該配對條件的該第二指令。
7. 如請求項1所述的指令管理方法，其中該第一指令與該第二指令為需要連續執行的指令組合。
8. 一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組；記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括緩衝記憶體，並且該記憶體控制電路單元用以： 從該主機系統的記憶體獲得多個指令；將該多個指令儲存於該緩衝記憶體的第一緩衝區；響應於該第一緩衝區中符合配對條件的第一指令與第二指令，將該第一緩衝區中的該第一指令與該第二指令放入該緩衝記憶體的第一指令佇列中；響應於該第一緩衝區中存在該第一指令且不存在該第二指令，從該主機系統的該記憶體獲得該第二指令；將該第二指令儲存於該緩衝記憶體的第二緩衝區；將該第一緩衝區中的該第一指令與該第二緩衝區中的該第二指令放入該第一指令佇列中；以及連續執行該第一指令佇列中的該第一指令與該第二指令。
9. 如請求項8所述的記憶體儲存裝置，其中該第一指令是從該記憶體中的特定指令佇列獲得，且從該主機系統的該記憶體獲得該第二指令的操作包括：強制從該記憶體中的該特定指令佇列中讀取下一個指令，以獲得該第二指令。
10. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：在該緩衝記憶體中配置多個指令佇列，其中該多個指令佇列包括該第一指令佇列與至少一第二指令佇列。
11. 如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：將該第一緩衝區中不符合該配對條件的第三指令放入該至少一第二指令佇列中；以及執行該至少一第二指令佇列中的該第三指令。
12. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：掃描該第一緩衝區中的該多個指令，以識別符合該配對條件的該第一指令與該第二指令的至少其中之一。
13. 如請求項12所述的記憶體儲存裝置，其中掃描該第一緩衝區中的該多個指令的操作包括：在識別該第一緩衝區中符合該配對條件的該第一指令後，從該第一緩衝區中剩餘的指令中尋找符合該配對條件的該第二指令。
14. 如請求項8所述的記憶體儲存裝置，其中該第一指令與該第二指令為需要連續執行的指令組合。
15. 一種記憶體控制電路單元，包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至可複寫式非揮發性記憶體模組；緩衝記憶體；以及記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體， 其中該記憶體管理電路用以：從該主機系統的記憶體獲得多個指令；將該多個指令儲存於該緩衝記憶體的第一緩衝區；響應於該第一緩衝區中符合配對條件的第一指令與第二指令，將該第一緩衝區中的該第一指令與該第二指令放入該緩衝記憶體的第一指令佇列中；響應於該第一緩衝區中存在該第一指令且不存在該第二指令，從該主機系統的該記憶體獲得該第二指令；將該第二指令儲存於該緩衝記憶體的第二緩衝區；將該第一緩衝區中的該第一指令與該第二緩衝區中的該第二指令放入該第一指令佇列中；以及連續執行該第一指令佇列中的該第一指令與該第二指令。
16. 如請求項15所述的記憶體控制電路單元，其中該第一指令是從該記憶體中的特定指令佇列獲得，且從該主機系統的該記憶體獲得該第二指令的操作包括：強制從該記憶體中的該特定指令佇列中讀取下一個指令，以獲得該第二指令。
17. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以：在該緩衝記憶體中配置多個指令佇列，其中該多個指令佇列包括該第一指令佇列與至少一第二指令 佇列。
18. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以：將該第一緩衝區中不符合該配對條件的第三指令放入該至少一第二指令佇列中；以及執行該至少一第二指令佇列中的該第三指令。
19. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以：掃描該第一緩衝區中的該多個指令，以識別符合該配對條件的該第一指令與該第二指令的至少其中之一。
20. 如請求項19所述的記憶體控制電路單元，其中掃描該第一緩衝區中的該多個指令的操作包括：在識別該第一緩衝區中符合該配對條件的該第一指令後，從該第一緩衝區中剩餘的指令中尋找符合該配對條件的該第二指令。
21. 如請求項15所述的記憶體控制電路單元，其中該第一指令與該第二指令為需要連續執行的指令組合。

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