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TWI668802B - 金屬氧化物半導體元件及其製造方法 - Google Patents

金屬氧化物半導體元件及其製造方法 Download PDF

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TWI668802B
TWI668802B TW107121380A TW107121380A TWI668802B TW I668802 B TWI668802 B TW I668802B TW 107121380 A TW107121380 A TW 107121380A TW 107121380 A TW107121380 A TW 107121380A TW I668802 B TWI668802 B TW I668802B
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Abstract

本發明提出一種型金屬氧化物半導體(metal oxide semiconductor, MOS)元件及其製造方法。MOS元件包含：半導體層、絕緣結構、井區、閘極、源極、汲極、第一輕摻雜區以及第二輕摻雜區。其中，第一輕摻雜區位於閘極之間隔層及部分介電層之正下方。且於通道方向上，第一輕摻雜區鄰接於汲極與反轉電流通道之間，並分隔汲極與反轉電流通道。第二輕摻雜區包括第一部分與第二部分。第一部分位於閘極靠近源極側之間隔層的正下方，且第一部分鄰接於源極與反轉電流通道之間。第二部分位於閘極靠近汲極側之間隔層的正下方，且鄰接汲極與第一輕摻雜區。

Description

金屬氧化物半導體元件及其製造方法
本發明有關於一種金屬氧化物半導體元件及其製造方法，特別是指一種能夠改善臨界電壓下滑(threshold vollage roll-off)與熱載子效應的金屬氧化物半導體元件及其製造方法。
第1A圖顯示一種在習知金屬氧化物半導體(metal oxide semiconductor,MOS)元件10中，形成輕摻雜區16a與16b之步驟的剖視示意圖。如第1A圖所示，MOS元件10形成於基板11中，首先形成：半導體層12、井區13、絕緣結構14、閘極15、以及輕摻雜區16a與16b。其中，絕緣結構14定義操作區14a，作為MOS元件10操作時主要的作用區。形成閘極15之步驟包含：先形成介電層151與導電層152，於輕摻雜區16a與16b形成後，再形成間隔層153(請參閱第1B圖)。形成輕摻雜區16a與16b之步驟，包含以介電層151與導電層152為遮罩，將N型雜質，以加速離子的形式，與垂直方向(如第1A圖中實線箭號所示意)間具有一夾角α，植入操作區14中。如第1A圖所示，輕摻雜區16a位於閘極15靠近源極17側(請參閱第1B圖)的部分介電層151下方，且於源極17形成後，輕摻雜區16a鄰接於源極17與井區13之間。而輕摻雜區16b位於閘極15靠近汲極18側(請參閱第1B圖)的部分介電層151下方，且於汲極18形成後，輕摻雜區16b鄰接於汲極18與井區13之間。
第1B圖顯示在MOS元件10中，形成源極17與汲極18之步驟的剖視示意圖。如第1B圖所示，形成源極17與汲極18之步驟，包含以間隔層153為遮罩，將N型雜質，以加速離子的形式，植入操作區14中。
當MOS元件10操作時，因為熱載子效應(hot carrier effect)與臨界電壓下滑(threshold voltage roll-off)，使MOS元件10的電子特性不穩定，降低MOS元件10的應用範圍。
有鑑於此，本發明提出一種能夠改善臨界電壓下滑但不影響導通電阻的MOS元件及其製造方法。
就其中一觀點言，本發明提供了一種MOS元件，包含：一半導體層，形成於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面；一絕緣結構，形成於該上表面上並連接於該上表面，用以定義一操作區；一井區，具有一第一導電型，形成於該半導體層之該操作區中，且於該垂直方向上，該井區位於上表面下並連接於該上表面；一閘極，形成於該半導體層之該上表面上的該操作區中，於該垂直方向上，部分該井區位於該閘極正下方並連接於該閘極，以提供該MOS元件在一導通操作中之一反轉電流通道，其中，該閘極包括：一介電層，形成於該上表面上並連接於該上表面，且介電層於該垂直方向上，連接該井區；一導電層，用以作為該閘極之電性接點，形成於所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側壁外並連接於該導電層，用以作為該閘極之電性絕緣層；一源極與一汲極，具有一第二導電型，於該垂直方向上，該源極與該汲極形成於該上表面下並連接於該上表面之該操作區中，且該源極與該汲極分別位於該閘極之兩側外部下方之該井區中，並鄰接該閘極，且於一通道方向上，該反轉電流通道介於該源 極與該汲極之間，並分隔該源極與該汲極於該閘極之兩側；一第一輕摻雜區，具有該第二導電型，於該垂直方向上，該第一輕摻雜區形成於該上表面下並連接於該上表面之該操作區中，且該第一輕摻雜區位於該閘極靠近該汲極之該間隔層及部分該介電層之正下方並連接該間隔層及部分該介電層，且於該通道方向上，該第一輕摻雜區鄰接於該汲極與該反轉電流通道之間，並分隔該汲極與該反轉電流通道；以及一第二輕摻雜區，具有該第二導電型，於該垂直方向上，該第二輕摻雜區形成於該上表面下並連接於該上表面之該操作區中，且該第二輕摻雜區包括：一第一部分，位於該閘極靠近該源極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第一部分鄰接該源極，且於該通道方向上，該第一部分鄰接於該源極與該反轉電流通道之間，並分隔該源極與該反轉電流通道；以及一第二部分，位於該閘極靠近該汲極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第二部分鄰接該汲極，且於該通道方向上，該第二部分鄰接於該汲極與該第一輕摻雜區；其中，該第一輕摻雜區之深度大於該第二輕摻雜區之深度。
就另一觀點言，本發明提供了一種MOS元件製造方法，包含：形成一半導體層於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面；形成一絕緣結構於該上表面上並連接於該上表面，用以定義一操作區；形成一井區於該半導體層之該操作區中，且於該垂直方向上，該井區位於上表面下方並連接於該上表面，該井區具有一第一導電型；形成一閘極於該半導體層之該上表面上的該操作區中，於該垂直方向上，部分該井區位於該閘極正下方並連接於該閘極，以提供該MOS元件在一導通操作中之一反轉電流通道，其中，該閘極包括：一介電層，形成於該上表面上並連接於該上表面，且介電層於該垂直方向上，連接該井區；一導電層，用以作為該閘極之電性接點，形成於所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電 層之兩側壁外並連接於該導電層，用以作為該閘極之電性絕緣層；形成一第一輕摻雜區於該上表面下並連接於該上表面之該操作區中，該第一輕摻雜區具有一第二導電型，且該第一輕摻雜區位於該閘極靠近一汲極之該間隔層及部分該介電層之正下方並連接該間隔層及部分該介電層，且於該通道方向上，該第一輕摻雜區鄰接於該汲極與該反轉電流通道之間，並分隔該汲極與該反轉電流通道；形成一源極與該汲極於該上表面下並連接於該上表面之該操作區中，該源極與該汲極具有該第二導電型，且該源極與該汲極分別位於該閘極之兩側外部下方之該井區中，並鄰接該閘極，且於一通道方向上，該反轉電流通道介於該源極與該汲極之間，並分隔該源極與該汲極於該閘極之兩側；以及形成一第二輕摻雜區於該上表面下並連接於該上表面之該操作區中，且該第二輕摻雜區具有該第二導電型，該第二輕摻雜區包括：一第一部分，位於該閘極靠近該源極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第一部分鄰接該源極，且於該通道方向上，該第一部分鄰接於該源極與該反轉電流通道之間，並分隔該源極與該反轉電流通道；以及一第二部分，位於該閘極靠近該汲極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第二部分鄰接該汲極，且於該通道方向上，該第二部分鄰接於該汲極與該第一輕摻雜區；其中，該第一輕摻雜區之深度大於該第二輕摻雜區之深度。
在一種較佳的實施型態中，該絕緣結構包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
在一種較佳的實施型態中，該第一輕摻雜區並未位於該閘極靠近該源極側之該間隔層的正下方。
在一種較佳的實施型態中，該第一輕摻雜區由一第一自我對準製程所形成，該第一自我對準製程包括：以該導電層與該介電層為遮罩，將第 二導電型雜質，以加速離子的形式，與該垂直方向間具有一第一夾角，植入該操作區中。
在一種較佳的實施型態中，該第二輕摻雜區由一第二自我對準製程所形成，該第二自我對準製程包括：以該間隔層為遮罩，將第二導電型雜質，以加速離子的形式，與該垂直方向間具有一第二夾角，穿過該間隔層而植入該操作區中。
在一種較佳的實施型態中，形成該半導體層、該絕緣結構、該井區、該閘極、該源極、該汲極以及該第一輕摻雜區之步驟同時形成一對稱元件於該基板中，且形成該第二輕摻雜區之步驟，不用以形成該對稱元件；其中，形成該第一輕摻雜區之同一步驟，更於該對稱元件中，形成一源極側第一輕摻雜區，該源極側第一輕摻雜區位於該對稱元件中，一對稱元件閘極靠近其中一對稱元件源極之一對稱元件間隔層及部分一對稱元件介電層之正下方並連接該對稱元件間隔層及部分該對稱元件介電層，且於該通道方向上，該源極側第一輕摻雜區鄰接於該對稱元件源極與一對稱元件反轉電流通道之間，並分隔該對稱元件源極與該對稱元件反轉電流通道。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
10,20‧‧‧MOS元件
11,21‧‧‧基板
12,22,32‧‧‧半導體層
22a,32a‧‧‧上表面
22b,32b‧‧‧下表面
13,23,33‧‧‧井區
14,24,34‧‧‧絕緣結構
14a,24a‧‧‧操作區
15,25,35‧‧‧閘極
151,251,351‧‧‧介電層
152,252,352‧‧‧導電層
153,253,353‧‧‧間隔層
16a,16b,26b,36a,36b‧‧‧第一輕摻雜區
17,27,37‧‧‧源極
18,28,38‧‧‧汲極
26b’‧‧‧光阻層
29a‧‧‧第一部分
29b‧‧‧第二部分
30‧‧‧對稱元件
α‧‧‧第一夾角
β‧‧‧第二夾角
第1A圖顯示一種在習知金屬氧化物半導體(metal oxide semiconductor,MOS)元件10中，形成輕摻雜區16a與16b之步驟的剖視示意圖。
第1B圖顯示在MOS元件10中，形成源極17與汲極18之步驟的剖視示意圖。
第2圖顯示本發明的第一個實施例。
第3圖顯示本發明的第二個實施例。
第4A-4F圖顯示本發明的第三個實施例。
第5A與5B圖分別顯示先前技術與本發明應用於N型MOS元件之臨界電壓與導通阻值的電性示意圖。
第6A與6B圖分別顯示先前技術與本發明應用於P型MOS元件之臨界電壓與導通阻值的電性示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考第2圖，其顯示本發明的第一個實施例。第2圖顯示MOS元件20的剖視示意圖。如第2圖所示，MOS元件200包含：半導體層22、井區23、絕緣結構24、閘極25、第一輕摻雜區26b、源極27、汲極28以及第二輕摻雜區(包含第一部分29a與第二部分29b)。半導體層22形成於基板21上，半導體層22於垂直方向(如第2A圖中之實線箭號方向所示意，下同)上，具有相對之上表面22a與下表面22b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層22例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層22。形成半導體層22的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第2圖，其中，絕緣結構24形成於上表面22a上並連接於上表面22a，用以定義操作區24a。絕緣結構24並不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構或化學氣相沉積(chemical vapor deposition,CVD)氧化區。
井區23具有第一導電型，形成於半導體層22之操作區24a中，且於垂直方向上，井區23位於上表面22a下並連接於上表面22a。閘極25形成於半導體層22之上表面22a上的操作區24a中，且於垂直方向上，部分井區23位於閘極25正下方並連接於閘極25，以提供MOS元件20在導通操作中之反轉電流通道(如圖中虛框線所示意)。
請繼續參閱第2圖，閘極包括：介電層251、導電層252以及間隔層253。介電層251形成於上表面22a上並連接於上表面22a，且介電層251於垂直方向上，連接井區23。導電層252用以作為閘極25之電性接點，形成於所有介電層251上並連接於介電層251。間隔層253形成於導電層252之兩側壁外並連接於導電層252，用以作為閘極25之電性絕緣層。
源極27與汲極28具有第二導電型，於垂直方向上，源極27與汲極28形成於上表面22a下並連接於上表面21a之操作區24a中，且源極27與汲極28分別位於閘極25在通道方向(如第2圖中之虛線箭號方向所示意，下同)之外部下方之井區23中，並鄰接閘極25，且於通道方向上，反轉電流通道介於源極27與汲極28之間，並分隔源極27與汲極28於閘極25之兩側。
第一輕摻雜區226b具有第二導電型，於垂直方向上，第一輕摻雜區26b形成於上表面22a下並連接於上表面22a之操作區24a中，且第一輕摻雜區26b位於閘極25靠近汲極28之間隔層253及部分介電層251之正下方並連接間隔層253及部分介電層251，且於通道方向上，第一輕摻雜區26b鄰接於汲極28與反轉電流通道之間，並分隔汲極28與反轉電流通道。
第二輕摻雜區(包含第一部分29a與第二部分29b)具有第二導電型，於垂直方向上，第二輕摻雜區(包含第一部分29a與第二部分29b)形成於上表面22a下並連接於上表面22a之操作區24a中，且第二輕摻雜區包括第一部分29a與第二部分29b。第一部分29a位於閘極25靠近源極27側之間隔層253的正下方並 連接間隔層253，且於通道方向上，第一部分29a鄰接源極27，且於通道方向上，第一部分29a鄰接於源極27與反轉電流通道之間，並分隔源極27與反轉電流通道。第二部分29b位於閘極25靠近汲極28側之間隔層253的正下方並連接間隔層253，且於通道方向上，第二部分29b鄰接汲極28，且於通道方向上，第二部分29b鄰接於汲極28與第一輕摻雜區26b。其中，第一輕摻雜區26b在垂直方向上之深度大於第二輕摻雜區29b之深度。在一種較佳的實施例中，如第2圖所示，第一輕摻雜區26b並未位於閘極25靠近源極27側之間隔層253的正下方。
需說明的是，所謂反轉電流通道係指MOS元件20在導通操作中，因施加於閘極25的電壓，而使閘極25的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面22a並非指一完全平坦的平面，而是指半導體層22的一個表面。在本實施例中，例如絕緣結構24與上表面22a接觸的部分上表面22a，就具有下陷的部分。
需說明的是，前述之「第一導電型」與「第二導電型」係指於MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為P型，而第二導電型為N型，或反之亦可)。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第2圖所示之實施例為例，相較於先前技術MOS元件10，MOS元件20之第一輕摻雜區26b，只在靠近汲極28側之間隔層253與部分介電層251下方，而不位於靠近源極27側之間隔層253下方，如此可以提高崩潰防護電壓。而且具有第二輕摻雜區(包含第一部分29a與第二部分29b)。此外，MOS元件20具有第二輕摻雜區(包含第一部分29a與第二部分29b)，在一種較佳的實施例中，具有第二輕摻雜區(包含第一部分29a與第二部分29b)的深度小於第一輕摻雜 區26b的深度，以降低MOS元件20的導通阻值，補償因不具有相對於先前技術MOS元件10在靠近源極17側之間隔層153與部分介電層151下方的第一輕摻雜區16a而提高的導通阻值。基於上述，根據本發明之MOS元件，相較於先前技術的MOS元件，具有較長的有效反轉電流通道；如此一來，根據本發明之MOS元件，可以緩和位能下降(drain-induced barrier lowering，DIBL)與熱載子效應(hot carrier effect，HCE)等的短通道效應(short channel effect，SCE)，改善臨界電壓下滑(threshold voltage roll-off)。
從另一個角度而言，可以在相同要求的臨界電壓下滑規格之下，根據本發明，可以選擇長度(在通道方向上)較小的MOS元件，而大幅降低導通阻值。
在一種較佳的實施例中，第一輕摻雜區29b由一第一自我對準製程所形成，該第一自我對準製程包括：以導電層252與介電層251為遮罩，將第二導電型雜質，以加速離子的形式，與垂直方向間具有一第一夾角α，植入該操作區中而形成第一輕摻雜區29b。且在一種較佳的實施例中，第一輕摻雜區29b並未位於閘極25靠近源極27側之間隔層253的正下方。
在一種較佳的實施例中，第二輕摻雜區(包含第一部分29a與第二部分29b)由一第二自我對準製程所形成，該第二自我對準製程包括：以間隔層253為遮罩，將第二導電型雜質，以加速離子的形式，與垂直方向間具有一第二夾角β，穿過間隔層253而植入操作區24a中，以形成第二輕摻雜區(包含第一部分29a與第二部分29b)。
請參考第3圖，其顯示本發明的第二個實施例。第3圖顯示在同一基板21中，由許多共同的製程步驟，同時形成MOS元件20與對稱元件30。其中形成半導體層22、絕緣結構24、井區23、閘極25、源極27、汲極28以及第一輕摻雜區26b之步驟，分別同時形成對稱元件30之對稱元件半導體層32、對稱元 件絕緣結構34、對稱元件井區33、對稱元件閘極35、對稱元件源極37、對稱元件汲極38以及源極側第一輕摻雜區36a與汲極側第一輕摻雜區36b於基板21中，且形成第二輕摻雜區(包含第一部分29a與第二部分29b)之步驟，不用以形成對稱元件30。其中，形成第一輕摻雜區26b之同一步驟，於對稱元件30中，形成源極側第一輕摻雜區36a。該源極側第一輕摻雜區36a位於對稱元件閘極35中，靠近對稱元件源極37之對稱元件間隔層353及部分對稱元件介電層351之正下方並連接對稱元件間隔層353及部分對稱元件介電層351，且於通道方向上，源極側第一輕摻雜區36a鄰接於對稱元件源極37與對稱元件反轉電流通道(如圖中虛框線所示意)之間，並分隔對稱元件源極37與對稱元件反轉電流通道。
請參考第4A-4F圖，其顯示本發明的第三個實施例。本實施例顯示根據本發明的MOS元件20製造方法的剖視示意圖。如第4A圖所示，首先提供一基板21。接著，如第4B圖所示，形成半導體層22於基板21上，半導體層22於垂直方向上，具有相對之上表面22a與下表面22b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層22例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層22。形成半導體層22的方式，為本領域中具有通常知識者所熟知，在此不予贅述。接著，例如但不限於以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如第4B圖中虛線箭號所示意，植入操作區24a中，以形成井區22於半導體層22之操作區24a中，且於垂直方向上，井區23位於上表面22a下並連接於上表面22a。井區23具有第一導電型。
請參閱第4C圖，接著，形成絕緣結構24於上表面22a上並連接於上表面22a。絕緣結構24用以定義操作區24a。絕緣結構24例如但不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化 區，此為本領域中具有通常知識者所熟知，在此不予贅述。其中，上表面22a如圖中虛折線所示意。
接著，請參閱第4D圖，形成閘極25之介電層251與導電層252於半導體層22之上表面22a上的操作區24a中。其中，於垂直方向上，部分井區23位於閘極25之介電層251與導電層252正下方並連接於閘極25之介電層251，以提供MOS元件20在導通操作中之反轉電流通道(如第4E圖中虛框線所示意)。介電層251，形成於上表面22a上並連接於上表面22a，且介電層251於垂直方向上，連接井區23。導電層252用以作為閘極25之電性接點，形成於所有介電層251上並連接於介電層251。
接著，請繼續參閱第4D圖，形成第一輕摻雜區26b於上表面22a下並連接於上表面22a之操作區24a中，第一輕摻雜區26b具有第二導電型，且第一輕摻雜區26b位於閘極25靠近汲極28(請參閱第4F圖)之間隔層253及部分介電層251之正下方並連接間隔層253及部分介電層251，且於通道方向上，第一輕摻雜區26b鄰接於汲極28與反轉電流通道之間，並分隔汲極28與反轉電流通道。形成第一輕摻雜區26b之步驟，例如由第一自我對準製程所形成，第一自我對準製程包括：以導電層252與介電層251，以及利用由微影製程步驟所形成之光阻層26b’為遮罩，將第二導電型雜質，以加速離子的形式，與垂直方向間具有第一夾角α，植入操作區24a中。接著利用例如離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入井區23中，以形成第一輕摻雜區26b。
接著，請參閱第4E圖，形成源極27與汲極28於上表面22a下並連接於上表面22a之操作區24a中。源極27與汲極28具有該第二導電型，且源極27與汲極28分別位於閘極25之兩側外部下方之井區23中，並鄰接閘極25，且於通道方向上，反轉電流通道介於源極27與汲極28之間，並分隔源極27與汲極28於閘極25之兩側。
接著，請參閱第4F圖，形成第二輕摻雜區(包含第一部分29a與第二部分29b)於上表面22a下並連接於上表面22a之操作區24a中，且第二輕摻雜區(包含第一部分29a與第二部分29b)具有第二導電型。第二輕摻雜區包括第一部分29a與第二部分29b，其中第一部分29a位於閘極25靠近源極27側之間隔層253的正下方並連接間隔層253，且於通道方向上，第一部分29a鄰接源極27，且於通道方向上，第一部分29a鄰接於源極27與反轉電流通道之間，並分隔源極27與反轉電流通道。第二部分29b位於閘極25靠近汲極28側之間隔層253的正下方並連接間隔層253。道方向上，第二部分29b鄰接汲極28，且於通道方向上，第二部分29b鄰接於汲極28與第一輕摻雜區26b。其中，第一輕摻雜區26b在垂直方向之深度大於第二輕摻雜區(包含第一部分29a與第二部分29b)之深度。
形成第二輕摻雜區(包含第一部分29a與第二部分29b)之步驟，例如由第二自我對準製程所形成，第二自我對準製程包括：以間隔層253與導電層252為遮罩，將第二導電型雜質，以加速離子的形式，與垂直方向間具有第二夾角β，穿過間隔層253而植入操作區24a中，以形成第二輕摻雜區(包含第一部分29a與第二部分29b)。在一種較佳的實施例中，第一夾角α大於第二夾角β。
第5A與5B圖分別示出先前技術與根據本發明之N型MOS元件，在不同的閘極長度(座標軸橫軸)下，臨界電壓Vt(左邊的縱座標)與導通電阻Ron(右邊的縱座標)的電性示意圖。如第5A圖所示，先前技術之N型MOS元件，當閘極長度由0.6長度單位下降至0.4長度單位時，臨界電壓Vt由約0.84電壓單位下降至約0.18電壓單位，下降了0.66電壓單位，具有明顯的臨界電壓下滑，應用範圍較小。相對的，如第5B圖所示，根據本發明之N型MOS元件，當閘極長度由0.6長度單位下降至0.4長度單位時，臨界電壓Vt由約0.91電壓單位下降至約0.85電壓單位，僅下降了0.06電壓單位，保持了臨界電壓Vt不致明顯下滑，應用範圍較大。從另一個角度而言，當需要選取臨界電壓在0.8電壓單位以上的元件 時，根據先前技術，僅能選取閘極長度在0.6長度單位以上的N型MOS元件，而根據本發明，卻可以選取閘極長度在0.4長度單位(甚至以下)的N型MOS元件，因此，根據本發明，從另一角度而言，可以大幅降低導通阻值Ron，提高N型MOS元件的操作速度。且根據本發明之N型MOS元件，導通阻值Ron在與先前技術之N型MOS元件具有相同的閘極長度時，仍保持大約相等的導通阻值。
相對的，第6A與6B圖分別示出先前技術與根據本發明之P型MOS元件，在不同的閘極長度(座標軸橫軸)下，臨界電壓Vt(左邊的縱座標)與導通電阻Ron(右邊的縱座標)的電性示意圖。如第6A圖所示，先前技術之P型MOS元件，當閘極長度由0.5長度單位下降至0.25長度單位時，臨界電壓Vt的絕對值由約0.89電壓單位下降至約0.33電壓單位，下降了0.56電壓單位，具有明顯的臨界電壓下滑，應用範圍較小。相對的，如第6B圖所示，根據本發明之P型MOS元件，當閘極長度由0.5長度單位下降至0.25長度單位時，臨界電壓Vt的絕對值由約0.82電壓單位下降至約0.63電壓單位，僅下降了0.19電壓單位，保持了臨界電壓Vt不致明顯下滑，應用範圍較大。從另一個角度而言，當需要選取臨界電壓Vt的絕對值在0.7電壓單位以上的元件時，根據先前技術，僅能選取閘極長度在0.35長度單位以上的P型MOS元件，而根據本發明，卻可以選取閘極長度在0.3長度單位以下的P型MOS元件。因此，根據本發明，從另一角度而言，可以大幅降低導通阻值Ron，提高P型MOS元件的操作速度。且根據本發明之P型MOS元件，導通阻值Ron在與先前技術之P型MOS元件具有相同的閘極長度時，仍保持大約相等的導通阻值。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影 技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。

Claims (11)

  1. 一種金屬氧化物半導體 (MOS)元件，包含： 一半導體層，形成於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面； 一絕緣結構，形成於該上表面上並連接於該上表面，用以定義一操作區； 一井區，具有一第一導電型，形成於該半導體層之該操作區中，且於該垂直方向上，該井區位於上表面下並連接於該上表面； 一閘極，形成於該半導體層之該上表面上的該操作區中，於該垂直方向上，部分該井區位於該閘極正下方並連接於該閘極，以提供該MOS元件在一導通操作中之一反轉電流通道，其中，該閘極包括： 一介電層，形成於該上表面上並連接於該上表面，且介電層於該垂直方向上，連接該井區； 一導電層，用以作為該閘極之電性接點，形成於所有該介電層上並連接於該介電層；以及 一間隔層，形成於該導電層之兩側壁外並連接於該導電層，用以作為該閘極之電性絕緣層； 一源極與一汲極，具有一第二導電型，於該垂直方向上，該源極與該汲極形成於該上表面下並連接於該上表面之該操作區中，且該源極與該汲極分別位於該閘極之兩側外部下方之該井區中，並鄰接該閘極，且於一通道方向上，該反轉電流通道介於該源極與該汲極之間，並分隔該源極與該汲極於該閘極之兩側； 一第一輕摻雜區，具有該第二導電型，於該垂直方向上，該第一輕摻雜區形成於該上表面下並連接於該上表面之該操作區中，且該第一輕摻雜區位於該閘極靠近該汲極之該間隔層及部分該介電層之正下方並連接該間隔層及部分該介電層，且於該通道方向上，該第一輕摻雜區鄰接於該汲極與該反轉電流通道之間，並分隔該汲極與該反轉電流通道；以及 一第二輕摻雜區，具有該第二導電型，於該垂直方向上，該第二輕摻雜區形成於該上表面下並連接於該上表面之該操作區中，且該第二輕摻雜區包括： 一第一部分，位於該閘極靠近該源極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第一部分鄰接該源極，且於該通道方向上，該第一部分鄰接於該源極與該反轉電流通道之間，並分隔該源極與該反轉電流通道；以及 一第二部分，位於該閘極靠近該汲極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第二部分鄰接該汲極，且於該通道方向上，該第二部分鄰接於該汲極與該第一輕摻雜區； 其中，該第一輕摻雜區之深度大於該第二輕摻雜區之深度。
  2. 如申請專利範圍第1項所述之MOS元件，其中該絕緣結構包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  3. 如申請專利範圍第1項所述之MOS元件，其中該第一輕摻雜區並未位於該閘極靠近該源極側之該間隔層的正下方。
  4. 如申請專利範圍第1項所述之MOS元件，其中該第一輕摻雜區由一第一自我對準製程所形成，該第一自我對準製程包括：以該導電層與該介電層為遮罩，將第二導電型雜質，以加速離子的形式，與該垂直方向間具有一第一夾角，植入該操作區中。
  5. 如申請專利範圍第1項所述之MOS元件，其中該第二輕摻雜區由一第二自我對準製程所形成，該第二自我對準製程包括：以該間隔層與導電層為遮罩，將第二導電型雜質，以加速離子的形式，與該垂直方向間具有一第二夾角，穿過該間隔層而植入該操作區中。
  6. 一種金屬氧化物半導體 (MOS)元件製造方法，包含： 形成一半導體層於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面； 形成一絕緣結構於該上表面上並連接於該上表面，用以定義一操作區； 形成一井區於該半導體層之該操作區中，且於該垂直方向上，該井區位於上表面下方並連接於該上表面，該井區具有一第一導電型； 形成一閘極於該半導體層之該上表面上的該操作區中，於該垂直方向上，部分該井區位於該閘極正下方並連接於該閘極，以提供該MOS元件在一導通操作中之一反轉電流通道，其中，該閘極包括： 一介電層，形成於該上表面上並連接於該上表面，且介電層於該垂直方向上，連接該井區； 一導電層，用以作為該閘極之電性接點，形成於所有該介電層上並連接於該介電層；以及 一間隔層，形成於該導電層之兩側壁外並連接於該導電層，用以作為該閘極之電性絕緣層； 形成一第一輕摻雜區於該上表面下並連接於該上表面之該操作區中，該第一輕摻雜區具有一第二導電型，且該第一輕摻雜區位於該閘極靠近一汲極之該間隔層及部分該介電層之正下方並連接該間隔層及部分該介電層，且於該通道方向上，該第一輕摻雜區鄰接於該汲極與該反轉電流通道之間，並分隔該汲極與該反轉電流通道； 形成一源極與該汲極於該上表面下並連接於該上表面之該操作區中，該源極與該汲極具有該第二導電型，且該源極與該汲極分別位於該閘極之兩側外部下方之該井區中，並鄰接該閘極，且於一通道方向上，該反轉電流通道介於該源極與該汲極之間，並分隔該源極與該汲極於該閘極之兩側；以及 形成一第二輕摻雜區於該上表面下並連接於該上表面之該操作區中，且該第二輕摻雜區具有該第二導電型，該第二輕摻雜區包括： 一第一部分，位於該閘極靠近該源極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第一部分鄰接該源極，且於該通道方向上，該第一部分鄰接於該源極與該反轉電流通道之間，並分隔該源極與該反轉電流通道；以及 一第二部分，位於該閘極靠近該汲極側之該間隔層的正下方並連接該間隔層，且於該通道方向上，該第二部分鄰接該汲極，且於該通道方向上，該第二部分鄰接於該汲極與該第一輕摻雜區； 其中，該第一輕摻雜區之深度大於該第二輕摻雜區之深度。
  7. 如申請專利範圍第6項所述之MOS元件製造方法，其中該絕緣結構包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  8. 如申請專利範圍第6項所述之MOS元件製造方法，其中該第一輕摻雜區並未位於該閘極靠近該源極側之該間隔層的正下方。
  9. 如申請專利範圍第6項所述之MOS元件製造方法，其中該形成該第一輕摻雜區之步驟包括：一第一自我對準製程，以該導電層與該介電層為遮罩，將第二導電型雜質，以加速離子的形式，與該垂直方向間具有一第一夾角，植入該操作區中。
  10. 如申請專利範圍第6項所述之MOS元件製造方法，其中該形成該第二輕摻雜區之步驟包括：一第二自我對準製程，以該間隔層與導電層為遮罩，將第二導電型雜質，以加速離子的形式，與該垂直方向間具有一第二夾角，穿過該間隔層而植入該操作區中。
  11. 如申請專利範圍第6項所述之MOS元件製造方法，其中形成該半導體層、該絕緣結構、該井區、該閘極、該源極、該汲極以及該第一輕摻雜區之步驟同時形成一對稱元件於該基板中，且形成該第二輕摻雜區之步驟，不用以形成該對稱元件；其中，形成該第一輕摻雜區之同一步驟，更於該對稱元件中，形成一源極側第一輕摻雜區，該源極側第一輕摻雜區位於該對稱元件中，一對稱元件閘極靠近其中一對稱元件源極之一對稱元件間隔層及部分一對稱元件介電層之正下方並連接該對稱元件間隔層及部分該對稱元件介電層，且於該通道方向上，該源極側第一輕摻雜區鄰接於該對稱元件源極與一對稱元件反轉電流通道之間，並分隔該對稱元件源極與該對稱元件反轉電流通道。
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