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TW202228212A - 高壓元件、高壓控制元件及其製造方法 - Google Patents

高壓元件、高壓控制元件及其製造方法 Download PDF

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TW202228212A
TW202228212A TW110145350A TW110145350A TW202228212A TW 202228212 A TW202228212 A TW 202228212A TW 110145350 A TW110145350 A TW 110145350A TW 110145350 A TW110145350 A TW 110145350A TW 202228212 A TW202228212 A TW 202228212A
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張鈞隆
熊志文
游焜煌
邱國卿
翁武得
邱建維
楊大勇
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立錡科技股份有限公司
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Abstract

本發明提供了一種高壓元件、高壓控制元件及其製造方法。高壓元件包括：半導體層、井區、淺溝槽隔絕區、漂移氧化區、本體區、閘極、源極與汲極，其中該漂移氧化區位於一漂移區上，其中淺溝槽隔絕區位於漂移氧化區下，且部分漂移氧化區位於部分淺溝槽隔絕區之正上方並連接淺溝槽隔絕區，其中淺溝槽隔絕區介於汲極與本體區之間。

Description

高壓元件、高壓控制元件及其製造方法
本發明有關於一種高壓元件、高壓控制元件及其製造方法，特別是指一種能夠提高崩潰防護電壓並降低導通電阻的高壓元件、高壓控制元件及其製造方法。
圖1A與1B分別顯示一種習知高壓元件100的剖視示意圖與上視示意圖。所謂的高壓元件，在本文中，係指於正常操作時，施加於汲極的電壓高於3.3V的半導體元件。一般而言，以圖1A與1B所示的高壓元件100為例，高壓元件100的汲極19與本體區16間，具有漂移區12a(如圖1A中虛線範圍所示意)，將汲極19與本體區16分隔，且漂移區12a之橫向長度根據正常操作時所需承受的操作電壓而調整。如圖1A與1B所示，高壓元件100包含：井區12、絕緣結構13、漂移氧化區14、本體區16、閘極17、源極18、與汲極19。其中，井區12的導電型為N型，形成於基板11上，絕緣結構13為區域氧化(local oxidation of silicon, LOCOS)結構，以定義操作區13a，作為高壓元件100操作時主要的作用區。操作區13a的範圍由圖1B中，粗黑虛線框所示意。如圖1A所示，部分的閘極17於漂移區12a上，覆蓋部分漂移氧化區14。一般而言，漂移氧化區14的厚度，約在2,500到15,000埃(Å)之間，而閘極17中的閘極氧化層的厚度，約在20Å至500Å之間。漂移氧化區14的厚度高出閘極氧化層的厚度甚多，至少在5倍以上。採用較厚的漂移氧化區14，可於高壓元件100不導通操作時，阻擋高電位，使相對較高的電場落在較厚的漂移氧化區14中，以提高高壓元件100的不導通崩潰防護電壓。然而，較厚的漂移氧化區14雖然使高壓元件100的耐壓(withstand voltage)提高(不導通崩潰防護電壓提高)，但高壓元件100的導通電阻與閘極-汲極電容也相對提高，造成操作的速度降低，而降低元件的性能。
有鑑於此，本發明提出一種能夠在不影響漂移氧化區厚度的情況下，提高操作速度，降低導通電阻並提升崩潰防護電壓的高壓元件、高壓控制元件及其製造方法。
於一觀點中，本發明提供了一種高壓元件包括：一半導體層，形成於一基板上；一井區，具有一第一導電型，形成於該半導體層中；一淺溝槽隔絕(shallow trench isolation, STI) 區，形成於該半導體層中；一漂移氧化區，形成於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上；一本體區，具有一第二導電型，形成於該半導體層中，該本體區與該井區在一通道方向上連接；一閘極，形成於該半導體層上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及一源極與一汲極，具有該第一導電型，該源極與該汲極形成於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於該通道方向上，該漂移區位於該汲極與該本體區之間的該井區中，用以作為該高壓元件在該導通操作中之一漂移電流通道；其中，該淺溝槽隔絕區介於該汲極與該本體區之間。
於另一觀點中，本發明提供了一種高壓元件製造方法包括：形成一半導體層於一基板上；形成一井區於該半導體層中，該井區具有一第一導電型；形成至少一淺溝槽隔絕(shallow trench isolation, STI) 區於該半導體層中；形成一漂移氧化區於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上；形成一本體區於該半導體層中，該本體區與該井區在一通道方向上連接，該本體區具有一第二導電型；形成一閘極於該半導體層上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及形成一源極與一汲極於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於該通道方向上，該漂移區位於該汲極與該本體區之間的該井區中，用以作為該高壓元件在該導通操作中之一漂移電流通道；其中，該淺溝槽隔絕區介於該汲極與該本體區之間。
於再一觀點中，本發明提供了一種高壓控制元件包括：一半導體層，形成於一基板上；一漂移井區，具有一第一導電型，形成於該半導體層中；一通道井區，具有一第二導電型，形成於該半導體層中，該漂移井區與該通道井區在一通道方向上連接；一淺溝槽隔絕(shallow trench isolation, STI) 區，形成於該半導體層中；一漂移氧化區，形成於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上；一閘極，形成於該半導體層上，部分該通道井區位於該閘極正下方並連接於該閘極，以提供該高壓控制元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；一源極與一汲極，具有該第一導電型，該源極與該汲極形成於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該通道井區中與遠離該通道井區側之該漂移井區中，且於該通道方向上，該漂移區位於該汲極與該通道井區之間的該漂移井區中，用以作為該高壓控制元件在該導通操作中之一漂移電流通道；一通道井區接觸極，具有該第二導電型，形成於該通道井區中，用以作為該通道井區之電性接點，於垂直方向上，該通道井區接觸極形成於該半導體層之一上表面下並連接於該上表面；以及一通道隔絕區，形成於該半導體層中且位於該源極與該通道井區接觸極之間，該通道隔絕區形成於該上表面下並連接於該上表面；其中，該淺溝槽隔絕區介於該汲極與該通道井區之間。
於又一觀點中，本發明提供了一種高壓控制元件製造方法包含：形成一半導體層於一基板上；形成一漂移井區於該半導體層中，該漂移井區具有一第一導電型；形成一通道井區於該半導體層中，該通道井區具有一第二導電型，該漂移井區與該通道井區在一通道方向上連接；形成至少一淺溝槽隔絕(shallow trench isolation, STI) 區於該半導體層中以及形成一通道隔絕區於該半導體層中，該通道隔絕區形成於該半導體層之一上表面下並連接於該上表面；形成一漂移氧化區於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上；形成一閘極於該半導體層上，部分該通道井區位於該閘極正下方並連接於該閘極，以提供該高壓控制元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及形成一源極與一汲極於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該通道井區中與遠離該通道井區側之該漂移井區中，且於該通道方向上，該漂移區位於該汲極與該通道井區之間的該漂移井區中，用以作為該高壓控制元件在該導通操作中之一漂移電流通道；以及形成一通道井區接觸極於該通道井區中，該通道井區接觸極具有該第二導電型，用以作為該通道井區之電性接點，於垂直方向上，該通道井區接觸極形成於該上表面下並連接於該上表面；其中，該淺溝槽隔絕區介於該汲極與該通道井區之間，該通道隔絕區介於該源極與該通道井區接觸極之間。
於一實施例中，該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
於一實施例中，該淺溝槽隔絕區與該汲極於該通道方向上連接。
於一實施例中，該半導體層為P型磊晶矽層，並具有阻值45 Ohm-cm。
於一實施例中，該漂移氧化區包括該CVD氧化區，且該CVD氧化區具有厚度400 Å-450 Å。
於一實施例中，該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
於一實施例中，一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18µm。
於一實施例中，該本體區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該本體區。
本發明之優點係為本發明可降低高壓元件之導通電阻並增加高壓元件之崩潰防護電壓。
本發明之另一優點係為可利用標準高壓元件製程步驟來製造，而不需要額外的微影製程步驟，因此製造成本與先前技術相同。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2A與2B，其根據本發明之一實施例顯示高壓元件200之剖視示意圖與上視示意圖。如圖2A與2B所示，高壓元件200包含：半導體層21’、井區22、漂移氧化區24、淺溝槽隔絕區25、本體區26、閘極27、源極28以及汲極29。半導體層21’形成於基板21上，半導體層21’於垂直方向(如圖2A中之虛線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。在一種較佳的實施例中，半導體層21’為P型磊晶矽層，並具有阻值45 Ohm-cm。在一種較佳的實施例中，高壓元件200為如圖2A與2B所示之一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且在一種較佳的實施例中，高壓元件200具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
請繼續參閱圖2A與2B，淺溝槽隔絕(shallow trench isolation, STI) 區25形成於半導體層21’中。漂移氧化區24形成於半導體層21’上，且位於漂移區22a(如圖2A中虛線框所示意)上。淺溝槽隔絕區25位於漂移氧化區24下，且部分漂移氧化區24位於部分淺溝槽隔絕區25之正上方並連接淺溝槽隔絕區25。於一實施例中，漂移氧化區24例如但不限於圖2A中所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為化學氣相沉積(chemical vapor deposition, CVD)氧化區。在一種較佳的實施例中，漂移氧化區24為CVD氧化區，且具有厚度400 Å-450 Å。
井區22具有第一導電型，形成於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。井區22例如由至少一離子植入製程步驟所形成。本體區26具有第二導電型，形成於井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a。閘極27形成於半導體層21’之上表面21a上，由上視圖視之，閘極27大致為沿著寬度方向(如圖2B中之實線箭號方向所示意，下同)上而延伸之長方形，且於垂直方向上，部分本體區26位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉電流通道。閘極27之導電層271具有第一導電型雜質摻雜，為第一導電型，其例如但不限於為具有第一導電型雜質摻雜之多晶矽結構。在一實施例中，本體區26由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成閘極27之導電層271；以及以導電層271為遮罩，以一離子植入製程步驟形成本體區26。
源極28與汲極29具有第一導電型，於垂直方向上，源極28與汲極29形成於上表面21a下並連接於上表面21a中，且源極28與汲極29分別位於閘極27在通道方向(如圖2B中之虛線箭號方向所示意，下同)之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極29與本體區26之間，並分隔汲極29與本體區26，且位於靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道，且由剖視圖圖2A視之，且於垂直方向上，源極28與汲極29位於上表面21a下並連接於上表面21a。於一實施例中，淺溝槽隔絕區25介於汲極29與本體區26之間。如圖2A所示，淺溝槽隔絕區25與汲極29於通道方向上連接。
於一實施例中，一低壓元件形成於基板21上，且該低壓元件之通道長度為0.18µm。在一實施例中，該低壓元件之金屬製程步驟，也是0.18µm製程步驟，也就是說，該低壓元件的最小金屬導線(栓)寬度尺寸為0.18µm。
與先前技術相比，根據本發明之高壓元件與高壓控制元件中，於本體區26與汲極29之間的絕緣結構，除了漂移氧化區之外，更多了淺溝槽隔絕區，且在垂直方向上的投影，至少部分淺溝槽隔絕區與漂移氧化區重疊。如此一來，部分漂移區上方的總和氧化區厚度增加；且高壓元件/高壓控制元件之導通電流，流經漂移區時，須向下經由淺溝槽隔絕區底部，導通電流路徑長度增加；此外，高壓元件/高壓控制元件操作時的電場可以避免集中在汲極附近的表面上，而電場分布可以擴張；這些因素都可以提高崩潰防護電壓。另外，根據本發明之高壓元件與高壓控制元件，由於相對較高的崩潰防護電壓，在相同的電性規格下，根據本發明之高壓元件/高壓控制元件可以縮小尺寸，使得導通電阻下降。
需說明的是，所謂反轉電流通道係指高壓元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，所謂漂移電流通道係指高壓元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面。在本實施例中，例如漂移氧化區24與上表面21a接觸的部分上表面21a，就具有下陷的部分。
需說明的是，閘極27包括具有導電性的導電層271、與上表面連接的介電層273、以及具有電絕緣特性之間隔層272，其中，介電層273形成於本體區26上，並連接於本體區26。導電層271用以作為閘極27之電性接點，形成於所有介電層273上並連接於介電層273。間隔層272形成於導電層271之兩側以作為閘極27之兩側之電性絕緣層。此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)，其中，第一導電型與第二導電型為彼此電性相反的導電型。
此外需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如3.3V，且本體區26與汲極29之通道方向距離(漂移區22a長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
此外需說明的是，所謂的低壓元件，係指於正常操作時，施加於汲極的電壓低於一特定之電壓，例如 3.3V。
圖3A與3B根據本發明之另一實施例顯示高壓元件300之剖視示意圖與上視示意圖。本實施例與圖2A及2B之實施例的不同在於，本實施例之漂移氧化區34為化學氣相沉積(chemical vapor deposition, CVD)氧化區。本實施例之基板31、半導體層31’、井區32、淺溝槽隔絕區35、本體區36、閘極37、源極38以及汲極39係類似於圖2A及2B之基板21、半導體層21’、井區22、淺溝槽隔絕區25、本體區26、閘極27、源極28以及汲極29，故省略其詳細敘述。
圖4A與4B根據本發明之又一實施例顯示高壓控制元件400之剖視示意圖與上視示意圖。如圖4A與4B所示，高壓控制元件400包含：半導體層41’、漂移井區42、通道隔絕區43、漂移氧化區44、淺溝槽隔絕區45、通道井區46、通道井區接觸極46’、閘極47、源極48以及汲極49。半導體層41’形成於基板41上，半導體層41’於垂直方向(如圖4A中之虛線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。基板41例如但不限於為一P型或N型的半導體矽基板。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以基板41的部分，作為半導體層41’。形成半導體層41’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。在一種較佳的實施例中，半導體層41’為P型磊晶矽層，並具有阻值45 Ohm-cm。在一種較佳的實施例中，高壓元件400為如圖4A與4B所示之一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且在一種較佳的實施例中，高壓元件400具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
請繼續參閱圖4A與4B，淺溝槽隔絕(shallow trench isolation, STI) 區45形成於半導體層41’中。漂移氧化區44形成於半導體層41’上，且位於漂移區42a(如圖4A中虛線框所示意)上。淺溝槽隔絕區45位於漂移氧化區44下，且部分漂移氧化區44位於部分淺溝槽隔絕區45之正上方並連接淺溝槽隔絕區45。於一實施例中，漂移氧化區44例如但不限於圖4A中所示之化學氣相沉積(chemical vapor deposition, CVD)氧化區，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。在一種較佳的實施例中，漂移氧化區44為CVD氧化區，且具有厚度400 Å-450 Å。
漂移井區42具有第一導電型，形成於半導體層41’中，且於垂直方向上，漂移井區42位於上表面41a下並連接於上表面41a。漂移井區42例如由至少一離子植入製程步驟所形成。通道井區46具有第二導電型，形成於半導體層41’中，且於垂直方向上，通道井區46位於上表面41a下並連接於上表面41a。通道井區46例如由至少一離子植入製程步驟所形成。漂移井區42與通道井區46在通道方向(如圖4A中之虛線箭號方向所示意，下同)上連接。閘極47形成於半導體層41’之上表面41a上，由上視圖視之，閘極47大致為沿著寬度方向(如圖4B中之實線箭號方向所示意，下同)上而延伸之長方形，且於垂直方向上，部分通道井區46位於閘極47正下方並連接於閘極47，以提供高壓控制元件400在導通操作中之反轉電流通道。閘極47之導電層471具有第一導電型雜質摻雜，為第一導電型，其例如但不限於為具有第一導電型雜質摻雜之多晶矽結構。
源極48與汲極49具有第一導電型，於垂直方向上，源極48與汲極49形成於上表面41a下並連接於上表面41a中，且源極48與汲極49分別位於閘極47在通道方向之外部下方之通道井區46中與遠離通道井區46側之漂移井區42中，且於通道方向上，漂移區42a位於汲極49與通道井區46之間，並分隔汲極49與通道井區46，且位於靠近上表面41a之漂移井區42中，用以作為高壓控制元件400在導通操作中之漂移電流通道，且由剖視圖圖4A視之，且於垂直方向上，源極48與汲極49位於上表面41a下並連接於上表面41a。於一實施例中，淺溝槽隔絕區45介於汲極49與通道井區46之間。如圖4A所示，淺溝槽隔絕區45與汲極49於通道方向上連接。如圖4A所示，於一實施例中，從通道井區46與漂移井區42之間的接觸面到源極48之邊緣之間的距離Lch可加以調整。
參照圖4A，通道井區接觸極46’具有第二導電型，且形成於通道井區46中，用以作為通道井區46之電性接點。於垂直方向上，通道井區接觸極46’形成於半導體層41’之上表面41a下並連接於上表面41a。通道隔絕區43形成於通道井區46中且於源極48與通道井區接觸極46’之間，通道隔絕區43形成於上表面41a下並連接於上表面41a。於一實施例中，通道隔絕區43例如為淺溝槽絕緣(shallow trench isolation, STI)結構。
於一實施例中，一低壓元件形成於基板41上，且該低壓元件之通道長度為0.18µm。在一實施例中，該低壓元件之金屬製程步驟，也是0.18µm製程步驟，也就是說，該低壓元件的最小金屬導線(栓)寬度尺寸為0.18µm。
需說明的是，所謂反轉電流通道係指高壓控制元件400在導通操作中因施加於閘極47的電壓，而使閘極47的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，所謂漂移電流通道係指高壓控制元件400在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面41a並非指一完全平坦的平面，而是指半導體層41’的一個表面。於另一實施例中，若漂移氧化區44為區域氧化(local oxidation of silicon, LOCOS)結構，則其與上表面41a接觸的部分上表面41a，就會具有下陷的部分。
需說明的是，閘極47包括具有導電性的導電層471、與上表面連接的介電層473、以及具有電絕緣特性之間隔層472，其中，介電層473形成於通道井區46上，並連接於通道井區46。導電層471用以作為閘極47之電性接點，形成於所有介電層473上並連接於介電層473。間隔層472形成於導電層471之兩側以作為閘極47之兩側之電性絕緣層。此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓控制元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之漂移井區、通道井區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)，其中，第一導電型與第二導電型為彼此電性相反的導電型。
此外需說明的是，所謂的高壓控制元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如 3.3V，且通道井區46與汲極49之通道方向距離(漂移區42a長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
此外需說明的是，所謂的低壓元件，係指於正常操作時，施加於汲極的電壓低於一特定之電壓，例如 3.3V。
請參考圖5A-5H，其係根據本發明之一實施例顯示高壓元件200的製造方法之示意圖。如圖5A所示，首先形成半導體層21’於基板21上。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。半導體層21’於垂直方向(如圖5A中之虛線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。基板21例如但不限於為P型或N型的半導體基板。在一種較佳的實施例中，半導體層21’為P型磊晶矽層，並具有阻值45 Ohm-cm。在一種較佳的實施例中，高壓元件200為如圖2A與2B所示之一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且在一種較佳的實施例中，高壓元件200具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
接著，請參閱圖5B，例如但不限於利用複數個離子植入製程步驟將第一導電型雜質，以加速離子的形式，摻雜至半導體層21’中，以形成井區22。此時漂移氧化區24尚未形成，上表面21a也就尚未完全定義出來。井區22形成於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。
之後，參照圖5C，形成淺溝槽隔絕區25於半導體層21’中。於一實施例中，淺溝槽隔絕區25例如為淺溝槽絕緣(shallow trench isolation, STI)結構。請同時參照圖2A，淺溝槽隔絕區25介於汲極29與本體區26之間，淺溝槽隔絕區25與汲極29於通道方向(如圖5C中之橫向虛線箭號方向所示意，下同)上連接。
接著，請參閱圖5D，形成漂移氧化區24於上表面21a上並連接於上表面21a。漂移氧化區24為電性絕緣，且並不限於如圖5D所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為化學氣相沉積(chemical vapor deposition, CVD)氧化區。漂移氧化區24位於漂移區22a上並連接於漂移區22a(請參閱圖5D及圖2A)。淺溝槽隔絕區25位於漂移氧化區24下，且部分漂移氧化區24位於部分淺溝槽隔絕區25之正上方並連接淺溝槽隔絕區25。在一種較佳的實施例中，漂移氧化區24為CVD氧化區，且具有厚度400 Å-450 Å。
接著，請參閱圖5E，形成本體區26於井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成本體區26之步驟，例如但不限於利用由微影製程步驟形成光阻層261為遮罩， 將第二導電型雜質摻雜至井區22中，以形成本體區26。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖5E中直向的虛線箭號所示意，植入井區22中，以形成本體區26。
接著，請參閱圖5F，分別形成閘極27的介電層273，與導電層271於半導體層21’之上表面21a上，且於垂直方向(如圖5F中之虛線箭號方向所示意，下同)上，部分本體區26位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉電流通道。
請繼續參閱圖5G及圖2A，例如在形成閘極27的介電層273與導電層271後，形成輕摻雜區282，以提供高壓元件200導通操作時，間隔層272下方的導通通道；這是因為高壓元件200於導通操作時，間隔層272下方的本體區26無法形成反轉電流通道。形成輕摻雜區282的方法，例如將第一導電型雜質摻雜至本體區26中，以形成輕摻雜區282。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖5G中直向的虛線箭號所示意，植入本體區26中，以形成輕摻雜區282。由於輕摻雜區282之第一導電型的雜質濃度，遠低於源極28之第一導電型的雜質濃度，因此在輕摻雜區282與源極28重疊的區域，輕摻雜區282可以忽略，因此後續的圖式中亦將省略。
請繼續參閱圖5G。如圖5G所示，在垂直方向上，形成源極28與汲極29於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27在通道方向之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極29與本體區26之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。源極28與汲極29具有第一導電型，形成源極28與汲極29之步驟，例如但不限於利用由微影製程步驟形成光阻層281為遮罩，將第一導電型雜質分別摻雜至本體區26中與井區22中，以形成源極28與汲極29。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖5G中直向的虛線箭號所示意，植入本體區26中與井區22中，以形成源極28與汲極29。
接著，如圖5H所示，分別形成間隔層272於導電層271側面之外，以形成閘極27，進而形成高壓元件200。
請參考圖6A-6I，其係根據本發明之另一實施例顯示高壓控制元件400的製造方法之示意圖。如圖6A所示，首先形成半導體層41’於基板41上。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以基板41的部分，作為半導體層41’。半導體層41’於垂直方向(如圖6A中之虛線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。形成半導體層41’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。基板41例如但不限於為P型或N型的半導體基板。在一種較佳的實施例中，半導體層41’為P型磊晶矽層，並具有阻值45 Ohm-cm。在一種較佳的實施例中，高壓元件400為如圖4A與4B所示之一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且在一種較佳的實施例中，高壓元件400具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
接著，請參閱圖6B，例如但不限於利用由微影製程步驟形成光阻層421為遮罩，例如但不限於利用複數個離子植入製程步驟將第一導電型雜質，以加速離子的形式，摻雜至半導體層41’中，以形成漂移井區42。漂移井區42形成於半導體層41’中，且於垂直方向上，漂移井區42位於上表面41a下並連接於上表面41a。
接續，請參閱圖6C，例如但不限於利用由微影製程步驟形成光阻層461為遮罩，例如但不限於利用複數個離子植入製程步驟將第二導電型雜質，以加速離子的形式，摻雜至半導體層41’中，以形成通道井區46。此時漂移氧化區44尚未形成，上表面41a也就尚未完全定義出來。通道井區46形成於半導體層41’中，且於垂直方向上，通道井區46位於上表面41a下並連接於上表面41a。漂移井區42與通道井區46在通道方向(如圖6C中之橫向虛線箭號方向所示意，下同)上連接。
之後，參照圖6D，形成至少一淺溝槽隔絕區45及通道隔絕區43於半導體層41’中。於一實施例中，淺溝槽隔絕區45例如為淺溝槽絕緣(shallow trench isolation, STI)結構。於一實施例中，通道隔絕區43例如為淺溝槽絕緣(shallow trench isolation, STI)結構。請同時參照圖4A，淺溝槽隔絕區45介於汲極49與通道井區46之間，淺溝槽隔絕區45與汲極49於通道方向上連接。通道隔絕區43介於源極48與通道井區接觸極46’之間。
接著，請參閱圖6E，形成漂移氧化區44於上表面41a上並連接於上表面41a。漂移氧化區44為電性絕緣，且並不限於如圖6E所示之化學氣相沉積(chemical vapor deposition, CVD)氧化區，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。漂移氧化區44位於漂移區42a上並連接於漂移區42a(請參閱圖6E及圖4A)。淺溝槽隔絕區45位於漂移氧化區44下，且部分漂移氧化區44位於部分淺溝槽隔絕區45之正上方並連接淺溝槽隔絕區45。在一種較佳的實施例中，漂移氧化區44為CVD氧化區，且具有厚度400 Å-450 Å。
接著，請參閱圖6F，分別形成閘極47的介電層473，與導電層471於半導體層41’之上表面41a上，且於垂直方向(如圖6F中之虛線箭號方向所示意，下同)上，部分通道井區46位於閘極47正下方並連接於閘極47，以提供高壓控制元件400在導通操作中之反轉電流通道。
請繼續參閱圖6G及圖4A，例如在形成閘極47的介電層473與導電層471後，形成輕摻雜區482，以提供高壓控制元件400導通操作時，間隔層472下方的導通通道；這是因為高壓控制元件400於導通操作時，間隔層472下方的通道井區46無法形成反轉電流通道。形成輕摻雜區482的方法，例如將第一導電型雜質摻雜至通道井區46中，以形成輕摻雜區482。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖6G中直向的虛線箭號所示意，植入通道井區46中，以形成輕摻雜區482。由於輕摻雜區482之第一導電型的雜質濃度，遠低於源極48之第一導電型的雜質濃度及通道井區接觸極46’之第二導電型的雜質濃度，因此在輕摻雜區482與源極48及通道井區接觸極46’重疊的區域，輕摻雜區482可以忽略，因此後續的圖式中亦將省略。
請繼續參閱圖6G。如圖6G所示，在垂直方向上，形成源極48與汲極49於上表面41a下並連接於上表面41a，且源極48與汲極49分別位於閘極47在通道方向之外部下方之通道井區46中與遠離通道井區46側之漂移井區42中，且於通道方向上，漂移區42a位於汲極49與通道井區46之間，靠近上表面41a之漂移井區42中，用以作為高壓控制元件400在導通操作中之漂移電流通道。源極48與汲極49具有第一導電型，形成源極48與汲極49之步驟，例如但不限於利用由微影製程步驟形成光阻層481為遮罩，將第一導電型雜質分別摻雜至通道井區46中與漂移井區42中，以形成源極48與汲極49。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖6G中直向的虛線箭號所示意，植入通道井區46中與漂移井區42中，以形成源極48與汲極49。
接續，如圖6H所示，形成通道井區接觸極46’於通道井區46中，用以作為通道井區46之電性接點。在垂直方向上，通道井區接觸極46’位於上表面41a下並連接於上表面41a。通道井區接觸極46’具有第二導電型，形成通道井區接觸極46’之步驟，例如但不限於利用由微影製程步驟形成光阻層461’為遮罩，將第二導電型雜質分別摻雜至通道井區46中，以形成通道井區接觸極46’。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖6H中直向的虛線箭號所示意，植入通道井區46中，以形成通道井區接觸極46’。
接著，如圖6I所示，分別形成間隔層472於導電層471側面之外，以形成閘極47，進而形成高壓控制元件400。
圖7係於根據本發明之一實施例顯示高壓元件200的製造方法中，形成本體區26的一種實施步驟之示意圖。在本實施例中，高壓元件200的製造方法之其他步驟，可以參閱圖5A-5D與5F-5H。
本實施例與圖5A-5H的不同之處，在於本實施例中，本體區26由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成閘極27之導電層271；以及以導電層271為遮罩，以一離子植入製程步驟形成本體區26。
如圖7所示，形成閘極27之介電層273與導電層271。形成介電層273與導電層271的方式，例如由分別蝕刻一二氧化矽層與一多晶矽層，而形成介電層273與導電層271。再以導電層271為遮罩，也可以如圖7所示，加上光阻層261為遮罩，將第二導電型雜質摻雜至井區22中，以形成本體區26。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖7中斜向的虛線箭號所示意，植入井區22中，以形成本體區26。須注意的是，為了將部分本體區26形成於閘極27下方，需要將加速離子入射方向，與井區22的法線，傾斜一個預設角度，以使一部分的第二導電型雜質，植入閘極27下方。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以圖2A與2B所示之實施例為例，藉由於高壓元件200之汲極29側的漂移區22a內設置淺溝槽隔絕區25，並配合於淺溝槽隔絕區25上方的漂移氧化區24，可降低高壓元件200之導通電阻並增加高壓元件200之崩潰防護電壓。此外，本發明之高壓元件200可利用標準高壓元件製程步驟來製造，而不需要額外的微影製程步驟，因此製造成本與先前技術相同。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
100, 200, 300, 400:高壓元件 11, 21, 31, 41:基板 12, 22, 32, 42:井區 12a, 22a, 32a, 42a:漂移區 13:絕緣結構 13a:操作區 14, 24, 34, 44:漂移氧化區 16, 26, 36, 46:本體區 17, 27, 37, 47:閘極 18, 28, 38, 48:源極 19, 29, 39, 49:汲極 21’, 31’, 41’:半導體層 21a, 31a, 41a:上表面 21b, 31b, 41b:下表面 25, 35, 45:淺溝槽隔絕區 261, 281, 421, 461, 461’, 481:遮罩 271, 471:導電層 272, 472:間隔層 273, 473:介電層 282, 482:輕摻雜區 43:通道隔絕區 46’:通道井區接觸極 Lch:距離
圖1A與1B分別顯示一種習知高壓元件的剖視示意圖與上視示意圖。
圖2A與2B根據本發明之一實施例顯示高壓元件之剖視示意圖與上視示意圖。
圖3A與3B根據本發明之另一實施例顯示高壓元件之剖視示意圖與上視示意圖。
圖4A與4B根據本發明之又一實施例顯示高壓控制元件之剖視示意圖與上視示意圖。
圖5A-5H係根據本發明之一實施例顯示一高壓元件製造方法之示意圖。
圖6A-6I係根據本發明之另一實施例顯示一高壓控制元件製造方法之示意圖。
圖7顯示形成本體區26的一種實施步驟之示意圖。
200:高壓元件
21:基板
21’:半導體層
21a:上表面
21b:下表面
22:井區
22a:漂移區
24:漂移氧化區
25:淺溝槽隔絕區
26:本體區
27:閘極
271:導電層
272:間隔層
273:介電層
28:源極
29:汲極

Claims (30)

  1. 一種高壓元件，包含： 一半導體層，形成於一基板上； 一井區，具有一第一導電型，形成於該半導體層中； 一淺溝槽隔絕(shallow trench isolation, STI) 區，形成於該半導體層中； 一漂移氧化區，形成於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上； 一本體區，具有一第二導電型，形成於該半導體層中，該本體區與該井區在一通道方向上連接； 一閘極，形成於該半導體層上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及 一源極與一汲極，具有該第一導電型，該源極與該汲極形成於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於該通道方向上，該漂移區位於該汲極與該本體區之間的該井區中，用以作為該高壓元件在該導通操作中之一漂移電流通道； 其中，該淺溝槽隔絕區介於該汲極與該本體區之間。
  2. 如申請專利範圍第1項所述之高壓元件，其中該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  3. 如申請專利範圍第1項所述之高壓元件，其中該淺溝槽隔絕區與該汲極於該通道方向上連接。
  4. 如請求項1所述之高壓元件，其中該半導體層為P型磊晶矽層，並具有阻值45 Ohm-cm。
  5. 如請求項2所述之高壓元件，其中該漂移氧化區包括該CVD氧化區，且該CVD氧化區具有厚度400 Å-450 Å。
  6. 如請求項1所述之高壓元件，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
  7. 如請求項6所述之高壓元件，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18µm。
  8. 如請求項1所述之高壓元件，其中該本體區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該本體區。
  9. 一種高壓元件製造方法，包含： 形成一半導體層於一基板上； 形成一井區於該半導體層中，該井區具有一第一導電型； 形成至少一淺溝槽隔絕(shallow trench isolation, STI) 區於該半導體層中； 形成一漂移氧化區於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上； 形成一本體區於該半導體層中，該本體區與該井區在一通道方向上連接，該本體區具有一第二導電型； 形成一閘極於該半導體層上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及 形成一源極與一汲極於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於該通道方向上，該漂移區位於該汲極與該本體區之間的該井區中，用以作為該高壓元件在該導通操作中之一漂移電流通道； 其中，該淺溝槽隔絕區介於該汲極與該本體區之間。
  10. 如申請專利範圍第9項所述之高壓元件製造方法，其中該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  11. 如申請專利範圍第9項所述之高壓元件製造方法，其中該淺溝槽隔絕區與該汲極於該通道方向上連接。
  12. 如申請專利範圍第9項所述之高壓元件製造方法，其中該半導體層為P型磊晶矽層，並具有阻值45 Ohm-cm。
  13. 如申請專利範圍第10項所述之高壓元件製造方法，其中該漂移氧化區包括該CVD氧化區，且該CVD氧化區具有厚度400 Å-450 Å。
  14. 如申請專利範圍第9項所述之高壓元件製造方法，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
  15. 如申請專利範圍第14項所述之高壓元件製造方法，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18µm。
  16. 如申請專利範圍第9項所述之高壓元件製造方法，其中該本體區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該本體區。
  17. 一種高壓控制元件，包含： 一半導體層，形成於一基板上； 一漂移井區，具有一第一導電型，形成於該半導體層中； 一通道井區，具有一第二導電型，形成於該半導體層中，該漂移井區與該通道井區在一通道方向上連接； 一淺溝槽隔絕(shallow trench isolation, STI) 區，形成於該半導體層中； 一漂移氧化區，形成於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上； 一閘極，形成於該半導體層上，部分該通道井區位於該閘極正下方並連接於該閘極，以提供該高壓控制元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區； 一源極與一汲極，具有該第一導電型，該源極與該汲極形成於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該通道井區中與遠離該通道井區側之該漂移井區中，且於該通道方向上，該漂移區位於該汲極與該通道井區之間的該漂移井區中，用以作為該高壓控制元件在該導通操作中之一漂移電流通道； 一通道井區接觸極，具有該第二導電型，形成於該通道井區中，用以作為該通道井區之電性接點，於垂直方向上，該通道井區接觸極形成於該半導體層之一上表面下並連接於該上表面；以及 一通道隔絕區，形成於該半導體層中且位於該源極與該通道井區接觸極之間，該通道隔絕區形成於該上表面下並連接於該上表面； 其中，該淺溝槽隔絕區介於該汲極與該通道井區之間。
  18. 如申請專利範圍第17項所述之高壓控制元件，其中該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  19. 如申請專利範圍第17項所述之高壓控制元件，其中該淺溝槽隔絕區與該汲極於該通道方向上連接。
  20. 如申請專利範圍第17項所述之高壓控制元件，其中該半導體層為P型磊晶矽層，並具有阻值45 Ohm-cm。
  21. 如申請專利範圍第18項所述之高壓控制元件，其中該漂移氧化區包括該CVD氧化區，且該CVD氧化區具有厚度400 Å-450 Å。
  22. 如申請專利範圍第17項所述之高壓控制元件，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
  23. 如申請專利範圍第22項所述之高壓控制元件，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18µm。
  24. 一種高壓控制元件製造方法，包含： 形成一半導體層於一基板上； 形成一漂移井區於該半導體層中，該漂移井區具有一第一導電型； 形成一通道井區於該半導體層中，該通道井區具有一第二導電型，該漂移井區與該通道井區在一通道方向上連接； 形成至少一淺溝槽隔絕(shallow trench isolation, STI) 區於該半導體層中以及形成一通道隔絕區於該半導體層中，該通道隔絕區形成於該半導體層之一上表面下並連接於該上表面； 形成一漂移氧化區於該半導體層上，其中，該淺溝槽隔絕區位於該漂移氧化區下，且部分該漂移氧化區位於部分該淺溝槽隔絕區之正上方並連接該淺溝槽隔絕區，其中該漂移氧化區位於一漂移區上； 形成一閘極於該半導體層上，部分該通道井區位於該閘極正下方並連接於該閘極，以提供該高壓控制元件在一導通操作中之一反轉電流通道，且另一部分該閘極位於該漂移氧化區之正上方且連接該漂移氧化區；以及 形成一源極與一汲極於該半導體層中，且該源極與該汲極分別位於該閘極之外部下方之該通道井區中與遠離該通道井區側之該漂移井區中，且於該通道方向上，該漂移區位於該汲極與該通道井區之間的該漂移井區中，用以作為該高壓控制元件在該導通操作中之一漂移電流通道；以及 形成一通道井區接觸極於該通道井區中，該通道井區接觸極具有該第二導電型，用以作為該通道井區之電性接點，於垂直方向上，該通道井區接觸極形成於該上表面下並連接於該上表面； 其中，該淺溝槽隔絕區介於該汲極與該通道井區之間，該通道隔絕區介於該源極與該通道井區接觸極之間。
  25. 如申請專利範圍第24項所述之高壓控制元件製造方法，其中該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  26. 如申請專利範圍第24項所述之高壓控制元件製造方法，其中該淺溝槽隔絕區與該汲極於該通道方向上連接。
  27. 如申請專利範圍第24項所述之高壓控制元件製造方法，其中該半導體層為P型磊晶矽層，並具有阻值45 Ohm-cm。
  28. 如申請專利範圍第25項所述之高壓控制元件製造方法，其中該漂移氧化區包括該CVD氧化區，且該CVD氧化區具有厚度400 Å-450 Å。
  29. 如申請專利範圍第24項所述之高壓控制元件製造方法，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80 Å -100 Å。
  30. 如申請專利範圍第29項所述之高壓控制元件製造方法，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18µm。
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