[go: up one dir, main page]

TWI667715B - 具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法 - Google Patents

具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法 Download PDF

Info

Publication number
TWI667715B
TWI667715B TW103145910A TW103145910A TWI667715B TW I667715 B TWI667715 B TW I667715B TW 103145910 A TW103145910 A TW 103145910A TW 103145910 A TW103145910 A TW 103145910A TW I667715 B TWI667715 B TW I667715B
Authority
TW
Taiwan
Prior art keywords
individual
semiconductor wafer
sacrificial
paired
semiconductor
Prior art date
Application number
TW103145910A
Other languages
English (en)
Other versions
TW201532160A (zh
Inventor
小霍華德Ｈ 羅伯茲
Original Assignee
美商塞雷特有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商塞雷特有限責任公司 filed Critical 美商塞雷特有限責任公司
Publication of TW201532160A publication Critical patent/TW201532160A/zh
Application granted granted Critical
Publication of TWI667715B publication Critical patent/TWI667715B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種用於使用暫時性配對犧牲接合墊測試一半導體晶圓的方法，該半導體晶圓包括位在該半導體晶圓上的個別半導體裝置。該方法包括將該半導體晶圓上的個別半導體裝置採以下組態設置：具有由功能性水平切割線通道分開之個別半導體裝置的水平列，以及由功能性垂直切割線通道分開之個別半導體裝置的垂直行。該方法包括產生位在該等功能性水平切割線通道及/或是垂直切割線通道中之暫時性配對犧牲接合墊，其係電氣連接至位在個別半導體裝置上之相對應的常態性個別接合墊。該方法亦包括使用該等暫時性配對犧牲接合墊電氣測試該等個別半導體裝置，以及當該等個別半導體裝置從該半導體晶圓切割出時，一旦完成該電氣測試後即毀壞該等暫時性配對犧牲接合墊。

Description

具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法 相關申請案之交叉參考
本申請案主張於2013年12月30日提出申請的美國臨時專利申請案第61/921,734號，標題為：犧牲接合墊方法，的權益，該揭示內容於此係以全文引用的方式併入本案以為參考資料。
發明領域
本揭示內容係有關於一種用於測試半導體晶圓的方法，包含該等半導體晶圓上藉由功能性切割線通道分開的個別的半導體裝置。本揭示內容亦有關於用於使用一半導體晶圓探針測試包含藉由功能性切割線通道分開的個別的半導體裝置的半導體晶圓之構態。
於半導體之製造作業中，複數之個別半導體裝置係構成位在一單一半導體晶圓上。圖1提供一圓形半導體晶圓100之圖示，其包括複數之矩形的個別半導體裝置。位在 該半導體晶圓100上的每一個別半導體裝置200一般而言包括沿著每一個別半導體裝置之該外周圍的一系列之個別接合墊。圖2提供在該半導體晶圓上其中之一個別半導體裝置的一強化圖示。圖3顯示沿著個別半導體裝置之該外周圍的系列之個別接合墊。該等個別接合墊係顯示為沿著個別半導體裝置之該外周圍的系列之白色正方形。
在該半導體晶圓上的該等個別半導體裝置之間提供空間，其係視為「切割線通道」。任一單一的空間係視為一「切割線通道」。切割線通道一般而言代表該半導體晶圓上未使用的空間。因此，該等切割線通道之尺寸一般而言保持在一最小的尺寸，因此於每一半導體晶圓中可包括最大數目之個別半導體裝置。圖4提供「切割線通道」的一圖示，其包括垂直切割線通道401與水平切割線通道402二者的一識別。當該半導體晶圓100接受「單一化」，該等個別半導體裝置200彼此分開時，該等“切割線通道”係受毀壞。單一化係為一切割製程，藉由沿著該等「切割線通道」切割該半導體晶圓100，將該等個別的半導體裝置相互分開。該單一化切割製程一般而言係藉由一鑽石刀頭鋸片或是一雷射切割器執行。
傳統上對於該切割線通道係為位在該半導體晶圓上的一未使用空間的一例外之處，係為當該半導體晶圓製造設施將測試結構安置在選定的分割線通道中時的該環境下。該等測試結構係用於收集用以監控該測試作業以及用以利用已建立的製造及測試參數確認該製造設施的製造 設備、測試系統及測試製程的數據。典型地，於一半導體晶圓中具有五個測試結構安置在切割線通道中，一般而言其係位在接近該半導體晶圓之中心並且位在該半導體晶圓之該四個四分部的每一者中。
於圖5A中提供一積體電路封裝體500的一圖示，顯示不同的接合墊連接至位在一個別半導體裝置中的一積體電路。於圖5A中，該積體電路501係經由金接合線502連接至該等接合墊。該等接合墊係位在識別為一積體電路封裝導線架503的一區域中。該積體電路封裝導線架503包括引腳及其之接點，容許該積體電路501連接至其所安置的一印刷電路板。圖5B提供該等接合線502如何附裝至該積體電路501的一圖示，例如，印刷電路板506。如於圖5B中顯示，該積體電路封裝體500包括一附裝至接合線502的晶粒505，其附裝至該IC封裝導線架503。該積體電路封裝體500中的該非傳導材料之主要構成物係為一樹脂模具507。
該等個別半導體裝置一般而言係藉由一半導體測試裝置進行一系列之自動化測試，同時該等個別半導體裝置於該半導體晶圓中係相互附裝。在完成該半導體晶圓之自動化測試作業之後，該半導體晶圓藉由一自動化切割裝置進行切割，該切割裝置通常包括一鑽石鋸片或是一雷射切割工具。該自動化切割裝置藉由沿著不同的切割線通道切割該半導體晶圓而將複數的個別半導體裝置相互分開，該等切割線通道係在該切割製程中毀壞。
半導體晶圓探針係為一在測試該等個別半導體 裝置之製程中使用的裝置，該等個別半導體裝置係以陣列方式配置在該半導體晶圓上。於圖6A及6B中圖解使用一半導體晶圓探針601的一半導體晶圓測試系統600的一圖示。於圖6A中，所示的一半導體晶圓測試系統包括一大型積體電路測試器602，該測試器包括一主框架603其具有至少一程式化計算機、儲存裝置及輸入/輸出電路。該LSI測試器602係藉由一電纜604連接至一半導體晶圓探針601，該探針包括一測試頭605及一晶圓處理單元607。該測試頭605包括使用一彈簧接點609連接至一性能板608的一探針卡607。受測的半導體晶圓610係安置在一晶圓卡盤611上，容許該探針卡接觸該半導體晶圓610用於測試作業。該測試頭已與控制器結合以容許在x、y及z方向上移動，以及一傾斜角θ，因此該探針卡607係正確地與該受測的該半導體晶圓610對準。圖6B顯示該探針卡607之一更為詳細的圖示，包括一陶瓷環612及一探測針608其與供一個別半導體裝置200，諸如一LSI晶片613，所用的一指定常態性接合墊201接觸。
半導體晶圓探針測試製程中產生的技術問題在於因與該晶圓探針601之一探測針608接觸而發生對該等常態的個別接合墊201的損害。每次進行探測一個別的半導體裝置200，對每一接受探測的常態性個別接合墊201造成實體損害。由該半導體晶圓探針601對一或更多常態的個別接合墊201所造成的損害會導致電氣性故障及/或機械性故障，致使該相關的個別半導體裝置200功能不正常運作或完全故障。通常的電氣性故障包括短路及斷路。通常的機械 性失效包括接合線附裝問題，以及由於諸如腐蝕及/或污染導致長期可靠性的顯著降低。
於此揭示一種用於利用安置在功能性切割線通道中暫時性配對犧牲接合墊測試半導體晶圓的先進方法，以及半導體晶圓利用安置在功能性切割線通道中暫時性配對犧牲接合墊之組態。此先進的測試方法及相關的半導體晶圓組態容許使用位在該等切割線通道中之該等暫時性配對犧牲接合墊，取代位在該等個別半導體裝置上的該等常態性接合墊，來執行半導體晶圓測試，從而避免對該等常態性接合墊因該半導體晶圓測試製程所引起而造成的損害。在完成該半導體晶圓測試製程後，於半導體晶圓測試製程期間受損的該等暫時性配對犧性接合墊，在該等個別半導體裝置從該半導體晶圓切割之單一化期間被毀壞，單一化係藉由沿著切割線通道切割而進行。
於一具體實施例中，提供一種用以使用暫時性配對犧牲接合墊測試一半導體晶圓的方法，該半導體晶圓包括位在該半導體晶圓上的個別半導體裝置。該方法包括將該半導體晶圓上的個別半導體裝置採以下組態設置：具有個別半導體裝置之水平列，其在個別半導體裝置之每一組二水平列間有一功能性水平切割線通道，且具有個別的半導體裝置之垂直行，其在個別半導體裝置之每一組二垂直行間有一功能性垂直切割線通道，其中該等個別半導體裝置包括沿著每一個別半導體裝置之周圍的常態性個別的接 合墊。該方法亦包括產生位在一功能性水平切割線通道或是一功能性垂直切割線通道中的一暫時性配對犧牲接合墊，其電氣連接至一位在一個別半導體裝置上之相對應的常態性個別接合墊。該方法進一步包括於一半導體晶圓探針製程中，使用一半導體晶圓測試器電氣測試該個別半導體裝置之一部分，使與該暫時性配對犧牲接合墊作實體接觸，以及當該等個別半導體裝置從該半導體晶圓切割出時，一旦完成電氣測試後即毀壞該暫時性配對犧牲接合墊。
於另一具體實施例中，本發明包括產生複數之暫時性配對犧牲接合墊，其包括位在一功能性水平切割線通道中的一暫時性配對犧牲接合墊，以及位在一功能性垂直切割線通道中的一暫時性配對犧牲接合墊，每一暫時性配對犧牲接合墊係電氣連接至位在一個別半導體裝置上的一相對應的常態性個別接合墊。
於一進一步的具體實施例中，該方法包括確定該等個別半導體裝置上之哪個常態性個別接合墊對於該半導體晶圓探針製程具關鍵性，以及提供一暫時性配對犧牲接合墊僅供該等個別半導體裝置上經確定為具關鍵性的該等常態性個別接合墊所用。
於一具體實施例中，設計用於個別半導體裝置測試的該等常態性個別接合墊係經指定為對該半導體晶圓探針製程具關鍵性。
於另一具體實施例中，設計用於供給電力並提供電氣接地的該等常態性個別接合墊係經指定為對該半導體 晶圓探針製程具關鍵性。
於一進一步的具體實施例中，該暫時性配對犧牲接合墊的尺寸係小於位在一個別半導體裝置上的該常態性個別接合墊的尺寸。
於一具體實施例中，該暫時性配對犧牲接合墊的尺寸大約為位在一個別半導體裝置上的該常態性個別接合墊之尺寸的50%。
於另一具體實施例中，該暫時性配對犧牲接合墊的尺寸大約為位在一個別半導體裝置上的該常態性個別接合墊之尺寸的25%。
於一進一步的具體實施例中，複數之暫時性配對犧牲接合墊包括一超大型暫時性配對犧牲接合墊以容納多重半導體探針卡接點，用以提供較高的電力輸送至一個別半導體裝置的一單一常態性接合墊。
於一具體實施例中，供相鄰個別半導體裝置所用的暫時性配對犧牲接合墊係相互偏置，因此供相鄰個別接合墊所用的暫時性配對犧牲接合墊並未背對背地設置。
於另一具體實施例中，供相鄰個別接合墊所用的暫時性配對犧牲接合墊係背對背地設置。
於一進一步的具體實施例中，該方法包括提供一暫時性配對犧牲接合墊供所有位在該等個別半導體裝置上之常態性個別接合墊所用。
於一具體實施例中，指定的功能性水平切割線通道以及指定的功能性垂直切割線通道係經組配成具有足夠 的寬度以容納背對背設置且於其間具有一非傳導分離部分的暫時性配對犧牲接合墊。
於另一具體實施例中，該暫時性配對犧牲接合墊係經由使用一重新分佈層電氣連接至位在一個別半導體裝置上的一相對應常態性個別接合墊，該重新分佈層係為一傳導層設置於該半導體晶圓表面上方，且與該個別的半導體裝置電氣隔離。
於一進一步的具體實施例中，該方法包括在該半導體晶圓測試器與該暫時性配對犧牲接合墊間之複數之實體接點的該暫時性配對犧牲接合墊上錯開一位置，使得每一實體接點係位在該暫時性配對犧牲接合墊上的一不同位置處。
於一具體實施例中，該等暫時性配對犧牲接合墊的尺寸係小於位於該等個別的半導體裝置上的該等常態性個別接合墊之尺寸，以及位在相鄰個別的半導體裝置之間的一垂直及/或水平切割線通道中之該等暫時性配對犧牲接合墊係以一並列(side-by-side)的組態設置。
於另一具體實施例中，一半導體晶圓係經組配具有暫時性犧牲接合墊用於測試位在該半導體晶圓上的個別半導體裝置。該半導體晶圓包括個別半導體裝置於該半導體晶圓上採以下組態設置：具有個別半導體裝置之水平列，其在個別半導體裝置之每一組二水平列間有一功能性水平切割線通道，以及具有個別半導體裝置之垂直行，其在個別半導體裝置之每一組二垂直行間有一功能性垂直切 割線通道，其中該等個別的半導體裝置包括沿著每一個別半導體裝置之周圍的常態性個別接合墊。該半導體晶圓亦包括位在一或多個功能性水平切割線通道及/或是一或多個功能性垂直切割線通道中之暫時性配對犧牲接合墊，其分別電氣連接至位在一個別半導體裝置上之一相對應的常態性個別接合墊。該暫時性配對犧牲接合墊係用於僅在該個別半導體裝置係自該半導體晶圓實體分離前，測試位在該半導體晶圓上的一個別半導體裝置。
於一進一步的具體實施例中，該等暫時性配對犧牲接合墊的尺寸係小於位在該等個別半導體裝置上的該等常態性個別接合墊的尺寸。
於一具體實施例中，每一暫時性配對犧牲接合墊係經由使用一重新分佈層電氣連接至位在一個別半導體裝置上的一相對應的常態性個別接合墊，該重新分佈層係為一傳導層設置於該半導體晶圓表面上方，且與該個別半導體裝置電氣隔離。
於另一具體實施例中，供相鄰個別半導體裝置所用的暫時性配對犧牲接合墊係相互偏置，因此供相鄰個別接合墊所用的暫時性配對犧牲接合墊並未背對背地設置在一垂直切割線通道或是一水平切割線通道中。
100、610‧‧‧半導體晶圓
200‧‧‧半導體裝置
201‧‧‧接合墊/半導體元件
401‧‧‧垂直切割線通道
402‧‧‧水平切割線通道
500‧‧‧積體電路封裝體
501‧‧‧積體電路
502‧‧‧(金)接合線
503‧‧‧積體電路封裝導線架
505‧‧‧晶粒
506‧‧‧印刷電路板
507‧‧‧樹脂模具
600‧‧‧半導體晶圓測試系統
601‧‧‧(半導體)晶圓探針
602‧‧‧大型積體電路測試器/LSI測試器
603‧‧‧主框架
604‧‧‧電纜
605‧‧‧測試頭
606‧‧‧晶圓操作單元
607‧‧‧晶圓處理單元/探針卡
608‧‧‧性能板/探測針
609‧‧‧彈簧接點
611‧‧‧晶圓卡盤
612‧‧‧陶瓷環
613‧‧‧LSI晶片
701‧‧‧(電源)接合墊
701S‧‧‧暫時性配對犧牲(電源)接合墊
702‧‧‧(接地)接合墊
702S‧‧‧暫時性配對犧牲(接地)接合墊
703‧‧‧(DFT)接合墊
703S‧‧‧暫時性配對犧性(DFT)接合墊
704‧‧‧非關鍵性接合墊
901‧‧‧常態性金屬接合墊
902‧‧‧氮化物鈍化層
903‧‧‧聚醯亞胺層
904‧‧‧導電金屬線
906‧‧‧常態性接合墊
907‧‧‧配對犧牲接合墊
1200‧‧‧電腦
1201‧‧‧處理器
1202‧‧‧記憶體
1203‧‧‧顯示器
1204‧‧‧字母-數字輸入裝置
1205‧‧‧游標控制器
1206‧‧‧遠端裝置
1207‧‧‧網路
1208‧‧‧匯流排
1209‧‧‧揚聲器
1210‧‧‧麥克風
TD1‧‧‧第一針測處
TD2‧‧‧第二針測處
TD3‧‧‧第三針測處
TS1-TS4‧‧‧測試處
圖1提供包括複數之矩形個別的半導體裝置的一圓形半導體晶圓之一圖示；圖2提供該半導體晶圓上的其中之一個別半導體 裝置的一強化圖示；圖3顯示沿著該個別半導體裝置之該外周圍的系列之個別接合墊；圖4提供「切割線通道」的一圖示；圖5A提供接合線如何連接至一封裝導線架的一圖示；圖5B提供接合線如何附裝至封裝引腳；圖6A圖解在測試半導體晶圓作業中所使用的一半導體晶圓探針系統；圖6B提供該半導體探針卡之一更為詳細的圖示；圖7A提供如何僅有限定數目之位在一個別半導體裝置上的該等常態性接合墊可視為針對測試目的係為具關鍵性的一圖示；圖7B圖解暫時性配對犧牲接合墊如何與位在一個別半導體裝置上視為針對測試目的係為具關鍵性的該限定數目之的該等常態性接合墊，其係圖解於圖7A中，相配合；圖8圖解該等暫時性配對犧牲接合墊如何與常態性接合墊相配合，以及該等暫時性配對犧牲接合墊如何設置在該半導體晶圓上的垂直及水平切割線通道中；圖9A、9B、9C及9D顯示以一相對應暫時性配對犧牲接合墊與一「常態性」接合墊連接的一重新分佈傳導層之示範性圖示，其係與位在該半導體晶圓上的該個別半 導體裝置電氣隔離；圖10提供在一暫時性配對犧牲接合墊上使用數個不同半導體探針測試位置的一示範圖示；圖11圖解在一暫時性配對犧牲接合墊上使用不同的半導體探針測試位置的一錯開的樣態；圖12顯示位在不同的該等垂直切割線通道及水平切割線通道中的黑線，其表示何處為在完成該半導體晶圓探針測試製程之後，半導體晶圓切割裝置鋸切該半導體晶圓成為個別的半導體裝置處；圖13顯示配對犧牲接合墊之一組態，其中相鄰個別半導體裝置上沿著一指定周圍的所有個別接合墊係與一配對犧牲接合墊成對；圖14圖解具有常態性接合墊及相對應的配對犧牲接合墊的一個別半導體裝置接受半導體晶圓切割製程之預先切割作業及後切割作業組態；圖15顯示該等配對犧牲接合墊的一組態，其中該等配對犧牲接合墊係經組配成尺寸上小於該等常態性接合墊，並且以一交錯組態置設；以及圖16圖解一電腦的一實例，其中可處理於此說明的該半導體晶圓探針測試製程。
鑒於上述，本揭示內容，一或更多的其之不同的觀點、具體實施例及/或具體特性或子組件，因而打算顯示如以下具體地提及的一或更多的優點。本揭示內容提供用 以使用置設於功能性切割線通道中的暫時性配對犧牲接合墊來測試半導體晶圓之一先進方法的說明，以及使用置設於功能性切割線通道中用於測試目的之暫時性配對犧牲接合墊半導體晶圓的組態。
就對用於測試半導體晶圓100的該半導體晶圓探針製程所造成對該等個別半導體裝置200的損害問題產生該揭示的發明性解決方案中，考量複數之設計因素。例如，考量讓該探針卡607具有一較低的接觸力、一較小的切割線區域、及/或一較淺的切割線深度。此外，於該積體電路設計中，考量提供一更為堅固的個別接合墊201設計，以及準備抗損害的較強固材料。再者，考量封裝作業以及不同互連設計。該等考量包括提供接合線502與一個別接合墊201之間較佳的黏合性，減小在該個別接合墊201來自於該接合線502本身的應力，以及提供對於能夠貫穿因晶圓探測所造成的裂縫及其他的損害區域的污染的保護。
其他工程方面的考量包括限制晶圓探針針測(touchdown)的數目以將來自於該晶圓探針601的損害降至最低並將該損害保持在可接受的限制範圍內。僅管遞增，但是隨著介於該晶圓探針機構與該個別接合墊之間的每一接觸，若干程度的損害係無法避免。因此，除了限制實際的晶圓探針針測之數目外，亦考量與每一次晶圓探針針測相關聯的力量以及由晶圓探針接觸該等個別接合墊所產生的接觸圖案。例如，懸臂式探針卡一般而言係限制在三次晶圓探針針測。垂直晶圓探針一般而言係限制在五次晶圓 探針針測。微機電(MEM)探針卡，其利用半導體製造方法以產生極小的機電系統，可用於五次或可能更多次晶圓探針針測。
就考量在半導體晶圓之實際測試作業上晶圓探針針測需求而言，並行並發式探針(PCP)半導體晶圓測試及動態膨脹並行式探針(DEPP)測試需要每一個別半導體裝置有多重針測。一般而言，半導體晶圓測試作業產出量增加越大，則需要的該晶圓探針之針測之數目亦越大。然而，在分析該半導體晶圓測試製程方面，確定的是於該半導體測試作業期間該晶圓探針601之針測對於位在一個別半導體裝置200上的每一個別接合墊201而言並不需要。更特定言之，晶圓探針601之針測一般而言係限制在電源接合墊、接地接合墊以及可測試設計(DFT)接合墊。DFT技術係用於說明一有效率地作業的廣泛範圍的半導體測試方法，同時避免當於實際作業期間需要一個別的半導體裝置以在一完整的作業模式下作業的可交替蠻力程序。
於此所揭示之發明涉及用於使用置設在功能性切割線通道中之暫時性配對犧牲接合墊測試半導體晶圓的一先進方法，以及使用置設在功能性切割線通道中之暫時性配對犧牲接合墊之半導體晶圓的組態的發展。
在確定晶圓探針一般而言係限制在電源接合墊、接地接合墊、以及DFT接合墊之後，進一步確認的是該等特別的接合墊代表更為經常因該半導體晶圓探針製程而受損害的關鍵性接合墊。作進一步確認的是電源接合 墊、接地接合墊、以及DFT接合墊之總數一般而言與沿著一個別半導體裝置之周圍提供的個別接合墊之總數比較係相對地較小。圖7A中圖解電源接合墊701、接地接合墊702、DFT接合墊703以及所有其他個別接合墊之示範性對準。如於圖7A中所顯示，更為經常因該半導體晶圓探針製程而受損害的關鍵性接合墊之該總數係為小的。
因此，本發明之一觀點在於產生一或更多的與前述該等關鍵性接合墊相對應地配對的暫時性「犧牲接合墊」。可產生暫時性配對犧牲接合墊供一或更多的個別關鍵性接合墊所用。例如，可產生暫時性配對犧牲接合墊供所有相對應的個別關鍵性接合墊所用。替換地，可產生暫時性配對犧牲接合墊僅供一子組之該等識別的關鍵性接合墊所用，諸如供DFT接合墊所用。圖7B中圖解產生供相對應的關鍵性接合墊所用之暫時性配對犧牲接合墊的一示範性圖示。於圖7B中，已產生一暫時性配對犧牲接合墊供每一相對應的關鍵性接合墊所用。例如，暫時性配對犧牲電源接合墊701S與電源接合墊701相配合。暫時性配對犧牲接地接合墊702S與接地接合墊702相配合。暫時性配對犧牲DFT接合墊703S與DFT接合墊703相配合。另一方面，並無剩餘的非關鍵性接合墊704具有一暫時性配對犧牲接合墊。每一關鍵性接合墊與每一相對應的暫時性配對犧性接合墊之間的連接係以一位在該個別半導體裝置之該「頂部金屬層」上的金屬導體完成。
此外，因為該等暫時性配對犧牲接合墊係僅為暫 時地使用，諸如，於一或更多之半導體晶圓探針期間，該等配對犧牲接合墊可與該等對應的關鍵性接合墊具有相同的尺寸，或者其之尺寸可小於該等對應的關鍵性接合墊，因為暫時性配對犧牲接合墊係僅用於探測。其於接續的裝配製程期間並未用於接合線附裝。例如，該等暫時性配對犧牲接合墊的尺寸可根據其可能遭遇的半導體探針之針測的數目而確定。因此，該等暫時性配對犧牲接合墊可僅大約為其之對應的關鍵性接合墊之尺寸的一半(50%)。於一些例子中，該等暫時性配對犧牲接合墊可僅為其之對應的配對犧牲接合墊之尺寸的四分之一(25%)。再者，於一些例子中，該等配對犧牲接合墊可非皆為相同的尺寸，但可依預期的使用考量等等以不同的尺寸產生。於一些例子中，可產生一個以上的暫時性配對犧性接合墊以沿著一個別半導體裝置之一周圍與一單一常態性接合墊相配合。
於一些例子中，多重半導體晶圓探針卡資源(探針卡接點)可連接至一單一個別的半導體裝置接合墊單元(常態性接合墊單元)，因此更多的電力可輸送至該個別的半導體裝置。探針卡接點具有一其能夠搭載之規定的最大電流。此限制限定了測試期間一個別的半導體探針卡接點能夠輸送至該個別半導體裝置的電力總量。典型地，為了在最小的時間量下測試一個別的半導體裝置，該個別的半導體裝置將具有一確定定義的電力需求。假若該半導體測試系統無法輸送此需要的電力總量，然而，則該半導體測試作業必須變慢以避免因該個別的半導體裝置在測試作業期 間電力不足(電力缺乏)而有錯誤的結果。利用大型、高引腳計數裝置，對於因於該半導體測試介面硬體之電力輸送中該等熟知的限制而蓄意地讓測試作業變慢係為所常見的。該暫時性配對犧牲接合墊方法容許針對多重暫時性配對犧牲接合墊，或是一單一大型暫時性配對犧牲接合墊，以在該半導體測試器與位在測試中該個別半導體裝置上的一電力墊或是接地墊之間提供多重電流路徑。例如，假若每一個別的半導體探針卡接點能夠處理1 A之電流，則能夠讓連接至該半導體裝置的電力墊單元的二個半導體探針接點讓可適用的電流加倍為2 A。此附加的電力能夠用於讓該個別的半導體裝置之測試作業更快速且更有效率。此附加的電力因而轉變成較低的個別半導體測試時間，導致測試成本較低。以上說明的組態變化中的一關鍵點在於該等暫時性犧牲接合墊可經單一化或結合來組配成於總尺寸上為超大型的，用以容納多重探針卡接點以輸送較高的電力至一個別的半導體裝置之一單一接合墊(墊單元)。
此外，在確定該等暫時性配對犧牲接合墊所用的最小尺寸之作業中，需考量其他的因素。該等附加的因素包括與確認該等暫時性配對犧牲接合墊符合所使用的該探針卡接點機構所用之規格有關的考量。例如，一些半導體探針卡使用一懸臂式針或槳。其他的半導體探針卡使用一垂直針，所用一點或星形組態。仍有其他的半導體探針卡使用一微機電系統(MEMS)，其可需要一點狀或是平坦的接點。再者，該半導體探針卡之接觸力亦將在確定供暫時性 配對犧牲接合墊所用的最小厚度的作業上起作用。同時，洗滌區域在決定最小的表面積上亦扮演一角色，例如，在一最差的情況下，該半導體晶圓探針記號之外徑將決定該最小的表面積。再者，橫越該半導體晶圓的該半導體探針置設精確性係為一重要的考量。此因素添加至由洗滌記號建立的該最小面積。再者，該半導體晶圓探針接觸器之該最小的節距可進一步地增加該最小的面積或是減少該最大的面積。
圖8中提供產生分別地與關鍵性接合墊701、702及703相配合的暫時性配對犧牲接合墊701S、702S及703S的一示範性圖示。於圖8中，該等配對犧牲接合墊係位在不同的水平及垂直切割線通道中。為了保存空間，供相鄰個別半導體裝置所用的暫時性配對犧牲接合墊係相互地偏置，因此供相鄰個別半導體裝置所用的暫時性配對犧牲接合墊並未背靠背地設置。於此組態中，該等垂直及水平切割線通道僅需稍微大於一最大的暫時性配對犧牲接合墊之尺寸。
有多種方式能使該等暫時性配對犧牲接合墊可連接至其之對應的關鍵性接合墊。一特別有效的方式係經由使用一重新分佈層(RDL)。RDL表示用於執行最後步驟互連的該個別半導體裝置的一最高階金屬層。更特定言之，重新分佈需要添加另外的傳導層覆蓋該半導體晶圓表面，其係經圖案化及金屬化以在指定的位置處提供新的配對犧牲接合墊。除了與該等原始的接合墊的連接之外，此額外 的傳導層亦與該半導體晶圓電氣隔離。
圖9A、9B、9C及9D顯示產生一重新分佈傳導層的示範性圖示，其連接一「常態性」接合墊與一相對應的暫時性配對犧牲接合墊，且與位在該半導體晶圓上的個別半導體裝置電氣隔離。於圖9A中，設置在一個別半導體元件201上的一常態性金屬接合墊901係部分地以一氮化物鈍化層902覆蓋。於圖9B中，該氮化物鈍化層902係以一具有約3微米之厚度的聚醯亞胺層903覆蓋。於圖9C中，具有至少25微米之最小寬度的一導電金屬線904係設置在該聚醯亞胺層上方。於圖9D中，設置一第二介電層905覆蓋該導電金屬線904，除了暴露一個別半導體裝置上之該常態性接合墊906的位置處，以及該半導體晶圓上位在一切割線通道中之對應的配對犧牲接合墊907處的導電金屬線904的開口。
上述用於將對該等個別接合墊及/或該等對應暫時性配對犧牲接合墊造成的實體損害減至最小的進一步改進，係在於策劃該半導體晶圓探針測試製程，將該等半導體晶圓探針錯開，因此其在針對半導體晶圓探針與該指定接合墊之每一針測的該指定接合墊上具有一不同的配位。此製程在該指定的接合墊上針對每一針測提供一不同的針測位置。因此，對該指定的接合墊的實體損害係分佈涵蓋該指定的接合墊的一較寬廣表面積，以及避免假若重複地由該半導體晶圓探針使用一相同的針測位置而會發生之對該指定的接合墊造成的更嚴重實體損害。因此，接受該半導體晶圓探針測試作業的每一接合墊會因位於一分佈的位 置圖案中之針測數目而有探針損害。
圖10中提供使用數個不同半導體晶圓探針測試處的一示範性圖示，因此其在針對一半導體晶圓探針與該指定接合墊之每一針測的一指定接合墊上具有不同的配位。於圖10中，圖解可供不同測試目的，包括DFT測試、電源測試、接地測試及其他型式的測試，所用之四個不同的可行測試處TS1、TS2、TS3及TS4。
圖11圖解一錯開的圖案，其使用不同的配位因此該探針卡針在一個別的接合墊上具有不同的測試處位置。於圖11中，位在接合墊n上藉由半導體晶圓探針裝置n的該第一針測處TD1係位在該指定的接合墊n之中心處。位在接合墊n上藉由半導體晶圓探針裝置n+1的該第二針測處TD2係位在該接合墊n之右上角落處。位在接合墊n上藉由半導體晶圓探針裝置n+2的該第三針測處TD3係位在該接合墊n之左下角落處。因此，對於該指定接合墊n造成的累積損害，顯現一分佈的累積實體損害圖案，藉此避免假若未使用一錯開的半導體晶圓探針圖案將會發生之更為嚴重的實體損害。
圖12顯示位於不同的垂直切割線通道與水平切割線通道中的黑線，代表在完成該半導體晶圓探針測試製程之後該半導體晶圓切割裝置鋸切該半導體晶圓成為個別半導體裝置的位置處。由於該切割裝置依循該等切割線通道，所以該等暫時性配對犧牲接合墊係於該切割製程期間毀壞。該等暫時性配對犧性接合墊之毀壞並不重要，因為 在該半導體晶圓測試探針測試製程期間已完成其經產生的該主要目的。然而，此製程已防止位在每一個別半導體裝置該等「常態性」個別接合墊不受實體上損害，該損害可能已造成該等「常態性」個別接合墊之電氣及/或機械方面故障。未產生及使用該等暫時性配對犧牲接合墊無疑地對該等「常態性」個別接合墊造成損害。
現將說明具有強化功能性切割線通道的半導體晶圓之上述先進組態，以及用於產生具有強化功能性切割線通道的半導體晶圓之該先進組態的該製程的一變化形式。於此變化形式中，取代僅將測試所需的該等關鍵性個別接合墊配成對之作業，將位在每一個別半導體裝置上的所有個別接合墊與一暫時性配對犧牲接合墊配成對。
於此變化形式中，該需求在於供相鄰的個別半導體裝置所用的該等暫時性配對犧牲接合墊必需背靠背地配裝在每一切割線通道內。因此，於此組態中，該等指定的切割線通道必需為其之通常尺寸的二倍，為了容納二個背靠背的暫時性配對犧牲接合墊。此組態係圖解於圖13中。然而，當該等對應的配對犧牲接合墊的尺寸係相對於一常態性個別接合墊之尺寸係構成為較小時，於此組態中該等切割線通道之尺寸可構成得較小。於某些例子中，該等暫時性配對犧牲接合墊僅需夠大以容許一半導體晶圓探針作實體接觸。當容許在一對應配對的犧牲接合墊上相同的實體位置處進行該半導體晶圓探針之重複性針測時，該暫時性配對犧牲接合墊可減小至約為一對應常態性個別接合墊 之該尺寸的四分之一(25%)。
此組態一般而言可用於探測接受測試作業的該等個別半導體裝置之所有的區域，因為每一個別的接合墊具有一對應的暫時性配對犧牲接合墊以吸收由該半導體晶圓探針所作之針測而引起的實體損害。因此，該優點在於完全地消除在該半導體晶圓探針測試作業期間與對該等常態性個別接合墊造成之損害有關的大部分之重大問題。
圖14圖解具有常態性接合墊及對應的配對犧牲接合墊的一個別半導體裝置，在接受該半導體晶圓切割製程 之前 的一預切割組態(圖14之左側)。圖14亦圖解具有常態性接合墊及對應的配對犧牲接合墊的一個別半導體裝置，在接受該半導體晶圓切割製程之後的一後切割組態(圖14之右側)。
現將說明前述具有強化功能性切割線通道的半導體晶圓之強化組態，以及用於產生具有強化功能性切割線通道的半導體晶圓之強化組態的製程之變化形式。於此進一步組態變化形式中，其係圖解於圖15中，該等暫時性配對犧牲接合墊係經組配在尺寸上小於該等常態性個別接合墊，並係以一錯開的組態置設。於此錯開的組態中，該等縮小尺寸的暫時性配對犧牲接合墊可以並列方式設置。因此，該等切割線通道亦可縮減尺寸。
圖16圖解一電腦1200的一實例，上述的該半導體晶圓探針測試製程可應用該電腦。該電腦1200包括儲存在記憶體1202中能夠由電腦1200中處理器1201執行的一或更 多組之電腦程式指令，執行上述該製程。電腦1200，其當正確地以特定測試軟體程式化時，變成一部特殊用途的電腦，其係經組配以供一特殊化組之測試運算與功能所用。
於圖6A及6B中圖解的半導體測試系統中利用的該電腦可採複數之實體組態的其中之一者呈現，包括係經組配作為一伺服器或是作為一客戶終端。該電腦亦可與不同的裝置結合，諸如一桌上型電腦、一膝上型電腦、一個人數位助理、一行動裝置、一電子平板、一智慧型手機等。
如於圖16中所圖解，該電腦1200包括一處理器1201及記憶體1202，其係為該電腦1200可使用的一或更多之不同記憶體的代表。該等記憶體可包括一或更多的隨機存取記憶體、唯讀記憶體、以及可程式化唯讀記憶體等。電腦1200亦包括至少一顯示器1203，其可以任何形式提供，包括一陰極射線管、一LED顯示器、一LCD顯示器、以及一電漿顯示器等。該顯示器可包括供數據輸入所用之準備，諸如藉由一觸控靈敏的螢幕。附加的輸出裝置可包括一聲音輸出裝置，諸如一揚聲器1209。
電腦1200進一步包括一或更多的輸入裝置。輸入裝置可包括一或更多的字母-數字輸入裝置1204，諸如一鍵盤；一游標控制器1205，諸如一滑鼠、觸控墊或是搖桿；以及一麥克風1210。電腦1200亦使處理器1201能夠經由電腦1200外部的一網絡1207與一或更多的遠端裝置1206連通。電腦1200內部的連通主要使用匯流排1208。
於一可交替的具體實施例中，專用的硬體實現， 諸如特殊應用積體電路、可程式化邏輯陣列及其他的硬體裝置，能夠經建構以實作於此說明的一或更多之方法。可包括不同具體實施例之裝置與方法的應用，能夠廣泛地包括複數之電子及電腦系統。於此說明的一或更多的具體實施例可實作使用具有相關控制及數據信號之二或更多特殊互連硬體模組或裝置的功能，該相關控制及數據信號能夠作模組間並穿過模組的連通，或為特殊應用積體電路之該等部分。因此，本系統包含軟體、韌體及硬體實現。
根據本揭示內容之不同的具體實施例，於此說明的該等方法可藉由可由電腦系統執行的軟體程式實作。再者，於一示範性、非限定具體實施例中，實現能夠包括分散式處理、組件/物件分散式處理以及平行處理。替換地，可建構虛擬電腦系統處理以實作如於此說明的一或更多方法或是功能性。
儘管本發明已相關於複數示範性具體實施例說明，但應瞭解的是已使用的字詞係為說明與圖示的字詞，而非限定性之字詞。可在該等附加的申請專利之範圍中作改變，如目前所陳述的以及如所修改的，並未背離本發明於其之觀點中之範疇與精神。儘管本發明已相關於特別的構件、材料及具體實施例說明，但本發明並不意欲限定在所揭示的該等特定內容；更確切地，本發明可擴展到諸如涵蓋於該等附加的申請專利範圍內之所有等同功能的結構、方法及用途。
儘管該非暫時性電腦可讀取媒體可顯示為一單 一媒體，但該用語「電腦可讀取媒體」包括一單一媒體或是多重媒體，諸如儲存一或更多組之指令的一集中式或是分散式資料庫，及/或結合快取與伺服器。該用語「非暫時性電腦可讀取媒體」亦應包括能夠儲存、編碼或是搭載供一處理器執行的一組指令，或是致使電腦系統執行於此揭示的任一或是更多的方法或運算的任何媒體。
於一特別的非限定、示範性具體實施例中，該電腦可讀取媒體能夠包括一固態記憶體，諸如一記憶卡或是包覆一或更多的非揮發性唯讀記憶體的其他封裝。再者，該電腦可讀取媒體能夠為一隨機存取記憶體或是其他的揮發性可再寫入記憶體。此外，該電腦可讀取媒體能夠包括一磁性-光學或光學媒體，諸如一磁碟或帶或是其他的儲存裝置，以捕捉載波信號，諸如經由一傳輸介質連通的信號。因此，該揭示內容係視為包括任一電腦可讀取媒體或是其他等效媒體以及後繼媒體，數據或指令可儲存於其中。
雖然本說明書說明了在特定具體實施例中參考特定標準和協定實現的組件和功能，但本揭示內容並不限於該等標準和協定。例如，網際網路所用之標準及其他的分組交換網絡傳輸表示技術狀態的實例。該等標準由具有基本上相同功能的更快或更加有效率的等效物週期性地替代。因此，具有相同或類似功能的替代標準和協議被認為是其等效物。
於此說明的該等具體實施例的說明意在提供多種具體實施例的結構的一般性理解。該等說明不意在用作 使用於此說明的結構或方法的設備和系統的所有元件及特徵的完全描述。一經審閱本揭示內容，很多其他的具體實施例對於熟知此技藝之人士將為顯而易見的。可以由本揭示內容中使用和推導出其他具體實施例，以致可以在不背離本揭示內容的範疇下作結構及邏輯替代與修改。此外，該等說明係僅為代表性的且可不按比例繪製。等說明的範圍內某些比例可加以誇大顯示，而其他的比例可最小化。因此，本揭示內容公開及圖式被認為是說明性而不是限定性。
於此可參考本揭示內容之一或更多的具體實施例，個別地及/或共同地，藉由該用語「發明」僅為了方便性並且未打算主動地將本申請案之範疇限制在任一特別的發明或發明性概念上。此外，儘管特定的具體實施例於此已圖解並說明，但應察知的是經設計以達到相同或是類似目的的任何接續佈置可取代於此所顯示的該等特定的具體實施例。此揭示內容係打算涵蓋不同具體實施例之所有的接續的改寫或變化。上述具體實施例之結合，以及並未於此特別地說明的其他具體實施例，熟知此技藝之人士一經審閱本說明將為顯而易見的。
本揭示內容之概要係以並未用於詮釋或是限制該等申請專利範圍之範疇或意義的理解提出。此外，於前述的詳細說明中，為了將本揭示內容簡化的目的，不同的特徵可經群組化在一起或是於一單一的具體實施例中說明。不能將本揭示內容詮釋為反映所要求保護的具體實施 例需要的特徵比每個請求項中明確地表述的更多的意圖。更確切地說，如以下該等請求項所反映的，發明性主題所針對的特徵少於任一揭示的具體實施例之所有的特徵。因此，以下的該等請求項係併入詳細說明，其中每個請求項要求本身個別地定義-主張主題。
將以上揭示的主題考慮為說明性的，且非限制性的，並且該等附加的請求項意在涵蓋所有如此的修改、增強、以及其他具體實施例，其涵蓋於本揭示內容之真實精神和範疇內。因此，對於由法律允許的最大的範圍，本揭示內容之範疇係由下列請求項和其之等效物的最寬廣可允許的解釋來確定，並且不應當為前述的詳細說明所侷限或限制。

Claims (17)

  1. 一種用以測試半導體晶圓的方法，其使用暫時性配對犧牲接合墊且該半導體晶圓包括位在該半導體晶圓上的個別半導體裝置，該方法包含：將該半導體晶圓上的個別半導體裝置以下列組態設置：具有個別半導體裝置之多個水平列，在個別半導體裝置之每一組二水平列間有一功能性水平切割線通道，且具有個別半導體裝置之多個垂直行，在個別半導體裝置之每一組二垂直行間有一功能性垂直切割線通道，其中該等個別半導體裝置包括沿著每一個別半導體裝置之周圍的常態性個別接合墊；基於關鍵的接合墊是被一半導體晶圓測試探針製程更頻繁地損害者之判定，確定該等個別半導體裝置上之哪些常態性個別接合墊對於該半導體晶圓測試探針製程具關鍵性；僅對該等個別半導體裝置上經確定為關鍵的接合墊之該等常態性個別接合墊提供一暫時性配對犧牲接合墊；使用一半導體晶圓測試器來電氣測試該個別半導體裝置之一部分，該半導體晶圓測試器執行使用一半導體晶圓探針之該半導體晶圓測試探針製程，該半導體晶圓探針與該暫時性配對犧牲接合墊作實體接觸；以及一旦完成電氣測試，將該暫時性配對犧牲接合墊在該等個別半導體裝置從該半導體晶圓切割出時予以毀壞。
  2. 如請求項1之用以測試半導體晶圓的方法，其中設計用於個別半導體裝置測試的該等常態性個別接合墊係經指定為對該半導體晶圓測試探針製程具關鍵性。
  3. 如請求項1之用以測試半導體晶圓的方法，其中設計用於供給電力並提供電氣接地的常態性個別接合墊係經指定為對該半導體晶圓測試探針製程具關鍵性。
  4. 一種用以測試半導體晶圓的方法，其使用暫時性配對犧牲接合墊且該半導體晶圓包括位在該半導體晶圓上的個別半導體裝置，該方法包含：將該半導體晶圓上的個別半導體裝置以下列組態設置：具有個別半導體裝置之多個水平列，在個別半導體裝置之每一組二水平列間有一功能性水平切割線通道，且具有個別半導體裝置之多個垂直行，在個別半導體裝置之每一組二垂直行間有一功能性垂直切割線通道，其中該等個別半導體裝置包括沿著每一個別半導體裝置之周圍的常態性個別接合墊；產生複數個暫時性配對犧牲接合墊，包括位於一功能性水平切割線通道中之一暫時性配對犧牲接合墊，及位於一功能性垂直切割線通道中之一暫時性配對犧牲接合墊，各暫時性配對犧牲接合墊係電氣連接至位在一個別半導體裝置上之相對應的常態性個別接合墊；於一半導體晶圓探針製程中，使用一半導體晶圓測試器來電氣測試一個別半導體裝置之一部分，該半導體晶圓測試器與該暫時性配對犧牲接合墊作實體接觸；以及一旦完成電氣測試，將該暫時性配對犧牲接合墊在該等個別半導體裝置從該半導體晶圓切割出時予以毀壞，其中該等複數之暫時性配對犧牲接合墊包括至少一超大型暫時性配對犧牲接合墊以容納多重半導體探針卡接點，用來提供較高的電力輸送至一個別半導體裝置的一單一常態性接合墊。
  5. 如請求項4之用以測試半導體晶圓的方法，其中該暫時性配對犧牲接合墊的尺寸係小於位在一個別半導體裝置上的該常態性個別接合墊的尺寸。
  6. 如請求項4之用以測試半導體晶圓的方法，其中該暫時性配對犧牲接合墊的尺寸大約係為位在一個別半導體裝置上的該常態性個別接合墊之尺寸的50%。
  7. 如請求項4之用以測試半導體晶圓的方法，其中該暫時性配對犧牲接合墊的尺寸大約係為位在一個別半導體裝置上的該常態性個別接合墊之尺寸的25%。
  8. 如請求項4之用以測試半導體晶圓的方法，其中供相鄰個別半導體裝置所用的暫時性配對犧牲接合墊係相互偏置，致使供相鄰個別接合墊所用的暫時性配對犧牲接合墊並未背對背地設置。
  9. 如請求項4之用以測試半導體晶圓的方法，其中供相鄰個別接合墊所用的暫時性配對犧牲接合墊係背對背地設置。
  10. 如請求項4之用以測試半導體晶圓的方法，其進一步包含：對所有位在該等個別半導體裝置上之該等常態性個別接合墊提供一暫時性配對犧牲接合墊。
  11. 如請求項10之用以測試半導體晶圓的方法，其中經指定的功能性水平切割線通道以及經指定的功能性垂直切割線通道係組配成具有足夠寬度以容納背對背地設置且於其間具有一非傳導分離部分的暫時性配對犧牲接合墊。
  12. 如請求項4之用以測試半導體晶圓的方法，其中該暫時性配對犧牲接合墊係經由使用一重新分佈層而電氣連接至位在一個別半導體裝置上的一相對應的常態性個別接合墊，該重新分佈層係為設置在該半導體晶圓表面上方之一傳導層，且係與該個別半導體裝置電氣隔離。
  13. 如請求項4之用以測試半導體晶圓的方法，其進一步包含：在該半導體晶圓測試器與該暫時性配對犧牲接合墊之間，於該暫時性配對犧牲接合墊上錯開複數之實體接點之一位置，使得每一實體接點係位在該暫時性配對犧牲接合墊上的一不同位置處。
  14. 如請求項4之用以測試半導體晶圓的方法，其中該等暫時性配對犧牲接合墊的尺寸係小於該等個別半導體裝置上的該等常態性個別接合墊之尺寸，且位在相鄰個別半導體裝置之間的一垂直及/或水平切割線通道中之該等暫時性配對犧牲接合墊係以一並列(side-by-side)的組態設置。
  15. 一種半導體晶圓，其係組配成具有暫時性配對犧性接合墊以供測試該半導體晶圓上的個別半導體裝置，該半導體晶圓包含：多個個別半導體裝置，其係採下列組態設置於該半導體晶圓上：具有該等個別半導體裝置之水平列，在個別半導體裝置之每一組二水平列間有一功能性水平切割線通道，且具有個別半導體裝置之垂直行，在個別半導體裝置之每一組二垂直行間有一功能性垂直切割線通道，其中該等個別半導體裝置包括沿著每一個別半導體裝置之周圍的常態性個別接合墊；以及多個暫時性配對犧牲接合墊，位在一或多個功能性水平切割線通道及/或一或多個功能性垂直切割線通道中，其分別電氣連接至一位在一個別半導體裝置上之相對應的常態性個別接合墊，該暫時性配對犧牲接合墊係用於僅在該個別半導體裝置係自該半導體晶圓實體分離前，測試位在該半導體晶圓上的一個別半導體裝置，其中該等暫時性配對犧牲接合墊的尺寸係小於位在該等個別半導體裝置上的該等常態性個別接合墊之尺寸，以及其中供相鄰個別半導體裝置所用的該等暫時性配對犧牲接合墊係相互偏置，致使供相鄰個別接合墊所用的暫時性配對犧牲接合墊係於一垂直切割線通道或一水平切割線通道中並列(side-by-side)設置而未背對背地設置。
  16. 如請求項15之半導體晶圓，其中每一暫時性配對犧牲接合墊係經由使用一重新分佈層而電氣連接至位在一個別半導體裝置上的一相對應的常態性個別接合墊，該重新分佈層係為一傳導層，其係設置在該半導體晶圓表面上，且與該個別半導體裝置電氣隔離。
  17. 如請求項15之半導體晶圓，其中該等暫時性配對犧牲接合墊的尺寸大約係為位在一個別半導體裝置上的該等常態性個別接合墊之尺寸的25%。
TW103145910A 2013-12-30 2014-12-27 具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法 TWI667715B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361921734P 2013-12-30 2013-12-30
US61/921,734 2013-12-30

Publications (2)

Publication Number Publication Date
TW201532160A TW201532160A (zh) 2015-08-16
TWI667715B true TWI667715B (zh) 2019-08-01

Family

ID=53494218

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103145910A TWI667715B (zh) 2013-12-30 2014-12-27 具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法

Country Status (7)

Country Link
US (1) US10043722B2 (zh)
CN (1) CN105874584B (zh)
MY (1) MY193922A (zh)
PH (1) PH12016501263A1 (zh)
SG (1) SG11201605213WA (zh)
TW (1) TWI667715B (zh)
WO (1) WO2015103076A2 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10180454B2 (en) * 2015-12-01 2019-01-15 Texas Instruments Incorporated Systems and methods of testing multiple dies
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating
US20180190549A1 (en) * 2016-12-30 2018-07-05 John Jude O'Donnell Semiconductor wafer with scribe line conductor and associated method
CN109786265B (zh) * 2018-12-21 2020-10-02 中山市江波龙电子有限公司 一种封装器件、制备方法及信号测量的方法
CN114270201B (zh) * 2019-08-29 2024-05-14 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
KR20220033655A (ko) * 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test
TW393710B (en) * 1997-03-18 2000-06-11 Fujitsu Ltd Semiconductor wafer testing method with improved probe pin contact
US20060109014A1 (en) * 2004-11-23 2006-05-25 Te-Tsung Chao Test pad and probe card for wafer acceptance testing and other applications
US20090189299A1 (en) * 2008-01-30 2009-07-30 Texas Instruments Incorporated Method of forming a probe pad layout/design, and related device
US20110284843A1 (en) * 2007-05-10 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Probe Pad On A Corner Stress Relief Region In A Semiconductor Chip
US20130299947A1 (en) * 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396480B (en) 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
US6573113B1 (en) 2001-09-04 2003-06-03 Lsi Logic Corporation Integrated circuit having dedicated probe pads for use in testing densely patterned bonding pads
US7064450B1 (en) 2004-05-11 2006-06-20 Xilinx, Inc. Semiconductor die with high density offset-inline bond arrangement
US7741195B2 (en) 2006-05-26 2010-06-22 Freescale Semiconductor, Inc. Method of stimulating die circuitry and structure therefor
JP2008021848A (ja) 2006-07-13 2008-01-31 Sharp Corp ウェハおよび半導体装置のテスト方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW393710B (en) * 1997-03-18 2000-06-11 Fujitsu Ltd Semiconductor wafer testing method with improved probe pin contact
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test
US20060109014A1 (en) * 2004-11-23 2006-05-25 Te-Tsung Chao Test pad and probe card for wafer acceptance testing and other applications
US20110284843A1 (en) * 2007-05-10 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Probe Pad On A Corner Stress Relief Region In A Semiconductor Chip
US20090189299A1 (en) * 2008-01-30 2009-07-30 Texas Instruments Incorporated Method of forming a probe pad layout/design, and related device
US20130299947A1 (en) * 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer

Also Published As

Publication number Publication date
WO2015103076A2 (en) 2015-07-09
MY193922A (en) 2022-11-01
TW201532160A (zh) 2015-08-16
CN105874584A (zh) 2016-08-17
US20160336243A1 (en) 2016-11-17
WO2015103076A3 (en) 2015-12-23
CN105874584B (zh) 2020-01-17
US10043722B2 (en) 2018-08-07
PH12016501263A1 (en) 2016-08-15
SG11201605213WA (en) 2016-07-28

Similar Documents

Publication Publication Date Title
TWI667715B (zh) 具有暫時性配對犧牲接合墊之半導體晶圓、及用以使用暫時性配對犧牲接合墊測試半導體晶圓之方法
JP2011171607A (ja) 半導体装置および貫通電極のテスト方法
US8310253B1 (en) Hybrid probe card
JP5490425B2 (ja) 半導体チップの電気特性測定方法
KR20130044048A (ko) 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법
US20180286766A1 (en) Manufacturing method of semiconductor device, semiconductor device, and inspection apparatus for semiconductor device
JP4343256B1 (ja) 半導体装置の製造方法
JP2020536382A (ja) チップ中間体、その製造システム、半導体チップを作成する方法、およびそのテスト方法
JP6235383B2 (ja) 半導体装置の製造方法および半導体集積回路ウェハ
JP2017142252A (ja) 破損検出を備えた半導体チップ
KR100962678B1 (ko) 듀얼 미러 칩을 포함하는 웨이퍼 및 상기 칩을 포함하는 멀티칩 패키지
US20080230927A1 (en) Fully tested wafers having bond pads undamaged by probing and applications thereof
TW201903416A (zh) 用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法
KR101123802B1 (ko) 반도체 칩
JP2008028274A (ja) 半導体装置の製造方法
TWI226094B (en) Process for testing IC wafer
TW201340283A (zh) 晶圓結構、晶片結構以及堆疊型晶片結構
CN113097087B (zh) 一种半导体器件及其测试方法
CN113270393B (zh) 测试键结构及晶圆堆叠结构
TW202318014A (zh) 封裝陣列基板的測試裝置及其測試方法
JPH09127188A (ja) 集積回路を作る方法およびウェハ上のダイを検査するためのシステム
JP5707222B2 (ja) 半導体集積回路装置の製造方法
JP2010098046A (ja) プローブカードおよび半導体装置の製造方法
JP4492976B2 (ja) 半導体装置
US6335226B1 (en) Digital signal processor/known good die packaging using rerouted existing package for test and burn-in carriers