CN109786265B - 一种封装器件、制备方法及信号测量的方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 7
- 238000000691 measurement method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 140
- 238000012360 testing method Methods 0.000 claims abstract description 116
- 238000005259 measurement Methods 0.000 claims abstract description 61
- 238000004806 packaging method and process Methods 0.000 claims abstract description 33
- 239000000523 sample Substances 0.000 claims abstract description 19
- 238000005538 encapsulation Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 208000012260 Accidental injury Diseases 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- GXDVEXJTVGRLNW-UHFFFAOYSA-N [Cr].[Cu] Chemical class [Cr].[Cu] GXDVEXJTVGRLNW-UHFFFAOYSA-N 0.000 description 1
- ZUPBPXNOBDEWQT-UHFFFAOYSA-N [Si].[Ni].[Cu] Chemical class [Si].[Ni].[Cu] ZUPBPXNOBDEWQT-UHFFFAOYSA-N 0.000 description 1
- VRUVRQYVUDCDMT-UHFFFAOYSA-N [Sn].[Ni].[Cu] Chemical compound [Sn].[Ni].[Cu] VRUVRQYVUDCDMT-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- IYRDVAUFQZOLSB-UHFFFAOYSA-N copper iron Chemical class [Fe].[Cu] IYRDVAUFQZOLSB-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
本申请公开了一种封装器件、制备方法及信号测量的方法，所述测量基板包括：第一基层；测试电极，位于所述第一基层上，所述测试电极用于与封装基板或芯片上的待测信号焊盘电连接，以及与测试仪器的探针电连接。通过上述方式，本申请能够将测试电极预留在封装器件内部，降低待测信号焊盘与测试电极之间的距离。
Description
技术领域
本申请涉及信号测量技术领域，特别是涉及一种封装器件、制备方法及信号测量的方法。
背景技术
随着通信速率的越来越高，信号测量工作也变得越来越困难，高速信号的反射特性使得以前飞线连接捕捉波形的方法不再适用。目前主流的解决方法是在主板PCB板上的高速信号走线上预留测试电极(即，测试点)，测试电极的放置的位置一般是要求尽可能的靠近信号发送端或者接收端。
芯片上的信号发送端或者接收端一般需要经过如下过程才能与PCB板上预留的测试电极电连接：首先芯片上与信号发送端或者接收端对应的待测信号焊盘通过引线与封装基板的第一侧电连接；然后封装基板通过过孔将引线和位于封装基板的第二侧的焊球电连接；进一步封装基板通过焊球与PCB板电连接；最后PCB板通过走线电连接到测试电极。
本申请的发明人在长期研究过程中发现，上述工艺过程较为繁琐，且导致芯片上的待测信号焊盘与测试电极距离依旧较大，可能引起信号的反射导致捕捉信号波形失真；此外，若PCB板上安装器件密度较大，则无法预留测试点，进而导致无法进行信号测量。
发明内容
本申请主要解决的技术问题是提供一种封装器件、制备方法及信号测量的方法，能够将测试电极预留在封装器件内部，降低待测信号焊盘与测试电极之间的距离。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种封装器件，所述封装器件包括：封装基板，包括相背设置的第一侧和第二侧；芯片，位于所述封装基板的所述第一侧，且与所述封装基板电连接；测量基板，位于所述封装基板的所述第一侧，所述测量基板包括第一基层、测试电极，所述测试电极位于所述第一基层上，所述测试电极与所述封装基板或所述芯片上的待测信号焊盘电连接；封装层，覆盖所述封装基板的所述第一侧、所述芯片、以及所述测量基板；其中，所述测试电极用于在测试时暴露于所述封装层且与测试仪器的探针电连接。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种封装器件的制备方法，所述制备方法包括：提供封装基板，所述封装基板包括相背设置的第一侧和第二侧；在所述封装基板的所述第一侧设置芯片，且将所述芯片与所述封装基板电连接；在所述封装基板的所述第一侧设置测量基板，且将所述封装基板或所述芯片上的待测信号焊盘与所述测量基板的第一基层上的测试电极电连接；在所述封装基板的所述第一侧形成封装层，所述封装层覆盖所述芯片以及所述测量基板；其中，所述测试电极用于在测试时暴露于所述封装层且与测试仪器的探针电连接。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种信号测量的方法，所述方法包括：提供上述任一实施例所述的封装器件；研磨远离所述封装基板的所述封装层的第一表面，以使得所述测试电极露出；测试仪器的探针与所述测试电极电连接，以对所述待测信号焊盘进行信号测量。
本申请的有益效果是：区别于现有技术的情况，本申请所提供的测量基板位于封装器件的内部，其与芯片位于封装基板的同一侧，包括第一基层以及位于第一基层上的测试电极，测试电极与封装基板或芯片上的待测信号焊盘电连接；当需要进行信号测量时，将测试电极的暴露于封装层，测试仪器的探针与该测试电极电连接即可。本申请引入测量基板使得将待测信号焊盘与测试电极电连接的过程更为简单，且两者之间的位置更为接近，最大程度的降低了信号反射。此外，本申请中测试电极位于封装基板的第一侧，其与测试仪器的探头电连接更为方便。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请测量基板一实施方式的俯视示意图；
图2为图1中测量基板沿A-A剖线的剖视示意图；
图3为本申请测量基板另一实施方式的俯视示意图；
图4为本申请封装器件一实施方式的俯视示意图；
图5为图4中封装器件沿B-B剖线的剖视示意图；
图6为本申请封装器件另一实施方式的剖视示意图；
图7为本申请封装器件另一实施方式的结构示意图；
图8为本申请封装器件的制备方法一实施方式的流程示意图；
图9为本申请信号测量的方法一实施方式的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1-图2，图1为本申请测量基板一实施方式的俯视示意图，图2为图1中测量基板沿A-A剖线的剖视示意图。该测量基板1包括第一基层10和测试电极12。
具体地，第一基层10的材质可以为绝缘材质，例如，塑料、硅等。在本实施例中，第一基层10的角部可以采用圆角设计，以降低生产过程中对其他元件或者操作员的碰伤。
测试电极12位于第一基层10上，测试电极12用于与封装基板或芯片上的待测信号焊盘电连接，以及与测试仪器的探针电连接。在本实施例中，测试电极12包括一端120和另一端122，一端120用于与待测信号焊盘电连接，另一端122用于与测试仪器的探针电连接。测试电极12的一端120与另一端122可以是位于测试电极12的同一表面的两个相邻或者相对的区域，也可以是位于测试电极12的两个相对表面的两个区域。在其他实施例中，测试电极12也可以在一端120或者另一端122同时分别与待测信号焊盘和测试仪器的探针电连接。测试电极12的材质可以为金属，例如，铜、金等，测试电极12在第一基层10上的投影的形状可以为圆形、椭圆形、方形、长条形等。
在一个实施方式中，本申请所提供的测量基板1还包括第一焊盘14，位于第一基层10上，第一焊盘14与测试电极12电连接，并用于与待测信号焊盘电连接。在本实施例中，第一焊盘14包括一端140和另一端142，第一焊盘14的一端140与测试电极12电连接，第一焊盘14的另一端142用于与待测信号焊盘电连接。第一焊盘14的一端140和另一端142可以是位于第一焊盘14上的两个不同区域。当然，在其他实施例中，第一焊盘14也可以在一端140或者另一端142同时分别与待测信号焊盘和测试电极12电连接。第一焊盘14相当于测试电极12与待测信号焊盘之间的中转焊盘，第一焊盘14与测试电极12一一对应，第一焊盘14与测试电极12之间可通过电路走线进行电连接，电路走线可以位于第一基层10的内部或者表面。第一焊盘14可以与测试电极12位于第一基层10的同一侧，且第一焊盘14相对测试电极12靠近第一基层10的边缘，第一焊盘14与测试电极12之间的距离要尽可能近，以降低信号反射。第一焊盘14在第一基层10上的投影的形状可以为圆形、椭圆形、方形等。
在又一个实施方式中，请再次参阅图2，本申请所提供的测试电极12包括：第二焊盘124，位于第一基层10上，第二焊盘124与第一焊盘14电连接；在本实施例中，第二焊盘124在第一基层10上的投影的形状可以为圆形、椭圆形、方形等。导电块126，位于第二焊盘124上，用于与测试仪器的探针电连接。导电块126的设计是为了后期更容易从封装层中露出。导电块126的材质可以为金属，例如，铜、镍等。
当然，在其他实施例中，本申请所提供的测量基板1可以不包括上述第一焊盘14，例如，如图3所示，图3为本申请测量基板另一实施方式的俯视示意图。测试电极12b在测量基板10上的投影可以为长条状、长椭圆状等。在本实施例中，测试电极12b可以位于第一基层10b的一侧，第一基层10b的一侧表面可以为平面，测试电极12b可以位于该平面上。当然，第一基层10b的一侧表面也可以设置有与测试电极12b对应的凹槽(未标示)，测试电极12b位于该凹槽内，且凸出于第一基层10b的一侧表面。测试电极12b凸出于第一基层10b的一侧表面的设计方式可以方便后期测试电极12b从封装层中露出。
请参阅图4-图5，图4为本申请封装器件一实施方式的俯视示意图，图5为图4中封装器件沿B-B剖线的剖视示意图。本申请所提供的封装器件2包括：
封装基板20，包括相背设置的第一侧200和第二侧202；在本实施例中，封装基板20可以是现有技术中任一类型，例如，有机基板、无机基板、玻璃基板、柔性基板等。封装基板20上可以预先设置电路走线、焊盘等。
芯片22，位于封装基板20的第一侧200，且与封装基板20电连接；在本实施例中，芯片22的个数和种类可以不止一个。
测量基板1，位于封装基板20的第一侧200，测量基板1包括第一基层10、测试电极12，测试电极12位于第一基层10上，测试电极12与封装基板20或芯片22上的待测信号焊盘(图未示)电连接。具体测量基板1的结构可以参见上述任一实施例中的，在此不再赘述。
封装层24，覆盖封装基板20的第一侧200、芯片22、以及测量基板1；在本实施例中，封装层24的材质可以为环氧树脂、陶瓷等。其中，测试电极12还用于在测试时暴露于封装层24且与测试仪器的探针电连接，即在本实施例中，测量基板1设置有测试电极12一侧远离封装基板20设置。
在一个实施方式中，请继续参阅图5，本申请所提供的封装器件2还包括：支撑件26，位于测量基板1与芯片22之间，或者位于测量基板1与封装基板20之间，用于支撑测量基板1，以使得测量基板1相对芯片22远离封装基板20。支撑件26的材质可以为绝缘材质，例如，橡胶、树脂等。支撑件26可以为块状或者柱状，一个测量基板1可以对应一个或者多个支撑件26。当然，在其他实施方式中，也可无支撑件26，测量基板1也可直接放置于封装基板20上的空闲位置处，只需测量基板1的测试电极12相对芯片22远离封装基板20即可。
在另一个实施方式中，请继续参阅图5，测量基板1还包括第一焊盘14，位于第一基层10上，第一焊盘14与测试电极12电连接，以及与待测信号焊盘(图未示)电连接。在本实施例中，第一焊盘14的位置要求尽可能靠近封装基板20或者芯片22上的待测信号焊盘，第一焊盘14与测试电极12之间的距离尽可能小，以降低测试电极12与待测信号焊盘之间的距离，进而降低信号反射。
例如，待测信号焊盘位于芯片22上，待测信号焊盘通过第一引线28与封装基板20的第三焊盘21电连接，第三焊盘21通过第二引线23与第一焊盘14电连接。
又例如，如图6所示，图6为本申请封装器件另一实施方式的剖视示意图。待测信号焊盘位于芯片22上，待测信号焊盘通过第三引线25与第一焊盘14直接电连接。
又例如，如图7所示，图7为本申请封装器件另一实施方式的结构示意图。待测信号焊盘位于封装基板20上，待测信号焊盘通过第四引线27与第一焊盘14电连接。
上述实施例中第一引线28、第二引线23、第三引线25、第四引线27的材质可以为金、铝、铜以及铜-铁系、铜-镍-硅系、铜-铬系、铜-镍-锡系合金中的任一种或多种的组合物，只需该第一引线28、第二引线23、第三引线25、第四引线27具有导电功能且较好的机械强度，抗应力松弛特性即可。
在又一个实施方式中，请再次参阅图5-图7，本申请所提供的测试电极12包括：第二焊盘124，位于第一基层10上，第二焊盘124与第一焊盘14电连接；导电块126，位于第二焊盘124上，封装层24包括远离封装基板20的第一表面240，导电块126相对第一引线28或者第三引线25或者第四引线27靠近第一表面240。该导电块126的设置可以防止后期去除封装层24露出测试电极12时，误伤到第一引线28或者第三引线25或者第四引线27。
当然，在其他实施方式中，本申请所提供的封装器件2还可包括其他元器件，例如，电阻、电容等，可以位于封装基板20的第一侧200；或者，封装器件2还可以包括电路板，电路板可以位于封装基板20的第二侧202，两者可以通过焊球电连接。
请参阅图8，图8为本申请封装器件的制备方法一实施方式的流程示意图，该制备方法用于制备上述任一实施例中的封装器件，该制备方法包括：
S101：提供封装基板，封装基板包括相背设置的第一侧和第二侧。
具体地，封装基板可以是现有技术中任一类型，例如，有机基板、无机基板、玻璃基板、柔性基板等。封装基板上可以预先设置有焊盘、电路走线等。
S102：在封装基板的第一侧设置芯片，且将芯片与封装基板电连接。
具体地，芯片的个数和种类可以为多个，且芯片在封装基板上可以采取正装或者倒装的方式与封装基板电连接。
此外，在该步骤S102之前或者之后，还可以包括：在封装基板的第一侧设置电阻、电容等其他元器件。
S103：在封装基板的第一侧设置测量基板，且将封装基板或芯片上的待测信号焊盘与测量基板的第一基层上的测试电极电连接。
具体地，上述步骤S103中在封装基板的第一侧设置测量基板包括：在芯片或者封装基板上设置支撑件，在支撑件上设置测量基板。当然，在其他实施例中，也可直接将测量基板设置在芯片上，或者封装基板的空闲位置处。
上述步骤S103中将封装基板或芯片上的待测信号焊盘与测量基板的第一基层上的测试电极电连接包括：利用引线将封装基板或芯片上的待测信号焊盘与测量基板的测试电极的一端电连接。
S104：在封装基板的第一侧形成封装层，封装层覆盖芯片以及测量基板；其中，测试电极用于在测试时暴露于封装层且与测试仪器的探针电连接。
具体地，在本实施例中，测试电极可以包括一端和另一端，且另一端相对一端靠近封装层的第一表面，测试电极的一端与待测信号焊盘电连接，测试电极的另一端用于在测试时暴露于封装层，以与测试仪器的探针电连接。封装器件售卖时，测试电极的另一端可以被封装层覆盖，当需要对封装器件进行测试时，可以通过研磨或者其他方式使测试电极暴露于封装层。
请参阅图9，图9为本申请信号测量的方法一实施方式的流程示意图，该信号测量方法包括：
S201：提供封装器件。
具体地，在本实施例中，封装器件的结构可参见上述任一实施例，在此不再赘述。
S202：研磨远离封装基板的封装层的第一表面，以使得测试电极露出。
具体地，在本实施例中，也可采用其他方式使测试电极靠近封装层的第一表面的另一端露出，例如，激光切割等。
S203：测试仪器的探针与测试电极电连接，以对待测信号焊盘进行信号测量。
总而言之，区别于现有技术的情况，本申请所提供的测量基板位于封装器件的内部，其与芯片位于封装基板的同一侧，包括第一基层以及位于第一基层上的测试电极，测试电极与封装基板或芯片上的待测信号焊盘电连接；当需要进行信号测量时，将测试电极暴露于封装层，测试仪器的探针与该测试电极电连接即可。本申请引入测量基板使得将待测信号焊盘与测试电极电连接的过程更为简单，且两者之间的位置更为接近，最大程度的降低了信号反射。此外，本申请中测试电极位于封装基板的第一侧，其与测试仪器的探头电连接更为方便。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (7)
1.一种封装器件，其特征在于，所述封装器件包括：
封装基板，包括相背设置的第一侧和第二侧；
芯片，位于所述封装基板的所述第一侧，且与所述封装基板电连接；
测量基板，位于所述封装基板的所述第一侧，所述测量基板包括第一基层、测试电极，所述测试电极位于所述第一基层上，所述测试电极与所述封装基板或所述芯片上的待测信号焊盘电连接；
封装层，覆盖所述封装基板的所述第一侧、所述芯片、以及所述测量基板；
其中，所述测试电极用于在测试时暴露于所述封装层且与测试仪器的探针电连接；
支撑件，位于所述测量基板与所述封装基板之间，用于支撑所述测量基板，以使得所述测量基板相对所述芯片远离所述封装基板。
2.根据权利要求1所述的封装器件，其特征在于，所述支撑件为绝缘材质。
3.根据权利要求1所述的封装器件，其特征在于，所述测量基板还包括：第一焊盘，位于所述第一基层上，所述第一焊盘与所述测试电极电连接，以及与所述待测信号焊盘电连接。
4.根据权利要求3所述的封装器件，其特征在于，
所述待测信号焊盘位于所述芯片上，所述待测信号焊盘通过第一引线与所述封装基板的第三焊盘电连接，所述第三焊盘通过第二引线与所述第一焊盘电连接；或者，
所述待测信号焊盘位于所述芯片上，所述待测信号焊盘通过第三引线与所述第一焊盘电连接；或者，
所述待测信号焊盘位于所述封装基板上，所述待测信号焊盘通过第四引线与所述第一焊盘电连接。
5.根据权利要求4所述的封装器件，其特征在于，所述测试电极包括：
第二焊盘，位于所述第一基层上，所述第二焊盘与所述第一焊盘电连接；
导电块，位于所述第二焊盘上，所述封装层包括远离所述封装基板的第一表面，所述导电块相对所述第一引线或者第三引线或者所述第四引线靠近所述第一表面。
6.一种封装器件的制备方法，其特征在于，所述制备方法包括：
提供封装基板，所述封装基板包括相背设置的第一侧和第二侧；
在所述封装基板的所述第一侧设置芯片，且将所述芯片与所述封装基板电连接；
在所述封装基板的所述第一侧设置测量基板，且将所述封装基板或所述芯片上的待测信号焊盘与所述测量基板的第一基层上的测试电极电连接；
在所述封装基板的所述第一侧形成封装层，所述封装层覆盖所述芯片以及所述测量基板；其中，所述测试电极用于在测试时暴露于所述封装层且与测试仪器的探针电连接。
7.一种信号测量的方法，其特征在于，所述方法包括：
提供权利要求1-5任一项所述的封装器件；
研磨远离所述封装基板的所述封装层的第一表面，以使得所述测试电极露出；
测试仪器的探针与所述测试电极电连接，以对所述待测信号焊盘进行信号测量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109786265A CN109786265A (zh) | 2019-05-21 |
| CN109786265B true CN109786265B (zh) | 2020-10-02 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811572162.7A Active CN109786265B (zh) | 2018-12-21 | 2018-12-21 | 一种封装器件、制备方法及信号测量的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109786265B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112885729B (zh) * | 2019-11-29 | 2022-12-13 | 成都辰显光电有限公司 | Led测试头、led测试装置及led测试装置的制备方法 |
| CN111710671A (zh) * | 2020-08-03 | 2020-09-25 | 全球能源互联网研究院有限公司 | 一种高压功率半导体芯片的封装结构和封装方法 |
| CN116072562A (zh) * | 2021-10-29 | 2023-05-05 | 长鑫存储技术有限公司 | 半导体结构及其制备方法、测试系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081429A (en) * | 1999-01-20 | 2000-06-27 | Micron Technology, Inc. | Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods |
| KR100843202B1 (ko) * | 2006-09-06 | 2008-07-02 | 삼성전자주식회사 | 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 |
| US10043722B2 (en) * | 2013-12-30 | 2018-08-07 | Celerint, Llc | Method for testing semiconductor wafers using temporary sacrificial bond pads |
| US9837325B2 (en) * | 2015-06-16 | 2017-12-05 | Peregrine Semiconductor Corporation | Electrically testable microwave integrated circuit packaging |
-
2018
- 2018-12-21 CN CN201811572162.7A patent/CN109786265B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109786265A (zh) | 2019-05-21 |
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