[go: up one dir, main page]

JP2005311043A - 半導体装置とこの検査方法および検査装置 - Google Patents

半導体装置とこの検査方法および検査装置 Download PDF

Info

Publication number
JP2005311043A
JP2005311043A JP2004125432A JP2004125432A JP2005311043A JP 2005311043 A JP2005311043 A JP 2005311043A JP 2004125432 A JP2004125432 A JP 2004125432A JP 2004125432 A JP2004125432 A JP 2004125432A JP 2005311043 A JP2005311043 A JP 2005311043A
Authority
JP
Japan
Prior art keywords
electrode pad
inspection
semiconductor device
pad portion
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004125432A
Other languages
English (en)
Inventor
Kazuhiro Ishikawa
和弘 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004125432A priority Critical patent/JP2005311043A/ja
Publication of JP2005311043A publication Critical patent/JP2005311043A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

【課題】形状がのこぎり歯状の先端を複数有するプローブ針により、電極パッド部と接触点数を増して低荷重で検査可能とし、電極パッド部直下のトランジスタ部の特性変動や層間膜クラックを防ぐ。
【解決手段】 外周部に先鋭の短い先端部４ａを有すプローブ針４により、電極パッド部２との接触点数を増して低荷重で確実な接触が得られプローブ検査ができる。半導体装置は、この検査によるプローブ痕８により、電極パッド部２と金属バンプまたは金属線（ワイヤー）との接触面積が増し、接触抵抗値が安定化しバラツキが低減する。また、その上に形成する金属バンプまたは金属線の位置精度が良好になる。さらに、検査によって発生するＡＬ屑６をプローブ針４の中心部の真空吸着手段で除去して隣接する電極パッド部２間のショート等を防ぎ、検査後の半導体素子１の生産性に優れている。
【選択図】図２

Description

本発明は、トランジスタなどを構成する半導体素子上に電極パッドを形成させたパッドオンエレメント（以下、ＰＯＥという）と称する半導体素子（ＰＯＥ半導体素子）における、特に、半導体素子上の電極パッド部にプローブ針を用いたプローブ検査の際に生じる半導体素子へのダメージの低減と接触抵抗の安定化、およびワイヤーボンディング位置精度の向上化を図ることができる、プローブ検査を通じて得た半導体装置とこの検査方法および検査装置に関するものである。
以下、図面を参照して従来のプローブ針による半導体素子のデバイス特性を検査確認する検査方法について説明する。図１０は従来の半導体素子１の特性検査する際のプローブ検査工程の一部を示す断面図である。図１０に示すように、従来のプローブ検査工程においては、半導体ウエハー１６上にある複数の半導体素子１に設けた複数のアルミニウム（以下、ＡＬという）等の金属層からなる電極パッド部２の表層面部に、検査用で先端がＶ字型に一箇所鋭角になっている構造のプローブ針を、シリコンナイトライド（以下、ＳｉＮという）保護膜３に接することなく、電極パッド部２に突き刺して電極パッド部２のＡＬ材を削りながら、電極パッド部２とプローブ針４とが電気的に接触し検査するものである。
しかし、このような構造では、プローブ針４に加圧されるオーバードライブ（以下、ＯＤという）量が低い領域では、検査用のプローブ針４と半導体素子１上の複数の電極パッド部２との接触抵抗が高くなり、安定した電気的検査ができない状態にあった。逆にＯＤ量を高くすれば、半導体素子１上の電極パッド部２の直下にあるトランジスタ部２３や層間膜２４にクラック２５が発生するといった物理的ダメージが付加され、安定した検査領域が十分に確保できないといった技術的課題があった。
また、従来のプローブ検査工程では、電極パッド部２とプローブ針４とが接触してＯＤ量が付加される際、プローブ針４が電極パッド部２のＡＬ材を削り、発生したＡＬ屑６により、隣接する電極パッド部２間でのショート不良等の電気的不具合を発生させるだけでなく、ＡＬ屑６を踏んで金（Ａｕ）等の金属バンプ９を形成した際、半導体素子１上の電極パッド部２の直下にあるトランジスタ部２３や層間膜２４にクラック２５を発生するといった危険性をも有する構造であった。
特開昭６１−２９５６４０号公報 特開平３−１９１５４３号公報
前述のように、従来のプローブ検査工程の構造では、図１０に示した電極パッド部２直下へのプローブ荷重が大きく付加された状態で半導体素子のデバイス特性を検査を行っている。この従来の検査方法においては、プローブ針４に付加する荷重のＯＤ量が高くなると、電極パッド部２直下の層間膜２４へのクラック２５の発生やトランジスタ部２３への悪影響が発生する。現状のプロービングの仕様条件においては、工程管理マージンが少ない領域で生産管理している状況にある。
また、図１０に示すプローブ針４による検査方法においては、電極パッド部２の表面を、鋭角を有するＶ字型のプローブ針４により、酸化膜を破り、かつＡＬ材を削りながら、電気的検査をする構成を有している。この際、電極パッド部２の直下にあるチタンナイトライド（以下、ＴｉＮという）膜が露出してしまうと、そのＴｉＮ膜と金属バンプ９に用いられるＡｕは接着しないため、Ａｕ−ＡＬ合金相が十分に形成できず、つまり金属バンプ９と電極パッド部２との不着による接続不具合が発生する。
これを回避するには、電極パッド部２のサイズ（セル高さ）を大きくしてプローブ検査領域とバンプ形成領域を独立分離させる必要があった。しかし、これにより半導体素子１のサイズが大きくなり、半導体素子１のサイズ縮小効果やその低コスト化が図れなくなるといった大きな課題があった。
また、削ったＡＬ屑６が積み上がり、電極パッド部２の表面上にＡＬ屑６の山が発生する。これらの現象により、電極パッド部２上に発生したＡＬ屑６の山の上に、金属バンプ９を形成すると、電極パッド部２の直下にあるトランジスタ部２３や層間膜２４にクラック２５が発生するといった物理的ダメージが発生した。また、電気的導通性を有するＡＬ屑６の塊が、隣接する電極パッド部２間にまたがりショート等の不良を発生させるなどの電気的信頼性の面において大きな課題も有していた。
さらに、Ａｕ等の金属バンプや金属線のワイヤーボンディングの位置精度の不具合も多発しており、今後必要不可欠である半導体装置の小型化に伴う狭パッドピッチへの対応において、接続歩留り、接続信頼性などの観点で、大きな品質的課題も発生している状況である。
本発明は、前記従来技術の課題を解決することに指向するものであり、特に、複数の溝を有する凹凸部を形成する先端形状として、のこぎり歯状の先鋭で短い先端を複数有するプローブ針を用いることにより、プローブ針と電極パッド部との接触点数を増すことができる。これにより、低荷重でプロービングする検査が可能となり、電極パッド部の直下にあるトランジスタ部の特性変動や層間膜のクラック等の耐ダメージに対する十分なマージンを確保できる。
また、酸化膜の付いた電極パッド部のＡＬ材を削り、かつ電極パッド部直下のＴｉＮ膜を露出させることなく、電極パッド部の開口部内に複数の溝を有する凹凸部を形成して、プローブ針と電極パッド部との規格内の接触抵抗（２Ω以下）を確保し、電気的に安定したプローブ検査が可能となる。
また、ＴｉＮ膜の露出を防止するために電極パッド部の膜厚を大きくすることも可能である。さらに、電極パッド部の中央部に形成したプローブ痕には、凹凸部つまり複数の溝を有していることから、その部分にＡｕ等の金属メッキを形成することで、金属バンプまたは金属線のワイヤーボンディングにおいて電極パッド部上でのＡｕ−ＡＬ合金率が高くなり、より高い接続信頼性を確保することができ、さらに、金属バンプまたは金属線のワイヤーボンディングにおける位置精度を向上でき小型化も図ることができる半導体装置とこの検査方法および検査装置を提供することを目的する。
この目的を達成するために、本発明に係る請求項１に記載される半導体装置は、複数の半導体素子上に形成した金属層からなり、中央部に複数の溝を有する凹凸部を形成した外部接続用の電極パッド部を備え、電極パッド部の凹凸部上に金属バンプを形成し、半導体素子を支持する半導体キャリア基板上に、半田あるいは導電性接着剤とエポキシ系の封止樹脂を介してフリップチップ実装した構成によって、電極パッド部と金属バンプとの電気的接続性を向上させ、金属バンプ形成の位置精度が向上して小型化できる。
また、請求項２に記載される半導体装置は、複数の半導体素子上に形成した金属層からなり、中央部に複数の溝を有する凹凸部を形成した外部接続用の電極パッド部を備え、電極パッド部の凹凸部上に金属線よりなるワイヤーをボンディングし、外部のリード端子と電気的に接続させ、エポキシ系のモールド樹脂で樹脂硬化した構成によって、電極パッド部とワイヤーボンディングする金属線との電気的接続性を向上させ、金属線のワイヤーボンディングの位置精度が向上して小型化できる。
また、請求項３に記載される半導体装置は、請求項１，２の半導体装置であって、電極パッド部の中央部に形成した複数の溝を有する凹凸部を、半導体ウエハー上にある複数の半導体素子の特性検査を行う検査工程において、凹凸部を形成する先端部を有するプローブ針が電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の状態で電極パッド部の複数箇所を削って接触するプローブ検査によって形成した構成によって、半導体装置の検査工程で形成される凹凸部を利用し、またＴｉＮ膜は露出しないため、例えば、ＴｉＮ膜と金属バンプに用いるＡｕは接着しないことから、Ａｕ−ＡＬ合金相が十分に形成できず金属バンプと電極パッド部との不着による接続不具合を回避し、電気的接続性を向上できる。
また、請求項４に記載される半導体装置は、請求項１〜３の半導体装置であって、電極パッド部の中央部に形成した複数の溝を有する凹凸部が、電極パッド部の開口部を除く半導体素子上面を覆ったシリコンナイトライド（ＳｉＮ）保護膜と非接触の大きさで、かつ電極パッド部表面に溝が形成される深さから電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の深さまでの寸法である構成によって、半導体装置の検査工程で形成される凹凸部を利用して、金属バンプ形成や金属線のワイヤーボンディングの位置精度が向上して小型化でき、金属バンプと電極パッド部との不着による接続不具合を回避して電気的接続性を向上できる。
また、請求項５に記載される半導体装置は、請求項１，２記載の半導体装置であって、凹凸部にある複数の溝に、外部端子と接続する金属バンプあるいは金属線との電気的接続性を向上させるために金属メッキを施した構成によって、金属バンプ形成や金属線のボンディングにおいて電極パッド部上での金属合金率が高くなりさらに電気的接続性を向上できる。
また、請求項６に記載される半導体装置の検査方法は、複数の半導体素子上に形成した金属層からなる電極パッド部の中央部を、複数の溝を有する凹凸部を形成する先端部をもつプローブ針により金属層の表面を削って接触し半導体素子を検査する検査工程と、検査工程で発生した金属屑をプローブ針に設けた真空吸着穴により処理する金属屑処理工程と、プローブ針により凹凸部の溝を形成した電極パッド部に金属バンプを形成する工程と、金属バンプに半田あるいは導電性接着材を転写した半導体素子を、支持体である半導体キャリア基板上にフリップチップ実装し、エポキシ系の封止樹脂を塗布して硬化する工程とからなる方法によって、プローブ針の先端部が酸化膜を除去し、電極パッド部の金属層の表面を削って接触することで、低荷重で電気的に安定接続された状態で特性検査ができ、また、検査時に発生する金属屑はプローブ針で真空吸着され隣接する電極パッド部間のショート不良を防ぐことができる。
また、請求項７に記載される半導体装置の検査方法は、複数の半導体素子上に形成した金属層からなる電極パッド部の中央部を、複数の溝を有する凹凸部を形成する先端部をもつプローブ針により金属層の表面を削って接触し半導体素子を検査する検査工程と、検査工程で発生した金属屑をプローブ針に設けた真空吸着穴により処理する金属屑処理工程と、半導体素子をリードフレーム上のダイパッド部にペースト材を介してダイスボンド実装し、プローブ針により凹凸部を形成した電極パッド部と外部リードの端子部を電気的に接続する金属線よりなるワイヤーでボンディングする工程と、エポキシ系のモールド樹脂でモールド硬化してリード加工のパッケージ形成する工程とからなる方法によって、プローブ針の先端部が酸化膜を除去し、電極パッド部の金属層の表面を削って接触することで、低荷重で電気的に安定接続された状態で特性検査ができ、また、検査時に発生する金属屑はプローブ針で真空吸着され隣接する電極パッド部間のショート不良を防ぐことができる。
また、請求項８に記載される半導体装置の検査方法は、請求項６，７の検査方法であって、検査工程において、半導体ウエハー上にある複数の半導体素子の特性検査を行うプローブ針の先端部が、電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の状態で、かつ電極パッド部の複数箇所を削って接触する方法によって、低荷重で電気的に安定接続された状態で特性検査ができ、形成される凹凸部において、チタンナイトライド（ＴｉＮ）膜を露出により生じる金属バンプと電極パッド部との不着による接続不具合を回避し、電気的接続性を向上できる。
また、請求項９に記載される半導体装置の検査方法は、請求項６〜８の半導体装置の検査方法であって、検査工程において、電極パッド部の中央部に形成した複数の溝を有する凹凸部が、電極パッド部の開口部を除く半導体素子上面を覆ったシリコンナイトライド（ＳｉＮ）保護膜と非接触の大きさで、かつ電極パッド部表面に溝が形成される深さから電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の深さまでの寸法である凹凸部を形成する方法によって、低荷重で電気的に安定接続された状態で特性検査ができ、形成される凹凸部において、チタンナイトライド（ＴｉＮ）膜を露出により生じる金属バンプと電極パッド部との不着による接続不具合を回避し、電気的接続性を向上できる。
また、請求項１０に記載の半導体装置の検査方法は、請求項６，７の半導体装置の検査方法であって、金属屑処理工程において、電極パッド部にプローブ針を接触させる検査工程で発生する金属屑を、プローブ針の中央部に設けた真空吸着穴より瞬時に吸着して電極パッド部上から除去する方法によって、検査時に発生する金属屑はプローブ針で真空吸着され隣接する電極パッド部間のショート不良を防ぐことができる。
また、請求項１１に記載の半導体装置の検査装置は、半導体ウエハー上に有する複数の半導体素子の特性検査を行う検査装置において、半導体素子と接続するため電極パッド部の中央部に複数の溝を有する凹凸部を形成する先端部にのこぎり歯状の先鋭で短い先端を複数有し、先端部により電極パッド部を形成する金属層を削って接触するプローブ針を備えた構成によって、複数の先端部により接続されるため電極パッド部とプローブ針との接触抵抗を低減し、かつ低荷重で電気的に安定接続された状態で特性検査ができる。
また、請求項１２に記載される半導体装置の検査装置は、請求項１１の検査装置であって、プローブ針の先端部中央に、電極パッド部との接触により発生する金属屑を吸着吸引するお椀型の受け皿と、受け皿の中央部および周辺部に複数設けた真空吸着穴とを備えた構成によって、検査において発生する金属屑を、電極パッド部上から効率よく吸着除去でき、隣接する電極パッド部間のショート不良を防ぐことができる。
また、請求項１３に記載される半導体装置の検査装置は、請求項１１の検査装置であって、プローブ針の先端部が、電極パッド部の中央部に複数の溝を有する凹凸部を形成する剛性を有した金属材からなる構成によって、電極パッド部の絶縁膜、および金属層を削って接触し、電気的に安定接続された状態で特性検査ができる。
以上説明したように、本発明によれば、凹凸部を形成する先端形状としてのこぎり歯状の先鋭で短い先端を複数、かつ剛性を有するプローブ針により電極パッド部表面の酸化膜を除去しＡＬ材を削りながら接触し電気的検査を行うため、また、プローブ検査において発生するＡＬ屑を、検査工程中に真空吸着穴で吸着処理して除去することから、従来よりも低いプローブ荷重での検査を可能として電極パッド直下のトランジスタ部の特性変動や層間膜のクラック発生を防止でき、また、検査によって複数の溝が形成される凹凸部のプローブ痕により、電極パッド部と金属バンプまたは金属線との接触面積が大きくなって接合強度が向上し、安定した接触抵抗値や生産上での管理幅を大きく確保でき、さらに、プローブ痕により、電極パッド部との金属バンプまたは金属線のワイヤーボンディングが容易に安定して形成でき、さらなる電極パッド部の狭ピッチ化に対応した小型，薄型化で高機能な半導体装置の高い接続信頼性を確保し、高い接続歩留を実現した生産性の向上化を図ることができるという効果を奏する。
以下、図面を参照して本発明における実施の形態を詳細に説明する。
本実施の形態における半導体装置とこの検査方法および検査装置により、半導体素子へのダメージを大きく低減させた低荷重のプローブ検査工程の実現が可能である。また、電極パッド部のＡＬ材とプローブ針との接触抵抗の安定化や、金属屑であるＡＬ屑による不具合の発生防止や、Ａｕ等の金属バンプや金属線（ワイヤー）のボンディングの形成位置精度が著しく向上することなどが可能となる。これにより、高い接続信頼性を確保し、かつ半導体装置の薄型化や電極パッドの狭ピッチ化した接続も容易に実現することができる。
以下、本発明の半導体装置とこの検査方法および検査装置に係る実施の形態について図面を参照しながら説明する。
まず、本実施の形態１として半導体装置の検査装置によるプローブ検査について説明する。図１（ａ）の上面図と図１（ｂ）の断面図に示すように、半導体素子１表面の複数の電極パッド部２上面に、ＳｉＮ保護膜３に接触しない領域で、プローブ針４を接触させて複数の溝を有する凹凸部のプローブ痕８を形成する。この構成例として、のこぎり歯状の複数の先端部４ａを有し、さらに先端部４ａはタングステン材料等の金属材を用いた剛性を有するプローブ針４を構成する。このプローブ針４によって電極パッド部２上にプローブ痕８を形成する。プローブ針４による荷重のＯＤ量を付加して、プローブ針４を電極パッド部２のＡＬ材を削りながら電気的に接続する。
このプローブ針４の先端外周には、凹凸部を形成する先端部４ａが複数箇所存在するため、これにより酸化膜５を除去しさらにＡＬ材を削りながら電気的接触を図れる。この接触点数とその酸化膜５の除去確立は非常に高く、接触抵抗値の規格範囲（２Ω以下）を満たし、接触抵抗値のバラツキσも非常に小さくなり、工程管理上、安定した接触のプローブによる検査工程を実施できる。
また、図２（ａ）の断面図、図２（ｂ）の斜視図に示すプローブ針４の先端部分に、検査工程で発生したＡＬ屑６を半導体素子１上の複数の電極パッド部２の上面から除去する構成を設けたものである。図２（ａ），（ｂ）に示すように、プローブ針４の先端中央部に設けたＡＬ屑６を吸着吸引するお椀型受け皿のＡＬ屑吸着パッド材７と、その周辺部および中心部に設けた複数の真空吸着穴７ａを通じて、ＡＬ屑６を吸着吸引して半導体素子１上にある複数の電極パッド部２の上面から除去する機構を設けた検査装置によりプローブ検査を行う（図２（ｃ）参照）。
次に、図３は本発明の実施の形態２における第１の実施例として、前記図１，図２に示したプローブ検査により電極パッド部上面の中央部に形成したプローブ痕８を有する半導体素子１を用いて、組立試作した半導体装置を示す断面図である。
図３に示すように、半導体装置のプローブ検査により半導体素子１上にある複数の電極パッド部２の中央部にはギザギザ形状のプローブ痕８が存在する。このプローブ痕８は、電極パッド部２上の平面より凹んだ構造であり、電極パッド部２の直下にあるＴｉＮ膜に突出していない状態で形成している。なお、突出した場合でも電極パッド部２の膜厚を拡散工程において変えることも十分可能である。このギザギザ形状のプローブ痕８の上面にＡｕ等の金属バンプ９を形成して平坦化した後、その部分に導電性接着剤１０が塗布されている。
この半導体素子１を反転させて、半導体素子１を支持する多層回路基板である半導体キャリア基板１１の上面に配置した複数の配線電極部１２と金属バンプ９とを接続するフリップチップ実装を行って、エポキシ系の液状封止樹脂１３を介して半導体素子１の電極パッド部２と半導体キャリア基板１１表面の配線電極部１２とが、金属バンプ９と導電性接着剤１０を介して電気的に接続した構造を有している。なお、半導体キャリア基板１１は、その裏面に外部端子１４を有し、表層面の配線電極部１２とは、半導体キャリア基板１１内に形成したビア１５により内部接続している。
一方、前述の半導体装置の製造方法について図４を参照しながら以下に説明する。図４（ａ）に示すように、半導体素子１を複数個有する半導体ウエハー１６の状態で、図２に示す先端部外周に凹凸部のギザギザ形状を形成する先端部４ａが複数箇所存在するプローブ針４を用いて、半導体ウエハー１６に複数個ある個々の半導体素子１の電極パッド部２上面を削って接触し特性検査をする。
この検査において、電極パッド部２上に発生したＡＬ屑６をプローブ針４の中央部にあるＡＬ屑吸着パッド材７（複数の真空吸着穴７ａ含む）を通じて、吸着吸引して検査で発生したＡＬ屑６を全て一括で吸着廃棄して、ＡＬ屑６を除去処理するプローブ検査を行う。
前記プローブ検査の終了後、半導体ウエハー１６から切り出した半導体素子１の電極パッド部２に形成されるプローブ痕８上に（図４（ｂ）参照）、Ａｕ等の金属バンプ９を形成する工程と（図４（ｃ）参照）、このＡｕ等の金属バンプ９の頭頂部を平坦化するレベリング工程と（図４（ｄ）参照）、導電性接着剤１０を転写塗布する工程と、半導体素子１を反転させるフリップチップ工程と（図４（ｅ）参照）、半導体素子１を支持する多層回路基板である半導体キャリア基板１１の表面にある複数の配線電極部１２と金属バンプ９とを接続してフリップチップ実装して、エポキシ系の液状封止樹脂１３を注入・塗布し、かつ熱硬化する工程（図４（ｆ）参照）により接続抵抗値の安定化を図ることができる半導体装置を製造する。
また、図４（ｂ）に示す電極パッド部２を形成するプローブ痕８上に金属（Ａｕ）メッキを施すことによって、Ａｕ−ＡＬ合金率が高くなり、電極パッド部２と金属バンプ９とのより高い接続信頼性を確保することができる。
また、第２の実施例として、電極パッド部にプローブ痕８を有する半導体素子１を用いて組立試作した図５に示すもう１つの半導体装置（ＮＳＤ−ＣＳＰ）について説明する。この半導体装置は、図１，図２に示したプローブ検査で形成した電極パッド部２上面のプローブ痕８を有する半導体素子１を用いた半導体装置である。図５に示すように、半導体素子１上の複数の電極パッド部２の中央部にはプローブ痕８が存在する。このプローブ痕８に形成した金属バンプ９の頭頂部を平坦化することなく半導体素子１を反転させて、半導体素子１を支持する有機基板を絶縁基体とした多層回路基板の半導体キャリア基板１１ａ表面で複数の配線電極部１２に対応させて、エポキシ系のシール状の封止樹脂材である封止シート材１３ａを介して、熱圧着接合して構成したものである。
図６に示すように、図４で説明した各工程の半導体装置の製造方法と異なる点は、半導体素子１のプローブ痕８に形成した金属バンプ９の頭頂部を平坦化することなく、半導体キャリア基板１１ａ表面に封止シート材１３ａ配置した（図６（ｄ）参照）のちフリップチップ実装を行って熱と圧力を付加した熱圧着接合工程による熱圧着接合を行っている。
なお、第１の実施例と同様に半導体キャリア基板１１ａは、その裏面に外部端子１４を有し、表面の配線電極部１２ａとは、半導体キャリア基板１１ａ内に形成したビア１５により内部接続している。
さらに、第３の実施例として、電極パッド部にプローブ痕８を有する半導体素子１を用いて組立試作した図７に示すもう１つ別の半導体装置について説明する。この半導体装置は、図７に示すように、半導体素子１上にある複数の電極パッド部２の中央部にプローブ痕８が存在する。このプローブ痕８は、電極パッド部２の直下にあるＴｉＮ膜には突出していない状態で形成している。また、突出した場合でも、拡散工程において電極パッド部２の膜厚を変えることも十分可能である。このプローブ痕８の上面にＡｕ等の金属線であるワイヤー１７を形成し、外部のリード端子部１８と２ｎｄボンディングした構造であり、その部分を覆い被すように、エポキシ系のモールド樹脂１９でモールド硬化したモールド型の半導体装置である。
一方、このモールド型の半導体装置の製造方法について図８を用いて説明する。まず、図８（ａ）に示すように、半導体素子１を複数個有する半導体ウエハー１６の状態で、図２に示す先端部外周に凹凸部のギザギザ形状を形成する先端部４ａが複数箇所存在するプローブ針４を用いて、半導体ウエハー１６に複数個ある個々の半導体素子１の電極パッド部２上面を削りながら接触し特性検査を行う。
この検査で電極パッド部２上に発生したＡＬ屑６をプローブ針４の中央部にあるＡＬ屑吸着パッド材７（複数の真空吸着穴７ａ含む）を通じて、吸着吸引して発生したＡＬ屑６を全て一括で吸着廃棄し、ＡＬ屑６を除去処理するプローブ検査を行う。
プローブ検査の終了後、半導体ウエハー１６から切り出したプローブ痕８を有する半導体素子１を、リードフレーム材２０のダイパッド部２１に（図８（ｂ）参照）、導電性ペースト材２２を介して半導体素子１がマウントされるＡｇ（銀）ペースト材を介してダイスボンドする工程と（図８（ｃ），（ｄ）参照）、電極パッド部２の中央部に設けたプローブ痕８の真上に、Ａｕ等によるワイヤー１７をボンディング形成する工程と（図８（ｅ）参照）、モールド樹脂１９を充填させて樹脂硬化する工程（図８（ｆ）参照）により、接続抵抗値の安定化を図ることができるモールド型の半導体装置を製造する。
以上、説明したように本実施の形態によれば、実装位置精度の向上化が図れ、昨今必要不可欠となってきている多ピン化に伴う電極パッドにおいて狭ピッチ化への対応化が実現でき、かつ高い接続信頼性をも確保することができる半導体装置を実現できる。
また、プローブ針４の先端部分に凹凸部のギザギザ形状を形成する先端部４ａを複数有しているため、プローブ検査時に酸化膜を破り易く、かつ電気的接触点数が増加することから、プローブ検査の荷重が分散できＯＤ量を小さく設定することができる。これにより、電極パッド部２の直下にあるトランジスタ部２３や層間膜２４への大きな応力負荷が発生しにくい構造であり、トランジスタ部２３の特性変動や層間膜２４のクラック２５を防止できる。
さらに、プローブ検査時に削られて電極パッド部２とプローブ針４との接着面積が高く、密着強度が向上するため、プローブ検査の生産管理項目である接触抵抗データを規格範囲の２Ω以下を実現でき、かつ安定した接触抵抗値を得ることができる。従来と本発明とのプローブ検査を比較した接触抵抗のデータ比較をした実験結果を図９に示す。図９に示すように、本発明のプローブ検査で得た接触抵抗値データは、バラツキ範囲が小さいことが解る。
また、安定した生産管理範囲を確保していることから、再度検査する回数や時間を大幅に削減することができ、非常に安定して生産検査することができ、これにより、大幅な生産性向上をも実現する。
また、電極パッド部２上面の中央部に形成した、凹凸部のギザギザ形状のプローブ痕８は、複数の溝を有しており、そこにＡｕ等の金属バンプ９や金属線などのワイヤー１７をボンディングにおける形成位置精度を大きく向上できることから、電極パッド部２から大きく外れたＡｕ等の金属バンプ９を形成する組立不良品を完全になくすことができる。さらに、電極パッド部２が凹んだ構造であるため、半導体装置の高さを低くできるので薄型化した半導体装置を実現できる。
本発明に係る半導体装置とこの検査方法および検査装置は、プローブ針で低荷重で確実な接触を得ることができ、半導体素子の特性検査等を行う検査工程だけでなく、プローブ針を接触させる手法の全ての工程に適用でき、プロービングによる処理に用いて有用である。
本発明の実施の形態１における半導体装置のプローブ検査を示す（ａ）は上面図、（ｂ）は断面図 本発明の実施の形態１における半導体装置のプローブ検査の（ａ）はプローブ針の先端部分の断面図、（ｂ）は斜視図、（ｃ）はＡＬ屑を除去する構成を示す図 本発明の実施の形態２における第１の実施例の半導体装置を示す断面図 第１の実施例の半導体装置の製造方法（ａ）〜（ｆ）を示す図 本実施の形態２における第２の実施例の半導体装置を示す断面図 第２の実施例の半導体装置の製造方法（ａ）〜（ｆ）を示す図 本実施の形態２における第３の実施例の半導体装置を示す断面図 第３の実施例の半導体装置の製造方法（ａ）〜（ｆ）を示す図 プローブ検査方法の本発明と従来を示す接触抵抗データ分布図 従来の半導体素子のプローブ検査の一部を示す断面図
符号の説明
１ 半導体素子
２ 電極パッド部
３ ＳｉＮ保護膜
４ プローブ針
４ａ 先端部
５ 酸化膜
６ ＡＬ屑
７ ＡＬ屑吸着パッド材
７ａ 真空吸着穴
８ プローブ痕
９ 金属バンプ
１０ 導電性接着剤
１１ 半導体キャリア基板（セラミック基板）
１１ａ 半導体キャリア基板（有機基板）
１２ 配線電極部（セラミック基板）
１２ａ 配線電極部（有機基板）
１３ 液状封止樹脂
１３ａ 封止シート材
１４ 外部端子
１５ ビア
１６ 半導体ウエハー
１７ ワイヤー（金属線）
１８ リード端子部
１９ モールド樹脂
２０ リードフレーム材
２１ ダイパッド部
２２ 導電性ペースト材
２３ トランジスタ部
２４ 層間膜
２５ クラック

Claims (13)

  1. 複数の半導体素子上に形成した金属層からなり、中央部に複数の溝を有する凹凸部を形成した外部接続用の電極パッド部を備え、前記電極パッド部の凹凸部上に金属バンプを形成し、前記半導体素子を支持する半導体キャリア基板上に、半田あるいは導電性接着剤とエポキシ系の封止樹脂を介してフリップチップ実装したことを特徴とする半導体装置。
  2. 複数の半導体素子上に形成した金属層からなり、中央部に複数の溝を有する凹凸部を形成した外部接続用の電極パッド部を備え、前記電極パッド部の凹凸部上に金属線よりなるワイヤーをボンディングし、外部のリード端子と電気的に接続させ、エポキシ系のモールド樹脂で樹脂硬化したことを特徴とする半導体装置。
  3. 前記電極パッド部の中央部に形成した複数の溝を有する凹凸部を、半導体ウエハー上にある複数の半導体素子の特性検査を行う検査工程において、前記凹凸部を形成する先端部を有するプローブ針が前記電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の状態で前記電極パッド部の複数箇所を削って接触するプローブ検査によって形成したことを特徴とする請求項１または２記載の半導体装置。
  4. 前記電極パッド部の中央部に形成した複数の溝を有する凹凸部が、前記電極パッド部の開口部を除く半導体素子上面を覆ったシリコンナイトライド（ＳｉＮ）保護膜と非接触の大きさで、かつ前記電極パッド部表面に溝が形成される深さから前記電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の深さまでの寸法であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記凹凸部にある複数の溝に、外部端子と接続する金属バンプあるいは金属線との電気的接続性を向上させるために金属メッキを施したことを特徴とする請求項１または２記載の半導体装置。
  6. 複数の半導体素子上に形成した金属層からなる電極パッド部の中央部を、複数の溝を有する凹凸部を形成する先端部をもつプローブ針により前記金属層の表面を削って接触し前記半導体素子を検査する検査工程と、前記検査工程で発生した金属屑を前記プローブ針に設けた真空吸着穴により処理する金属屑処理工程と、前記プローブ針により凹凸部の溝を形成した前記電極パッド部に金属バンプを形成する工程と、前記金属バンプに半田あるいは導電性接着材を転写した前記半導体素子を、支持体である半導体キャリア基板上にフリップチップ実装し、エポキシ系の封止樹脂を塗布して硬化する工程とからなることを特徴とする半導体装置の検査方法。
  7. 複数の半導体素子上に形成した金属層からなる電極パッド部の中央部を、複数の溝を有する凹凸部を形成する先端部をもつプローブ針により前記金属層の表面を削って接触し前記半導体素子を検査する検査工程と、前記検査工程で発生した金属屑を前記プローブ針に設けた真空吸着穴により処理する金属屑処理工程と、前記半導体素子をリードフレーム上のダイパッド部にペースト材を介してダイスボンド実装し、前記プローブ針により凹凸部を形成した前記電極パッド部と外部リードの端子部を電気的に接続する金属線よりなるワイヤーでボンディングする工程と、エポキシ系のモールド樹脂でモールド硬化してリード加工のパッケージ形成する工程とからなることを特徴とする半導体装置の検査方法。
  8. 前記検査工程において、半導体ウエハー上にある複数の半導体素子の特性検査を行うプローブ針の先端部が、前記電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の状態で、かつ前記電極パッド部の複数箇所を削って接触することを特徴とする請求項６または７記載の半導体装置の検査方法。
  9. 前記検査工程において、電極パッド部の中央部に形成した複数の溝を有する凹凸部が、前記電極パッド部の開口部を除く半導体素子上面を覆ったシリコンナイトライド（ＳｉＮ）保護膜と非接触の大きさで、かつ前記電極パッド部表面に溝が形成される深さから前記電極パッド部直下のチタンナイトライド（ＴｉＮ）膜に未突出の深さまでの寸法であることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の検査方法。
  10. 前記金属屑処理工程において、電極パッド部にプローブ針を接触させる検査工程で発生する金属屑を、前記プローブ針の中央部に設けた真空吸着穴より瞬時に吸着して前記電極パッド部上から除去することを特徴とする請求項６または７記載の半導体装置の検査方法。
  11. 半導体ウエハー上に有する複数の半導体素子の特性検査を行う検査装置において、前記半導体素子と接続するため電極パッド部の中央部に複数の溝を有する凹凸部を形成する先端部にのこぎり歯状の先鋭で短い先端を複数有し、前記先端部により前記電極パッド部を形成する金属層を削って接触するプローブ針を備えたことを特徴とする半導体装置の検査装置。
  12. 前記プローブ針の先端部中央に、電極パッド部との接触により発生する金属屑を吸着吸引するお椀型の受け皿と、前記受け皿の中央部および周辺部に複数設けた真空吸着穴とを備えたことを特徴とする請求項１１記載の半導体装置の検査装置。
  13. 前記プローブ針の先端部が、前記電極パッド部の中央部に複数の溝を有する凹凸部を形成する剛性を有した金属材からなることを特徴とする請求項１１記載の半導体装置の検査装置。
JP2004125432A 2004-04-21 2004-04-21 半導体装置とこの検査方法および検査装置 Pending JP2005311043A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004125432A JP2005311043A (ja) 2004-04-21 2004-04-21 半導体装置とこの検査方法および検査装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004125432A JP2005311043A (ja) 2004-04-21 2004-04-21 半導体装置とこの検査方法および検査装置

Publications (1)

Publication Number Publication Date
JP2005311043A true JP2005311043A (ja) 2005-11-04

Family

ID=35439461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004125432A Pending JP2005311043A (ja) 2004-04-21 2004-04-21 半導体装置とこの検査方法および検査装置

Country Status (1)

Country Link
JP (1) JP2005311043A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852626B1 (ko) 2006-08-11 2008-08-18 가부시키가이샤 니혼 마이크로닉스 표시패널을 위한 검사장치, 프로브 유닛 및 프로브 조립체
JP2009060028A (ja) * 2007-09-03 2009-03-19 Fujikura Ltd 半導体装置及びその製造方法
JP2009530864A (ja) * 2006-03-21 2009-08-27 プロメラス， エルエルシー チップ積層並びにチップ・ウェハ接合に有用な方法及び材料
KR101318159B1 (ko) 2011-02-28 2013-10-16 가부시키가이샤 니혼 마이크로닉스 프로브 장치 및 피검사체의 청소방법
US9263416B2 (en) 2006-03-21 2016-02-16 Sumitomo Bakelite Co., Ltd. Methods and materials useful for chip stacking, chip and wafer bonding
US20230238234A1 (en) * 2022-01-24 2023-07-27 Texas Instruments Incorporated Automated overlay removal during wafer singulation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009530864A (ja) * 2006-03-21 2009-08-27 プロメラス， エルエルシー チップ積層並びにチップ・ウェハ接合に有用な方法及び材料
US9263416B2 (en) 2006-03-21 2016-02-16 Sumitomo Bakelite Co., Ltd. Methods and materials useful for chip stacking, chip and wafer bonding
KR100852626B1 (ko) 2006-08-11 2008-08-18 가부시키가이샤 니혼 마이크로닉스 표시패널을 위한 검사장치, 프로브 유닛 및 프로브 조립체
JP2009060028A (ja) * 2007-09-03 2009-03-19 Fujikura Ltd 半導体装置及びその製造方法
KR101318159B1 (ko) 2011-02-28 2013-10-16 가부시키가이샤 니혼 마이크로닉스 프로브 장치 및 피검사체의 청소방법
US20230238234A1 (en) * 2022-01-24 2023-07-27 Texas Instruments Incorporated Automated overlay removal during wafer singulation

Similar Documents

Publication Publication Date Title
US10170412B2 (en) Substrate-less stackable package with wire-bond interconnect
CN1208820C (zh) 半导体晶片、半导体装置及其制造方法
US10037966B2 (en) Semiconductor device and manufacturing method therefor
TWI480989B (zh) 半導體封裝件及其製法
CN101252096A (zh) 芯片封装结构以及其制作方法
CN102456648B (zh) 封装基板的制法
JP7179526B2 (ja) 半導体装置および半導体装置の製造方法
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
CN101290892A (zh) 感测式半导体装置及其制法
JP2005311043A (ja) 半導体装置とこの検査方法および検査装置
TWI509678B (zh) 平面式半導體元件及其製作方法
CN107611098A (zh) 电子封装件及其制法
JP2004186629A (ja) 半導体装置およびその製造方法
JP4737995B2 (ja) 半導体装置
JP2008192660A (ja) 半導体装置およびその製造方法
CN119447068A (zh) 半导体器件以及制造方法
US9289846B2 (en) Method for fabricating wire bonding structure
JP2012124426A (ja) 半導体装置、及びその製造方法
TWI581375B (zh) 電子封裝件及其製法
JP4409528B2 (ja) 半導体装置
CN101510519A (zh) 覆晶式四方扁平无引脚型态封装结构及其制程
JP2006245459A (ja) 半導体装置の製造方法
CN101483163A (zh) 窗口型球格阵列封装构造及其基板
TWI502657B (zh) 半導體封裝件之製法
JP2006012949A (ja) 半導体装置およびその製造方法