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TW201903416A - 用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法 - Google Patents

用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法 Download PDF

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TW201903416A
TW201903416A TW107109706A TW107109706A TW201903416A TW 201903416 A TW201903416 A TW 201903416A TW 107109706 A TW107109706 A TW 107109706A TW 107109706 A TW107109706 A TW 107109706A TW 201903416 A TW201903416 A TW 201903416A
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TW107109706A
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馬克 傑冦
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巴貝多商馬維爾國際貿易有限公司
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Abstract

公開了一種用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法。該裝置包括：一個或多個重分佈層(RDL)的襯底、多個豎直互連通路(過孔)柱、支撐襯底的材料以及保護多個過孔柱的另一材料。使用半導體晶片製作工藝來製作該裝置，有效地使得該裝置能夠測試具有小於50um的焊盤節距間隔的一個或多個IC裸片。

Description

用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法 【相關申請的交叉引用】
本公開要求於2017年3月21日提交的美國臨時專利申請序號62/474,442的優先權，其公開內容通過引用整體併入本文。
一種積體電路測試的裝置，包括該裝置的構造和使用的方法。
積體電路(IC)裸片(有時稱為電腦晶片)在從晶片切割並組裝在封裝體中、模組中或組裝為印刷電路板的一部分之前，以晶片形式進行製造和測試。晶片級IC測試是IC裸片製造工藝中的一個關鍵部分，在這個工藝中，不能正常運行的IC裸片可以被標識並且從製造流程中去除。來自晶片級測試的回饋可以被提供給產品設計工程師和製造工程師，以改進產品設計並且降低製造成本。晶片級IC裸片測試可以包括在高溫下進行老化/應力測試以針對可靠性缺陷篩選IC裸片、功能性測試(基本功能性測試和速度測試)或IC裸片上的結構的參數測試，以監測製造工藝的控制。
常規的晶片級IC測試使用探針卡來提供在測試系統的儀器與晶片上包含的一個或多個IC裸片的測試接觸點之間的電路徑。探針卡一 般地具有以與IC裸片的測試接觸點的間隔匹配的間隔而製作的電觸點或探針。通常使用探針卡介面將探針卡固定到晶片探測器，該晶片探測器相對於探針卡定位被測試的晶片，使得探針卡的特定探針與包含在晶片上的IC裸片的特定測試接觸點產生電接觸。一旦產生了電接觸，可以使用探針卡在被測試的IC裸片與測試儀器之間交換信號。目前，探針卡製造能力限制了測試接觸點的間隔，有時會對縮放IC裸片佈局和尺寸施加約束。
在沒有能夠縮放到更小的節距的探針卡的情況下，通過測試IC裸片實現的IC裸片的品質保證以及改進IC裸片設計所需的回饋處於危險之中。隨後，可能會影響IC裸片可以被集成到其中的系統的性能，諸如電腦、智慧型電話等。
隨著半導體製造工藝的改進，IC裸片的特徵收縮並且測試接觸點的密度增加。由於測試接觸點的密度增加，因此需要支援小於50um的極小節距的探針卡來測試IC裸片。這種探針卡將不僅可以確保在半導體製造工藝持續改進時IC裸片的可測試性，而且還可以帶來IC裸片佈局和尺寸的改進，從而允許由測試接觸點消耗IC裸片的最小表面積，轉化成IC裸片成本節省。
公開了一種用於極小節距積體電路測試的裝置，包括該裝置的構造和使用的方法。該裝置包括：一個或多個重分佈層(RDL)的襯底、多個豎直互連通路(過孔)柱、支撐襯底的材料以及保護多個過孔柱的另一材料。該構造方法包括：將多個過孔柱製作成載體材料，將一個或多個RDL的襯底沉積在載體材料的表面上，將支撐材料沉積在襯底的表面上，通過去除載體材料使多個過孔柱露出，並且在多個過孔柱周圍沉積保護性材料。使用方法包括：使積體電路(IC)裸片與該裝置對準，將IC裸 片接合到該裝置，並且測試IC裸片，使得信號被路由通過多個過孔柱和裝置的襯底。
在附圖中闡述了一個或多個方面的細節，這些附圖僅以例示的方式給出，並且在下面的描述中給出。根據描述、附圖和權利要求，其它特徵、方面和優點將變得顯而易見。在各個附圖中相同的附圖標記和命名指示相同的元件。
100‧‧‧操作環境
102‧‧‧晶片探測器
104‧‧‧探針卡介面
106‧‧‧探針卡
108‧‧‧半導體晶片
110‧‧‧台
112‧‧‧控制系統
114‧‧‧對準機構
202‧‧‧探針
204‧‧‧襯底
208‧‧‧IC裸片
210‧‧‧測試接觸點
404‧‧‧過孔柱
406‧‧‧載體材料
408‧‧‧表面
d‧‧‧深度
tc‧‧‧厚度
412‧‧‧RDL
416‧‧‧跡線
420‧‧‧襯底支撐材料
426‧‧‧保護性材料
下面描述了用於極小節距IC測試的裝置和構造方法的一個或多個方面的細節。描述和附圖中在不同實例中使用相同的附圖標記可以指示相同的元件。
圖1圖示了包括測試積體電路(IC)裸片的探針卡的示例環境。
圖2圖示了被配置用於測試IC裸片的示例探針卡的細節。
圖3圖示了根據一個或多個實施例的用於製作探針卡的示例方法。
圖4圖示了被製造成包括重分佈層(RDL)的襯底和豎直互連通路(過孔)柱的探針卡的示例截面。
圖5圖示了根據一個或多個實施例的用於測試IC裸片的示例方法。
由於多種原因，期望在將積體電路(IC)裸片包封在封裝體中之前測試IC裸片，包括監測晶片製作工藝控制，從製造流程中去除故障IC裸片，或者改進電路設計。在一些實例中，可以以晶片形式(在從晶片切割IC裸片之前)測試IC裸片，而在其它實例中，可以在切割後進行測 試。IC裸片的測試首先在測試儀器與IC裸片上包含的測試接觸點之間建立信號路徑。IC裸片上包含的測試接觸點可以是專用於測試的測試焊盤，而在其它實例中，測試接觸點可以是鍵合焊盤，其不僅用作用於測試的測試接觸點，而且還用作用於將裸片接線到外界(作為封裝工藝的一部分)的鍵合點。IC裸片上的測試接觸點還可以是微凸塊、柱等。
在測試儀器與IC裸片的測試接觸點之間建立信號路徑需要使測試接觸點與導電探針接觸或探測。這種探針通常被佈置在稱為探針卡的機構上。由於測試接觸點的物理位置通常隨IC裸片設計而變化，因此需要穿過介質或襯底的導電跡線的定制佈線來將IC裸片的測試接觸點與測試儀器電連接。
使用與用於製作IC裸片的工具和技術類似的工具和技術的半導體製造工藝提供了匹配IC裸片的幾何形狀的能力。例如，可以利用用於製造高級半導體封裝體的工藝來製造能夠匹配IC裸片的幾何形狀的探針卡，包括諸如焊盤、微凸塊、形成的接線或柱之類的特徵的尺寸和節距。可以應用通孔(豎直互連通路)工藝來製造導電探針，同時可以應用重分佈層(RDL)工藝來將導電跡線佈線穿過襯底並且執行間隔轉換。這種製造技術的組合替代了卡製造技術，卡製造技術根本不具有匹配縮放到更小的節距和特徵尺寸的幾何形狀的能力。
以下討論描述了可以使用極小節距探針卡來測試IC裸片的操作環境和技術。該討論還包括描述可以用於製造這種探針卡的製造技術。在本公開的上下文中，僅以示例方式對操作環境進行參考。
操作環境
圖1示出了包括示例晶片探測器102的一個示例操作環境100。該晶片探測器102通過探針卡介面104與測試儀器(未示出)對接。 探針卡106被包括作為探針卡介面104的一部分，探針卡106具有襯底和具有尖端的多個探針。
在操作環境100中，並且作為測試一個或多個IC裸片的工藝的一部分，包含一個或多個IC裸片的半導體晶片108被定位在晶片探測器102的台110上。使用控制系統112以及對準機構114，該台110將半導體晶片108相對於探針卡106定位，使得被包含在半導體晶片108上的IC裸片的測試接觸點與探針卡106的探針的尖端對準。在一個示例實例中，該對準可以是在對準期間單個IC裸片與單位點探針卡對準以進行單位點測試的對準。在另一個示例實例中，該對準可以是在對準期間多個IC裸片與多位點探針卡對準以進行多位點(並行)測試的對準。
在任一示例實例中，晶片探測器102可以使用視覺識別(作為對準機構114的一部分)來比較半導體晶片108的IC裸片的測試接觸點位置和探針卡106的探針尖端位置，並且執行“最佳擬合”對準演算法。除了諸如測試接觸點位置和探針尖端位置之類的因素之外，最佳擬合算法還可以考慮變數，諸如半導體晶片108的預期熱膨脹(用於在溫度下的測試)、待測試的IC裸片相對於半導體晶片108的中心的位置、半導體晶片108的厚度、探針卡106的標稱中心或台110的歷史定位誤差。這些變數的統計分析可以通過控制系統112來減少，並且用於確定在將IC裸片與探針卡接合之前，由台110使用的定位偏移，這有效地改進了探針與IC裸片進行電接觸的成功率。
在對準之後，晶片探測器102的台110將IC裸片與探針卡106接合，使得探針卡106的探針的尖端與IC裸片的測試接觸點進行電接觸。然後通過多個探針和探針卡106的襯底在IC裸片與測試儀器之間傳達測試信號。測試信號可以支援各種IC裸片測試類型，包括老化/應力測試、功能 性測試或參數測試。
儘管在使用諸如晶片探測器102之類的自動化測試設備(ATE)的上下文中描述了操作環境100，但是半導體晶片108的探測和測試也可以在實驗室中手動地執行而無需晶片探測器102的幫助。在實驗室中，可以利用備選的“臺式(benchtop)”技術來實現半導體晶片108與探針卡106的對準和接合。而且，與將晶片(諸如將半導體晶片108)接合到探針卡相對，可以接合並且測試單個IC裸片(從半導體晶片108切割下來)。
用於極小節距積體電路測試的技術
圖2圖示了被配置用於測試IC裸片的示例探針卡的細節。圖示200描繪了圖1的探針卡介面104和探針卡106的截面。如圖所示，探針卡106包括多個探針，諸如探針202，多個探針可以用於與IC裸片進行電接觸。探針卡106還包括襯底204，襯底204包括多個導電跡線。襯底用作多個探針尖端202與探針卡介面104之間的中間電連接，執行多個導電跡線的空間轉換或扇出。測試信號通過多個探針202和襯底204(例如，多個導電跡線)在IC裸片與探針卡介面(連接到測試儀器)之間傳達。
圖示206描繪了具有多個IC裸片(諸如IC裸片208)的半導體晶片108。每個IC裸片208包括測試接觸點(諸如測試接觸點210)，測試接觸點可以用於測試IC裸片。在一些情況下，測試接觸點210可以是專用於測試目的的測試焊盤，而在其它情況下，測試接觸點210可以是鍵合焊盤，鍵合焊盤不僅用作用於測試的電接觸點，而且還用作用於將IC裸片208接線到外界(作為封裝工藝的一部分)的鍵合點。測試接觸點210還可以是微凸塊、柱等。
圖3圖示了根據一個或多個實施例的用於製作探針卡的示例 方法300。探針卡可以是例如圖1的探針卡106。
在302處，將多個豎直互連通路(過孔)柱(有時稱為插塞)製作到一定厚度的載體材料中。舉例來說，考慮圖4，其圖示了被製造為包括重分佈層(RDL)的襯底和豎直互連通路(過孔)柱的探針卡的示例截面。在402處，將多個過孔柱(諸如過孔柱404)製作到厚度為tc的載體材料406中。載體材料可以是矽基材料、陶瓷基材料、玻璃基材料、砷化鎵材料等。多個過孔柱404從載體材料406的表面408正交地穿透深度d，該深度d小於載體材料406的厚度tc。過孔柱404由導電材料製成，諸如鎢、銅等，並且彼此電隔離。用於製作過孔柱的工藝可以包括作為高級半導體封裝工藝的一部分的用於製造矽通孔(TSV)的工藝，包括光刻(正性或負性光刻膠)、蝕刻(濕法或幹法)、鐳射鑽孔或沉積(物理氣相沉積(PVD)或化學氣相沉積(CVD))工藝。
現在返回參考圖3，在304處，一個或多個重分佈層(RDL)的襯底包括多個跡線，被沉積到載體材料的表面上。繼續本示例，在410處，一個或多個RDL 412被沉積到載體材料406的表面上，包括多個導電跡線，諸如跡線414(注意，圖示的一個或多個RDL和多個跡線為了清楚起見，已經被簡化)。一個或多個RDL 412可以例如通過隨後在諸如聚醯亞胺之類的電介質材料層上層疊由諸如銅之類的導電材料製成的跡線來製作。
每個跡線將過孔柱404與在RDL 412的表面處的相應的互連件416電連接。如圖所示，互連件416是焊球，該焊球可以在提高的溫度下回流以將焊球連接到外部機構的相應焊盤，諸如圖1的探針卡介面104。然而，備選地，互連件416可以是柱、微凸塊、形成的接線或用於彈簧針(pogo-pin)介面的焊盤。在一個實例中，在互連件416不是能夠回流的焊 球的情況下，可能需要機械固定。
用於製作一個或多個RDL 412的工藝可以包括用於在半導體晶片上製造IC裸片的工藝的組合，包括光刻(正性或負性光刻膠)、蝕刻(濕法或幹法)、鐳射鑽孔、沉積(物理氣相沉積(PVD)或化學氣相沉積(CVD))、濺射或鍍制工藝。重要的是，要注意，一個或多個RDL 412實際上用作空間轉換，依賴於跡線414將過孔柱404的窄節距扇出到互連件416。
再次返回參考圖3，在306處，襯底支撐材料被沉積在襯底的頂表面上。繼續本示例，在418處，襯底支撐材料420(諸如基於環氧樹脂的模塑化合物)被沉積在襯底的頂表面上。以液態分配的襯底支撐材料420被沉積，以使得它圍繞互連件416的周界並且維持互連件416的暴露，使得互連件416可以電連接到另一個機構(諸如圖1的探針卡介面104)。可以執行附加工藝(諸如圍繞襯底412的周界蝕刻)，使得襯底支撐材料420也可以如圖所示形成在襯底412的豎直邊緣上。
再次返回參考圖3，在308處，通過去除載體材料來暴露多個過孔柱。繼續本示例的422，已經去除載體材料406以暴露多個過孔柱404。載體材料406的去除可以例如通過在沒有光刻或掩模操作的情況下執行各向同性蝕刻來完成。去除載體材料406的其它技術可以包括光刻和顯影操作與幹法蝕刻或濕法蝕刻工藝(用作半導體製造的一部分)的組合。雖然422圖示了整體被去除的載體材料406，但是在一些實例中，可以保留部分載體材料406。在去除載體材料之後，多個過孔柱404實際上被附接到一個或多個RDL 412的襯底的底表面。
再次參考圖3，在310處，在多個過孔柱周圍填充保護性材料。如在424處所示，保護性材料426(諸如聚醯亞胺(PI)、聚苯並惡唑 (PBO)、基於環氧樹脂的模塑化合物等)可以用於保護過孔柱404的基部並且提供應力消除。可以使用液體分配工藝(諸如旋塗工藝)來施加保護性材料426。在施加保護性材料426之後，過孔柱404的尖端保持被暴露，使得它們可以用於與IC裸片的測試接觸點(諸如圖2的測試接觸點210)進行電接觸。可以在過孔柱404的尖端上執行附加工藝(諸如鍍制)，以便增強尖端電導率或連線性性能。
方法300列舉了製造圖1的探針卡106所必需的操作。在完成方法300之後，可以從材料堆疊(例如，RDL 412、襯底支撐材料420和保護性材料426)切割探針卡106並且與探針卡介面(諸如圖1的探針卡介面104)集成。在互連件416是焊球的情況下，可以使用回流工藝來將探針卡106與探針卡介面104集成。在互連件416是測試接觸點的情況下，可能需要機械固定來將探針卡106與探針卡介面104集成。
可以執行對探針卡介面104的增強，以增強探測卡106在操作環境100內的功能性，包括添加機械順應機構(順應性材料片、彈簧等)。這種增強可以被實施以改進在接合期間過孔柱404的尖端與半導體晶片108的測試接觸點之間的共面性。
根據方法300製作的探針卡106被製作成具有長度小於50um並且尖端直徑小於10um的過孔柱404，從而允許探針卡106用於極小節距積體電路測試。通過方法300的半導體製造技術的組合替代了不具有實現這種尺度的能力的卡製造技術。利用這樣的尺度，過孔柱404可以用於高頻測試，與小的測試接觸點進行電接觸，並且為其它系統(諸如晶片探測器102的台110的定位機構)提供操作餘量。過孔柱404幾何形狀還容納以小於50um的節距間隔開的過孔柱，從而允許與以小於50um的節距間隔開的的測試接觸點電接觸。
圖5圖示了根據一個或多個實施例的用於測試IC裸片的示例方法500。測試IC裸片可以例如在操作環境(諸如圖1的操作環境100)中執行。備選地，IC裸片的測試可以在臺式環境中執行，而不使用圖1的晶片探測器102，並且，替代地，依賴於其它手動或自動定位/接合機構。
在502處，將積體電路(IC)裸片與探針卡對準。探針卡包括一個或多個重分佈層(RDL)的襯底和多個豎直互連通路(過孔)柱。多個過孔柱的基部可以被保護性材料圍繞。IC裸片可以是圖2的IC裸片208。探針卡可以是圖1的探針卡106，其中一個或多個RDL是圖4的RDL 412並且多個過孔柱是圖4的過孔柱404。
例如，可以通過隨後在電介質材料(諸如聚醯亞胺)的層之上層疊由導電材料(諸如銅)製成的跡線來製作一個或多個RDL。
在一些實例中，多個過孔柱可以是例如鎢材料，鎢材料提供優異耐磨特性並且具有穿透可能已經形成在測試焊盤上的氧化物層的能力。在其它實例中，多個柱可以是具有優異導電性能的銅材料。
保護性材料可以是例如聚醯亞胺(PI)材料、聚苯並惡唑(PBO)材料或基於環氧樹脂的模塑複合材料，保護性材料在填充在多個過孔柱的基部周圍時提供對多個過孔柱的應力消除，從而阻止它們的破損或損壞。保護性材料還可以用作電遮罩，從而在IC裸片的測試期間使多個過孔柱之間的“串擾”最小化。
在504處，探針卡被接合到IC裸片，接合使得多個過孔柱的尖端與IC裸片的相應測試接觸點電接觸。探針卡可以是探針卡106，IC裸片可以是IC裸片208，並且過孔柱可以是過孔柱404。IC裸片的測試接觸點可以是圖2的測試接觸點210。
在506處，測試IC裸片。對IC裸片進行測試，使得測試信號 通過探針卡的多個過孔柱以及一個或多個RDL的襯底被傳達至IC裸片以及從IC裸片傳達。IC裸片可以是IC裸片208，過孔柱可以是過孔柱404，一個或多個RDL可以是RDL 412。

Claims (20)

  1. 一種用於測試積體電路(IC)裸片的方法，所述方法包括：將IC裸片與探針卡對準，所述探針卡包括：襯底，所述襯底由一個或多個重分佈層(RDL)製作並且具有在所述襯底的頂表面處的多個互連點；多個豎直互連通路(過孔)柱，每個過孔柱被附接在所述襯底的底表面處，並且通過被佈線穿過所述襯底的導電跡線電連接到所述頂表面處的相應互連點；在所述襯底的所述頂表面上的襯底支撐材料，所述襯底支撐材料圍繞每個互連點的周界並且暴露每個互連點；以及圍繞所述多個過孔柱的保護性材料，所述保護性材料被填充以使得所述多個過孔柱的基部由所述保護性材料保護，並且所述多個過孔柱的尖端保持被暴露；將所述IC裸片接合到所述探針卡，所述接合使得所述多個過孔柱的所述尖端與所述IC裸片的相應測試接觸點進行電接觸；以及測試所述IC裸片，所述測試使得信號通過所述探針卡的所述多個過孔柱和所述襯底被傳達到所述IC裸片或從所述IC裸片被傳達。
  2. 根據權利要求1所述的方法，其中，將所述IC裸片與所述探針卡對準是由晶片探測器使用視覺識別並且執行最佳擬合對準演算法來執行的。
  3. 根據權利要求1所述的方法，其中，將所述IC裸片接合到所述探針卡是由晶片探測器的台執行的。
  4. 根據權利要求1所述的方法，其中，測試所述IC裸片包括老化/應力測試、功能性測試或參數測試。
  5. 根據權利要求1所述的方法，其中，所述方法在實驗室環境中手動地被執行。
  6. 一種用於製作導電裝置的方法，所述方法包括：將多個豎直互連通路(過孔)柱製作到一定厚度的載體材料中，其中每個過孔柱：正交地從所述載體材料的表面穿入所述載體材料中至小於所述載體材料的厚度的深度；被電隔離；並且是導電的；在所述載體材料的頂表面上沉積一個或多個重分佈層(RDL)的襯底，所述RDL包括多個導電跡線，每個跡線從所述襯底的底表面被佈線到所述襯底的頂表面，每個跡線電連接到所述襯底的頂表面處的相應互連件；在所述襯底的頂表面上沉積襯底支撐材料，所述襯底支撐材料圍繞每個互連點的周界並且暴露每個互連點；通過去除所述載體材料的至少一部分來使所述多個過孔柱露出；並且在所述多個過孔柱周圍填充保護性材料，所述保護性材料被填充以使得所述過孔柱的基部由所述保護性材料保護並且所述過孔柱的尖端保持被暴露。
  7. 根據權利要求6所述的方法，其中，製作所述多個過孔柱依賴於幹法蝕刻、濕法蝕刻或鐳射鑽孔工藝。
  8. 根據權利要求6所述的方法，其中，製作所述多個過孔柱依賴於化學氣相沉積(CVD)或物理氣相沉積(PVD)工藝。
  9. 根據權利要求6所述的方法，其中，沉積所述一個或多個RDL的所述 襯底依賴於濺射或鍍制工藝。
  10. 根據權利要求6所述的方法，其中，將所述襯底支撐材料沉積在所述頂表面上依賴於液體分配工藝。
  11. 根據權利要求6所述的方法，其中，使所述多個過孔柱露出依賴於各向同性蝕刻工藝。
  12. 根據權利要求6所述的方法，其中，使所述多個過孔柱露出依賴於至少一種光刻和顯影操作與幹法蝕刻或濕法蝕刻工藝的組合。
  13. 根據權利要求6所述的方法，其中，填充所述保護性材料依賴於液體分配工藝。
  14. 一種探針卡，包括：襯底，所述襯底由一個或多個重分佈層(RDL)製作並且具有在所述襯底的頂表面處的多個互連點；多個豎直互連通路(過孔)柱，每個過孔柱被附接在所述襯底的底表面處，並且通過被佈線穿過所述襯底的導電跡線電連接到所述頂表面處的相應互連點；在所述襯底的所述頂表面上的襯底支撐材料，所述襯底支撐材料圍繞每個互連點的周界並且暴露每個互連點；以及圍繞所述多個過孔柱的保護性材料，所述保護性材料被填充以使得所述過孔柱的基部是由所述保護性材料保護並且所述過孔柱的尖端保持被暴露。
  15. 根據權利要求14所述的探針卡，其中，在所述襯底的所述頂表面處的所述互連點是焊球、柱、微凸塊、形成的接線或焊盤。
  16. 根據權利要求14所述的探針卡，其中，所述多個豎直互連通路(過孔)柱是鎢或銅。
  17. 根據權利要求14所述的探針卡，其中，所述襯底支撐材料是基於環氧樹脂的模塑化合物。
  18. 根據權利要求14所述的探針卡，其中，所述保護性材料是聚醯亞胺(PI)材料、聚苯並惡唑(PBO)材料或基於環氧樹脂的模塑化合物。
  19. 根據權利要求14所述的探針卡，其中，所述過孔是以小於50μm的節距間隔開的柱。
  20. 根據權利要求14所述的探針卡，其中，所述過孔柱的長度小於50μm。
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* Cited by examiner, † Cited by third party
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KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드
CN114270201B (zh) * 2019-08-29 2024-05-14 Hrl实验室有限责任公司 小间距集成刀刃临时结合微结构
CN117199055A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 封装结构及其制作方法、半导体器件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773938B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Probe card, e.g., for testing microelectronic components, and methods for making same
US8957691B2 (en) * 2011-10-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Probe cards for probing integrated circuits
KR20140134287A (ko) * 2012-03-07 2014-11-21 주식회사 아도반테스토 전자 프로브 어셈블리의 공간 변환기로의 트랜스퍼

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