[go: up one dir, main page]

TWI628660B - 解碼方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

解碼方法、記憶體控制電路單元以及記憶體儲存裝置 Download PDF

Info

Publication number
TWI628660B
TWI628660B TW106132003A TW106132003A TWI628660B TW I628660 B TWI628660 B TW I628660B TW 106132003 A TW106132003 A TW 106132003A TW 106132003 A TW106132003 A TW 106132003A TW I628660 B TWI628660 B TW I628660B
Authority
TW
Taiwan
Prior art keywords
voltage
unit
data
physical
group
Prior art date
Application number
TW106132003A
Other languages
English (en)
Other versions
TW201916046A (zh
Inventor
林緯
許祐誠
陳思瑋
楊宇翔
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW106132003A priority Critical patent/TWI628660B/zh
Priority to US15/811,695 priority patent/US10424391B2/en
Application granted granted Critical
Publication of TWI628660B publication Critical patent/TWI628660B/zh
Publication of TW201916046A publication Critical patent/TW201916046A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一種解碼方法、記憶體控制電路單元以及記憶體儲存裝置。此方法包括：當使用第一讀取電壓組的第二電壓從第一實體程式化單元組的第一上實體程式化單元讀取第一資料且此第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，記錄此第二電壓；當使用第二讀取電壓組的第四電壓從第二實體程式化單元組的第一下實體程式化單元讀取第二資料且此第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，記錄此第四電壓；以及根據第二電壓與第四電壓產生查找表並根據此查找表執行解碼操作。

Description

解碼方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種解碼方法、記憶體控制電路單元以及記憶體儲存裝置，且特別是有關於一種產生並使用查找表的解碼方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在使用多框架編碼產生的編碼資料進行解碼以更正資料的錯誤位元的過程中，通常是從多個預先設置的多個讀取電壓組中選擇一個讀取電壓組，並根據所選擇的讀取電壓組來讀取對應的實體程式化單元進行解碼。然而，由於適用於讀取下實體程式化單元的最佳電壓、適用於讀取中實體程式化單元的最佳電壓以及適用讀取於中實體程式化單元的最佳電壓通常非位在同一讀取電壓組中，因此當使用多個讀取電壓組的其中之一來讀取解碼所需的資料時，可能會造成從一實體程式化單元所讀取出的資料的錯誤位元數(或錯誤率)較低，而從其他的實體程式化單元所讀取出的資料的錯誤位元數(或錯誤率)較高的情形，進而降低使用多框架編碼產生的編碼資料進行解碼的成功率。
本發明提供一種解碼方法、記憶體控制電路單元以及記憶體儲存裝置，可以將多個讀取電壓組中用於從實體程式化單元中讀取資料的多個最佳讀取電壓記錄在同一張查找表中，並且使用查找表中的電壓來讀取在解碼過程中所需的資料以使得所讀取出的資料的錯誤位元數(或錯誤率)為最低，藉此提升在解碼過程中更正資料的錯誤的成功率。
本發明提出一種解碼方法，用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元，所述解碼方法包括：使用第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的第一實體程式化單元組；當使用所述多個第一電壓中的第二電壓從第一實體程式化單元組中的第一上實體程式化單元讀取第一資料且所述第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，記錄所述第二電壓；使用第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的第二實體程式化單元組；當使用所述多個第三電壓中的第四電壓從第二實體程式化單元組中的第一下實體程式化單元讀取第二資料且所述第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，記錄所述第四電壓；根據第二電壓以及第四電壓產生查找表；以及根據所述查找表執行解碼操作。
在本發明的一實施例中，其中所述多個實體程式化單元組之中的每一個實體程式化單元組還具有中實體程式化單元，所述解碼方法更包括：使用第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的第三實體程式化單元組；以及當使用所述多個第五電壓中的第六電壓從所述第三實體程式化單元組中的第一中實體程式化單元讀取第三資料且所述第三資料的第三錯誤位元數非大於第三錯誤位元數門檻值時，記錄所述第六電壓，其中根據所述第二電壓以及所述第四電壓產生所述查找表的步驟包括：根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的步驟包括：根據所述查找表中的第二電壓，從所述多個實體程式化單元組中的第四實體程式化單元組的第二上實體程式化單元讀取第四資料；根據所述查找表中的第六電壓，從所述多個實體程式化單元組中的第五實體程式化單元組的第二中實體程式化單元讀取第五資料；以及根據所述查找表中的第四電壓，從所述多個實體程式化單元組中的第六實體程式化單元組的第二下實體程式化單元讀取第六資料。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的步驟更包括：從所述多個實體程式化單元組中讀取第一編碼資料；以及根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中第七資料的錯誤。
在本發明的一實施例中，所述方法更包括：預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組
本發明提出一種記憶體控制電路單元，用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元，所述記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。記憶體管理電路用以執行下述運作：使用第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的第一實體程式化單元組；當使用所述多個第一電壓中的第二電壓從第一實體程式化單元組中的第一上實體程式化單元讀取第一資料且所述第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，記錄所述第二電壓；使用第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的第二實體程式化單元組；當使用所述多個第三電壓中的第四電壓從第二實體程式化單元組中的第一下實體程式化單元讀取第二資料且所述第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，記錄所述第四電壓；根據第二電壓以及第四電壓產生查找表；以及根據所述查找表執行解碼操作。
在本發明的一實施例中，所述多個實體程式化單元組之中的每一個實體程式化單元組還具有中實體程式化單元，其中記憶體管理電路還用以執行下述運作：使用第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的第三實體程式化單元組；以及當使用所述多個第五電壓中的第六電壓從所述第三實體程式化單元組中的第一中實體程式化單元讀取第三資料且所述第三資料的第三錯誤位元數非大於第三錯誤位元數門檻值時，記錄所述第六電壓。其中根據所述第二電壓以及所述第四電壓產生所述查找表的運作中，記憶體管理電路根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的運作中，記憶體管理電路根據所述查找表中的第二電壓，從所述多個實體程式化單元組中的第四實體程式化單元組的第二上實體程式化單元讀取第四資料，根據所述查找表中的第六電壓，從所述多個實體程式化單元組中的第五實體程式化單元組的第二中實體程式化單元讀取第五資料，以及根據所述查找表中的第四電壓，從所述多個實體程式化單元組中的第六實體程式化單元組的第二下實體程式化單元讀取第六資料。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的運作中，所述記憶體管理電路從所述多個實體程式化單元組中讀取第一編碼資料，以及所述記憶體管理電路根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中第七資料的錯誤。
在本發明的一實施例中，所述記憶體管理電路預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組。
在本發明提出一種記憶體儲存裝置，此記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，並用以執行下述運作：使用第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的第一實體程式化單元組；當使用所述多個第一電壓中的第二電壓從第一實體程式化單元組中的第一上實體程式化單元讀取第一資料且所述第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，記錄所述第二電壓；使用第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的第二實體程式化單元組；當使用所述多個第三電壓中的第四電壓從第二實體程式化單元組中的第一下實體程式化單元讀取第二資料且所述第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，記錄所述第四電壓；根據第二電壓以及第四電壓產生查找表；以及根據所述查找表執行解碼操作。
在本發明的一實施例中，所述多個實體程式化單元組之中的每一個實體程式化單元組還具有中實體程式化單元，其中記憶體控制電路單元還用以執行下述運作：使用第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的第三實體程式化單元組；以及當使用所述多個第五電壓中的第六電壓從所述第三實體程式化單元組中的第一中實體程式化單元讀取第三資料且所述第三資料的第三錯誤位元數非大於第三錯誤位元數門檻值時，記錄所述第六電壓。其中根據所述第二電壓以及所述第四電壓產生所述查找表的運作中，記憶體控制電路單元根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的運作中，記憶體控制電路單元根據所述查找表中的第二電壓，從所述多個實體程式化單元組中的第四實體程式化單元組的第二上實體程式化單元讀取第四資料，根據所述查找表中的第六電壓，從所述多個實體程式化單元組中的第五實體程式化單元組的第二中實體程式化單元讀取第五資料，以及根據所述查找表中的第四電壓，從所述多個實體程式化單元組中的第六實體程式化單元組的第二下實體程式化單元讀取第六資料。
在本發明的一實施例中，其中根據所述查找表執行所述解碼操作的運作中，所述記憶體控制電路單元從所述多個實體程式化單元組中讀取第一編碼資料，以及根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中第七資料的錯誤。
在本發明的一實施例中，所述記憶體控制電路單元預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組。
基於上述，本發明的解碼方法、記憶體控制電路單元以及記憶體儲存裝置，可以將多個讀取電壓組中用於從實體程式化單元中讀取資料的多個最佳讀取電壓記錄在同一張查找表中，並且在使用多框架編碼產生的編碼資料進行解碼的過程中，可以使用查找表中的電壓來讀取對應的資料以使得所讀取出的資料的錯誤位元數(或錯誤率)為最低，藉此提升後續根據所讀取出的資料與編碼資料進行解碼以更正資料的錯誤的成功率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓VA~VC於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是“1”時表示對應的記憶胞通道導通，而驗證位元是“0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
其中，值得說明的是，圖9的8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖6中同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成2個實體程式化單元，亦即上實體程式化單元與下實體程式化單元。而一個上實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖8中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖8中讀取電壓VB與讀取電壓VC來識別此上實體程式化單元中每一位元的值。
或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元，亦即上實體程式化單元、中實體程式化單元與下實體程式化單元。而一個上實體程式化單元、一個中實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖9中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一中實體程式化單元時，可以採用如圖9中的讀取電壓VB與讀取電壓VC來識別此中實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖9中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此上實體程式化單元中每一位元的值。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
請參照圖10，在本範例實施例中，假設一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖7，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖12，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b 11、b 21、…、b p1會被編碼為編碼資料820中的位元b o1，位於位置801(2)的位元b 12、b 22、…、b p2會被編碼為編碼資料820中的位元b o2；以此類推，位於位置801(r)的位元b 1r、b 2r、…、b pr會被編碼為編碼資料820中的位元b or。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖12的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制嘗試從實體程式化單元810(0)中讀取出正確的資料。關於重新讀取機制的細節請容後詳述。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
在本範例實施例中，記憶體管理電路702會為可複寫式非揮發性記憶體406配置一預設讀取電壓組。例如，在可複寫式非揮性記憶體模組406為8階記憶胞NAND型記憶體模組的例子中，預設讀取電壓組中包括如圖9中的讀取電壓VA~VG等多個電壓。並且，在對可複寫式非揮發性記憶體406中進行讀取時，記憶體管理電路702會先採用此預設的讀取電壓組來讀取儲存於可複寫式非揮發性記憶體406中的資料。
例如，圖13是根據本範例實施例所繪示之實體抹除單元中的多個實體程式化單元組的範例示意圖。
請參照圖13，當欲讀取資料時，記憶體管理電路702首先會採用預設讀取電壓組(例如，圖9中的讀取電壓VA~VG)來讀取資料。
例如，倘若記憶體管理電路702欲從實體程式化單元組1301(亦稱為，第二實體程式化單元組)中的下實體程式化單元L_0(亦稱為，第一下實體程式化單元)讀取資料時，記憶體管理電路702首先會採用預設讀取電壓組中的讀取電壓VA來從下實體程式化單元L_0中讀取資料(以下稱為第二資料)。例如，記憶體管理電路702會採用預設讀取電壓組中的讀取電壓VA來識別此實體頁面中每一位元的值。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第二資料的錯誤檢查與校正碼(即，冗餘位元)來進行錯誤檢查與校正程序。在錯誤檢查與校正程序中，記憶體管理電路702會判斷第二資料中的錯誤位元的數目是否大於一預設錯誤位元數門檻值。在本範例實施例中，假設發生在第二資料中的錯誤位元的數目大於此預設錯誤位元數門檻值時，記憶體管理電路702會判斷無法正確取得下實體程式化單元L_0中的資料，記憶體管理電路702會使用重新讀取(Retry-Read)機制，重新從下實體程式化單元L_0中讀取資料。
例如，圖14A至圖14C是根據本發明的一範例實施例所繪示的用於重新讀取機制的讀取電壓組的示意圖。
請同時參照圖13與圖14A至圖14C，在本範例實施例中，記憶體管理電路702會預先配置(或設定)用於重新讀取機制的讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3。讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3中的每一個讀取電壓組會包括多個讀取電壓。例如，讀取電壓組RR1可以包括用於讀取下實體程式化單元的讀取電壓VA_1、用於讀取中實體程式化單元的讀取電壓VB_1與讀取電壓VC_1以及用於讀取上實體程式化單元的讀取電壓VD_1、讀取電壓VE_1、讀取電壓VF_1與讀取電壓VG_1。讀取電壓組RR2可以包括用於讀取下實體程式化單元的讀取電壓VA_2、用於讀取中實體程式化單元的讀取電壓VB_2與讀取電壓VC_2以及用於讀取上實體程式化單元的讀取電壓VD_2、讀取電壓VE_2、讀取電壓VF_2與讀取電壓VG_2。讀取電壓組RR3可以包括用於讀取下實體程式化單元的讀取電壓VA_3、用於讀取中實體程式化單元的讀取電壓VB_3與讀取電壓VC_3以及用於讀取上實體程式化單元的讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3。須說明的是，在本範例實施例中僅列出三個讀取電壓組，然而在其他實施例中，記憶體管理電路702還可以預先配置(或設定)更多或更少個用於重新讀取機制的讀取電壓組。
在重新讀取(Retry-Read)機制中，記憶體管理電路702會從上述的讀取電壓組RR1~RR3中依序選擇讀取電壓組，並根據所選擇的讀取電壓組中的電壓重新從下實體程式化單元L_0中讀取資料。例如，記憶體管理電路702會先選擇讀取電壓組RR1，並根據RR1中的讀取電壓VA_1來讀取下實體程式化單元L_0的第二資料。在此須注意的是，當使用不同的讀取電壓來讀取同一個實體程式化單元中的資料(例如，下實體程式化單元L_0的第二資料)時，所取得的第二資料的錯誤位元數(或錯誤發生的機率)可能不相同。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第二資料的錯誤檢查與校正碼(即，冗餘位元)來計算發生在第二資料中的錯誤位元的數目(亦稱為，第二錯誤位元數)，並且將此第二錯誤位元數記錄為一錯誤位元數門檻值(亦稱為，第二錯誤位元數門檻值)。
之後，記憶體管理電路702會再選擇讀取電壓組RR2，並根據RR2中的讀取電壓VA_2來讀取下實體程式化單元L_0的第二資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第二資料的錯誤檢查與校正碼(即，冗餘位元)來計算第二資料中的第二錯誤位元數，並且判斷使用讀取電壓VA_2來讀取時所產生的第二錯誤位元數是否大於上述的第二錯誤位元數門檻值。在此假設使用讀取電壓VA_2來讀取時所產生的第二錯誤位元數大於上述的第二錯誤位元數門檻值，故記憶體管理電路702不更改上述的第二錯誤位元數門檻值。
之後，記憶體管理電路702還會再選擇讀取電壓組RR3，並根據RR3中的讀取電壓VA_3來讀取下實體程式化單元L_0的第二資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第二資料的錯誤檢查與校正碼(即，冗餘位元)來計算第二資料中的第二錯誤位元數，並且判斷使用讀取電壓VA_3來讀取時所產生的第二錯誤位元數是否大於上述的第二錯誤位元數門檻值。在此假設使用讀取電壓VA_3來讀取時所產生的第二錯誤位元數大於上述的第二錯誤位元數門檻值，故記憶體管理電路702不更改上述的第二錯誤位元數門檻值。
特別是，圖15是根據本發明的一範例實施例所繪示的用於記錄最佳的讀取電壓的查找表的示意圖。
請參照圖15，在分別使用了讀取電壓組RR1、讀取電壓組RR3與讀取電壓組RR3讀取下實體程式化單元L_0後，記憶體管理電路702可以根據上述第二錯誤位元數門檻值，判斷出讀取電壓組RR1(亦稱為，第二讀取電壓組)中用於讀取下實體程式化單元L_0的讀取電壓VA_1為非大於第二錯誤位元數門檻值，故記憶體管理電路702可以將讀取電壓VA_1(亦稱為，第四電壓)記錄至查找表T1中。也就是說，在讀取電壓組RR1至讀取電壓組RR3中，用於讀取下實體程式化單元的最佳電壓為讀取電壓VA_1，且使用讀取電壓VA_1來讀取下實體程式化單元時所得到的第二錯誤位元數為最小。
在此須說明的是，在上述執行重新讀取機制以讀取下實體程式化單元L_0的資料的運作中，倘若經過上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3重新讀取仍無法正確地取得下實體程式化單元L_0的資料時，記憶體管理電路702會接著使用多框架編碼產生的編碼資料進行解碼，以嘗試取得下實體程式化單元L_0的資料。此外，倘若使用上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3的其中之一重新讀取下實體程式化單元L_0可以正確地取得下實體程式化單元L_0的資料時，記憶體管理電路702可以取得正確的資料並回覆讀取的請求。
此外，請再次參照圖13與圖14A至圖14C倘若記憶體管理電路702欲從實體程式化單元組1303(亦稱為，第三實體程式化單元組)中的中實體程式化單元M_1(亦稱為，第一中實體程式化單元)讀取資料時，記憶體管理電路702首先會採用預設讀取電壓組中的讀取電壓VB與讀取電壓VC來從中實體程式化單元M_1中讀取資料(以下稱為第三資料)。例如，記憶體管理電路702會採用預設讀取電壓組中的讀取電壓VB與讀取電壓VC來識別此實體頁面中每一位元的值。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第三資料的錯誤檢查與校正碼(即，冗餘位元)來進行錯誤檢查與校正程序。在錯誤檢查與校正程序中，記憶體管理電路702會判斷第三資料中的錯誤位元的數目是否大於一預設錯誤位元數門檻值。在本範例實施例中，假設發生在第三資料中的錯誤位元的數目大於此預設錯誤位元數門檻值時，記憶體管理電路702會判斷無法正確取得中實體程式化單元M_1中的資料，記憶體管理電路702會使用重新讀取(Retry-Read)機制，重新從中實體程式化單元M_1中讀取資料。
在重新讀取(Retry-Read)機制中，記憶體管理電路702會從上述的讀取電壓組RR1~RR3中依序選擇讀取電壓組，並根據所選擇的讀取電壓組中的電壓重新從中實體程式化單元M_1中讀取資料。例如，記憶體管理電路702會先選擇讀取電壓組RR1，並根據RR1中的讀取電壓VB_1與讀取電壓VC_1來讀取中實體程式化單元M_1的第三資料。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第三資料的錯誤檢查與校正碼(即，冗餘位元)來計算發生在第三資料中的錯誤位元的數目(亦稱為，第三錯誤位元數)，並且將此第三錯誤位元數記錄為一錯誤位元數門檻值(亦稱為，第三錯誤位元數門檻值)。
之後，記憶體管理電路702會再選擇讀取電壓組RR2，並根據RR2中的讀取電壓VB_2與讀取電壓VC_2來讀取中實體程式化單元M_1的第三資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第三資料的錯誤檢查與校正碼(即，冗餘位元)來計算第三資料中的第三錯誤位元數，並且判斷使用讀取電壓VB_2與讀取電壓VC_2來讀取時所產生的第三錯誤位元數是否大於上述的第三錯誤位元數門檻值。在此假設使用讀取電壓VB_2與讀取電壓VC_2來讀取時所產生的第三錯誤位元數非大於(例如，小於)上述的第三錯誤位元數門檻值，記憶體管理電路702會將上述的第三錯誤位元數門檻值更改為使用讀取電壓VB_2與讀取電壓VC_2來讀取時所產生的第三錯誤位元數。
之後，記憶體管理電路702還會再選擇讀取電壓組RR3，並根據RR3中的讀取電壓VB_3與讀取電壓VC_3來讀取中實體程式化單元M_1的第三資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第三資料的錯誤檢查與校正碼(即，冗餘位元)來計算第三資料中的第三錯誤位元數，並且判斷使用讀取電壓VB_3與讀取電壓VC_3來讀取時所產生的第三錯誤位元數是否大於上述的第三錯誤位元數門檻值。在此假設使用讀取電壓VB_3與讀取電壓VC_3來讀取時所產生的第三錯誤位元數大於上述的第三錯誤位元數門檻值，故記憶體管理電路702不更改上述的第三錯誤位元數門檻值。
在分別使用了讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3讀取中實體程式化單元M_1後，記憶體管理電路702可以根據上述第三錯誤位元數門檻值，判斷出使用讀取電壓組RR2(亦稱為，第三讀取電壓組)中用於讀取中實體程式化單元M_1的讀取電壓VB_2與讀取電壓VC_2來讀取時所產生的第一錯誤位元數為非大於第三錯誤位元數門檻值，故記憶體管理電路702可以將讀取電壓VB_2與讀取電壓VC_2 (統稱為，第六電壓)記錄至查找表T1中。也就是說，在讀取電壓組RR1至讀取電壓組RR3中，用於讀取中實體程式化單元的最佳電壓為讀取電壓VB_2與讀取電壓VC_2，且使用讀取電壓VB_2與讀取電壓VC_2來讀取中實體程式化單元時所得到的第三錯誤位元數為最小。
在此須說明的是，在上述執行重新讀取機制以讀取中實體程式化單元M_1的資料的運作中，倘若經過上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3重新讀取仍無法正確地取得中實體程式化單元M_1的資料時，記憶體管理電路702會接著使用多框架編碼產生的編碼資料進行解碼，以嘗試取得中實體程式化單元M_1的資料。此外，倘若使用上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3的其中之一重新讀取中實體程式化單元M_1可以正確地取得中實體程式化單元M_1的資料時，記憶體管理電路702可以取得正確的資料並回覆讀取的請求。
此外，倘若記憶體管理電路702欲從實體程式化單元組1305(亦稱為，第一實體程式化單元組)中的上實體程式化單元U_2(亦稱為，第一上實體程式化單元)讀取資料時，記憶體管理電路702首先會採用預設讀取電壓組中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來從上實體程式化單元U_2中讀取資料(以下稱為第一資料)。例如，記憶體管理電路702會採用預設讀取電壓組中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此實體頁面中每一位元的值。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第一資料的錯誤檢查與校正碼(即，冗餘位元)來進行錯誤檢查與校正程序。在錯誤檢查與校正程序中，記憶體管理電路702會判斷第一資料中的錯誤位元的數目是否大於一預設錯誤位元數門檻值。在本範例實施例中，假設發生在第一資料中的錯誤位元的數目大於此預設錯誤位元數門檻值時，記憶體管理電路702會判斷無法正確取得上實體程式化單元U_2中的資料，記憶體管理電路702會使用重新讀取(Retry-Read)機制，重新從上實體程式化單元U_2中讀取資料。
在重新讀取(Retry-Read)機制中，記憶體管理電路702會從上述的讀取電壓組RR1~RR3中依序選擇讀取電壓組，並根據所選擇的讀取電壓組中的電壓重新從上實體程式化單元U_2中讀取資料。例如，記憶體管理電路702會先選擇讀取電壓組RR1，並根據RR1中的讀取電壓VD_1、讀取電壓VE_1、讀取電壓VF_1與讀取電壓VG_1來讀取上實體程式化單元U_2的第一資料。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第一資料的錯誤檢查與校正碼(即，冗餘位元)來計算發生在第一資料中的錯誤位元的數目(亦稱為，第一錯誤位元數)，並且將此的一錯誤位元數記錄為一錯誤位元數門檻值(亦稱為，第一錯誤位元數門檻值)。
之後，記憶體管理電路702會再選擇讀取電壓組RR2，並根據RR2中的讀取電壓VD_2、讀取電壓VE_2、讀取電壓VF_2與讀取電壓VG_2來讀取上實體程式化單元U_2的第一資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第一資料的錯誤檢查與校正碼(即，冗餘位元)來計算第一資料中的第一錯誤位元數，並且判斷使用讀取電壓VD_2、讀取電壓VE_2、讀取電壓VF_2與讀取電壓VG_2來讀取時所產生的第一錯誤位元數是否大於上述的第一錯誤位元數門檻值。在此假設使用讀取電壓VD_2、讀取電壓VE_2、讀取電壓VF_2與讀取電壓VG_2來讀取時所產生的第一錯誤位元數大於上述的第一錯誤位元數門檻值，則記憶體管理電路702不更改上述的第一錯誤位元數門檻值。
之後，記憶體管理電路702還會再選擇讀取電壓組RR3，並根據RR3中的讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取上實體程式化單元U_2的第一資料。在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之第一資料的錯誤檢查與校正碼(即，冗餘位元)來計算第一資料中的第一錯誤位元數，並且判斷使用讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取時所產生的第一錯誤位元數是否大於上述的第一錯誤位元數門檻值。在此假設使用讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取時所產生的第一錯誤位元數非大於(例如，小於)上述的第一錯誤位元數門檻值，故記憶體管理電路702會將上述的第一錯誤位元數門檻值更改為使用讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取時所產生的第一錯誤位元數。
在分別使用了讀取電壓組RR1、讀取電壓組RR3與讀取電壓組RR3讀取上實體程式化單元U_2後，記憶體管理電路702可以根據上述第一錯誤位元數門檻值，判斷出讀取電壓組RR3(亦稱為第一電壓組)中用於讀取上實體程式化單元U_2的讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取時所產生的第一錯誤位元數為非小於第一錯誤位元數門檻值，故記憶體管理電路702可以將讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3 (統稱為，第二電壓)記錄至查找表T1中。也就是說，在讀取電壓組RR1至讀取電壓組RR3中，用於讀取上實體程式化單元的最佳電壓為讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3，且使用讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3來讀取上實體程式化單元時所得到的第一錯誤位元數為最小。
在此須說明的是，在上述執行重新讀取機制以讀取上實體程式化單元U_2的資料的運作中，倘若經過上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3重新讀取仍無法正確地取得上實體程式化單元U_2的資料時，記憶體管理電路702會接著使用多框架編碼產生的編碼資料進行解碼，以嘗試取得上實體程式化單元U_2的資料。此外，倘若使用上述讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3的其中之一重新讀取上實體程式化單元U_2可以正確地取得上實體程式化單元U_2的資料時，記憶體管理電路702可以取得正確的資料並回覆讀取的請求。
也就是說，在本發明的重新讀取(Retry-Read)機制中，記憶體管理電路702會記錄用於讀取下實體程式化單元的最佳讀取電壓、用於讀取中實體程式化單元的最佳讀取電壓以及用於讀取上實體程式化單元的最佳讀取電壓，並根據此些電壓值產生查找表T1。
特別是，在本範例實施例中，多框架編碼的方法是根據上實體程式化單元、中實體程式化單元以及下實體程式化單元來混合編碼以產生編碼資料。然而，在習知的使用多框架編碼產生的編碼資料進行解碼的過程中，通常是選擇預設讀取電壓組、讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3的其中之一，並根據所選擇的讀取電壓組來讀取對應的實體程式化單元進行解碼。然而，由於適用於讀取下實體程式化單元的最佳電壓、適用於讀取中實體程式化單元的最佳電壓以及適用讀取於中實體程式化單元的最佳電壓並非位在同一讀取電壓組中，因此當使用讀取電壓組、讀取電壓組RR1、讀取電壓組RR2與讀取電壓組RR3的其中之一來讀取解碼所需的資料時，可能會造成所讀取出的一實體程式化單元(例如，下實體程式化單元)的錯誤位元數(或錯誤率)較低，而其他所讀取出的實體程式化單元(例如，中實體程式化單元與上實體程式化單元)的錯誤位元數(或錯誤率)較高的情形，進而降低使用多框架編碼產生的編碼資料進行解碼的成功率。
基於此原因，本發明將讀取電壓組RR1~RR2中用於讀取下實體程式化單元的最佳讀取電壓、用於讀取中實體程式化單元的最佳讀取電壓以及用於讀取上實體程式化單元的最佳讀取電壓分別記錄在同一張查找表T1中，並且在使用多框架編碼產生的編碼資料進行解碼的過程中，記憶體管理電路702會使用查找表T1中的電壓來讀取對應的資料以使得所讀取出的上實體程式化單元、中實體程式化單元以及下實體程式化單元的錯誤位元數(或錯誤率)皆為最低，並根據所讀取出的資料與編碼資料進行解碼以更正資料的錯誤。
舉例來說，請再次參照圖13與圖15，假設一編碼資料是根據下實體程式化單元L_4、下實體程式化單元L_5、中實體程式化單元M_2、中實體程式化單元M_3以及上實體程式化單元U_0、上實體程式化單元U_1來編碼產生。倘若上實體程式化單元U_0使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。此時，記憶體管理電路702會根據查找表T1中的讀取電壓VA_1從下實體程式化單元L_4以及下實體程式化單元L_5中讀取出資料(在此統稱為，第六資料)。特別是，下實體程式化單元L_4以及下實體程式化單元L_5可以統稱為「第二下實體程式化單元」，而下實體程式化單元L_4以及下實體程式化單元L_5所屬的實體程式化單元組1309與實體程式化單元組1311可以統稱為「第六實體程式化單元組」。
類似地，記憶體管理電路702會根據查找表T1中的讀取電壓VB_2與讀取電壓VC_2從中實體程式化單元M_2、中實體程式化單元M_3中讀取出資料(在此統稱為，第五資料)。特別是，中實體程式化單元M_2、中實體程式化單元M_3可以統稱為「第二中實體程式化單元」，而中實體程式化單元M_2、中實體程式化單元M_3所屬的實體程式化單元組1305與實體程式化單元組1307可以統稱為「第五實體程式化單元組」。
類似地，記憶體管理電路702會根據查找表T1中的讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3從上實體程式化單元U_1中讀取出資料(在此稱為，第四資料)。特別是，上實體程式化單元U_1可以統稱為「第二上實體程式化單元」，而上實體程式化單元U_1所屬的實體程式化單元組1303可以稱為「第四實體程式化單元組」。
此外，記憶體管理電路702還可以讀取出對應實體程式化單元L_4、下實體程式化單元L_5、中實體程式化單元M_2、中實體程式化單元M_3、上實體程式化單元U_0以及上實體程式化單元U_1的編碼資料(亦稱為，第一編碼資料)，並且會根據此編碼資料與前述使用查找表T1讀取出的第四資料、第五資料與第六資料進行解碼以更正上實體程式化單元U_0中的資料(亦稱為，第七資料)的錯誤。
須注意的是，在上述的範例中，查找表T1是用於8階記憶胞NAND型記憶體模組，然而本發明不限於此。在一範例實施例中，也可以根據4階記憶胞NAND型記憶體模組的多個讀取電壓組來產生查找表，而此查找表中會包括用於讀取上實體程式化單元的最佳電壓與用於讀取下實體程式化單元的最佳電壓，並且此查找表中的電壓可以用來讀取4階記憶胞NAND型記憶體模組中對應的上實體程式化單元與下實體程式化單元的資料，並根據所讀取出的資料以及編碼資料進行解碼的運作。
圖16是根據一範例實施例繪示的查找表產生方法的流程圖。
請參照圖16，在步驟S1601中，記憶體管理電路702使用第一讀取電壓組中的多個第一電壓讀取多個實體程式化單元組中的第一實體程式化單元組。當使用所述多個第一電壓中的第二電壓從第一實體程式化單元組中的第一上實體程式化單元讀取第一資料且此第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，在步驟S1603中，記憶體管理電路702記錄此第二電壓。
在步驟S1605中，記憶體管理電路702使用第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的第三實體程式化單元組。當使用所述多個第五電壓中的第六電壓從第三實體程式化單元組中的第一中實體程式化單元讀取第三資料且此第三資料的第三錯誤位元數非大於第三錯誤位元數門檻值時，在步驟S1607中，記憶體管理電路702記錄此第六電壓。
在步驟S1609中，記憶體管理電路702使用第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的第二實體程式化單元組。當使用所述多個第三電壓中的第四電壓從第二實體程式化單元組中的第一下實體程式化單元讀取第二資料且此第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，在步驟S1611中，記憶體管理電路702記錄此第四電壓。
之後，在步驟S1613中，記憶體管理電路702根據第二電壓、第四電壓以及第六電壓產生查找表。並且在步驟S1615中，記憶體管理電路702根據此查找表執行解碼操作。
圖17是根據一範例實施例繪示的解碼方法的流程圖。
在步驟S1701中，記憶體管理電路702根據查找表中的第二電壓，從多個實體程式化單元組中的第四實體程式化單元組的第二上實體程式化單元讀取第四資料。在步驟S1703中，記憶體管理電路702根據查找表中的第六電壓，從多個實體程式化單元組中的第五實體程式化單元組的第二中實體程式化單元讀取第五資料。在步驟S1705中，記憶體管理電路702根據查找表中的第四電壓，從多個實體程式化單元組中的第六實體程式化單元組的第二下實體程式化單元讀取第六資料。在步驟S1707中，記憶體管理電路702從多個實體程式化單元組中讀取第一編碼資料。最後在步驟S1709中，記憶體管理電路702根據第四資料、第五資料、第六資料以及第一編碼資料進行解碼以更正多個實體程式化單元組中一第七資料的錯誤。
綜上所述，本發明的解碼方法、記憶體控制電路單元以及記憶體儲存裝置，可以將多個讀取電壓組中用於從實體程式化單元中讀取資料的多個最佳讀取電壓記錄在同一張查找表中，並且在使用多框架編碼產生的編碼資料進行解碼的過程中，記憶體管理電路702可以使用查找表T1中的電壓來讀取對應的資料以使得所讀取出的資料的錯誤位元數(或錯誤率)為最低，藉此提升後續根據所讀取出的資料與編碼資料進行解碼以更正資料的錯誤的成功率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
502‧‧‧記憶胞
504‧‧‧位元線
506‧‧‧字元線
508‧‧‧共用源極線
512‧‧‧選擇閘汲極電晶體
514‧‧‧選擇閘源極電晶體
LSB‧‧‧最低有效位元
CSB‧‧‧中間有效位元
MSB‧‧‧最高有效位元
VA、VB、VC、VD、VE、VF、VG、VA_1、VB_1、VC_1、VD_1、VE_1、VF_1、VG_1、VA_2、VB_2、VC_2、VD_2、VE_2、VF_2、VG_2、VA_3、VB_3、VC_3、VD_3、VE_3、VF_3、VG_3‧‧‧讀取電壓
L_0~L_N‧‧‧下實體程式化單元
M_0~M_N‧‧‧中實體程式化單元
U_0~U_N‧‧‧上實體程式化單元
1301、1303、1305、1307、1309‧‧‧實體程式化單元組
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤檢查與校正電路
710‧‧‧緩衝記憶體
712‧‧‧電源管理電路
801(1)~801(r)‧‧‧位置
820‧‧‧編碼資料
810(0)~810(E)‧‧‧實體程式化單元
RR1、RR2、RR3‧‧‧讀取電壓組
T1‧‧‧查找表
步驟S1601‧‧‧使用第一讀取電壓組中的多個第一電壓讀取多個實體程式化單元組中的第一實體程式化單元組的步驟
步驟S1603‧‧‧當使用所述多個第一電壓中的第二電壓從第一實體程式化單元組中的第一上實體程式化單元讀取第一資料且此第一資料的第一錯誤位元數非大於第一錯誤位元數門檻值時，記錄此第二電壓的步驟
步驟S1605‧‧‧使用第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的第三實體程式化單元組的步驟
步驟S1607‧‧‧當使用所述多個第五電壓中的第六電壓從第三實體程式化單元組中的第一中實體程式化單元讀取第三資料且此第三資料的第三錯誤位元數非大於第三錯誤位元數門檻值時，記錄此第六電壓的步驟
步驟S1609‧‧‧使用第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的第二實體程式化單元組的步驟
步驟S1611‧‧‧當使用所述多個第三電壓中的第四電壓從第二實體程式化單元組中的第一下實體程式化單元讀取第二資料且此第二資料的第二錯誤位元數非大於第二錯誤位元數門檻值時，記錄此第四電壓的步驟
步驟S1613‧‧‧根據第二電壓、第四電壓以及第六電壓產生查找表的步驟
步驟S1615‧‧‧根據此查找表執行解碼操作的步驟
步驟S1701‧‧‧根據查找表中的第二電壓，從多個實體程式化單元組中的第四實體程式化單元組的第二上實體程式化單元讀取第四資料的步驟
步驟S1703‧‧‧根據查找表中的第六電壓，從多個實體程式化單元組中的第五實體程式化單元組的第二中實體程式化單元讀取第五資料的步驟
步驟S1705‧‧‧根據查找表中的第四電壓，從多個實體程式化單元組中的第六實體程式化單元組的第二下實體程式化單元讀取第六資料的步驟
步驟S1707‧‧‧從多個實體程式化單元組中讀取第一編碼資料的步驟
步驟S1709‧‧‧根據第四資料、第五資料、第六資料以及第一編碼資料進行解碼以更正多個實體程式化單元組中一第七資料的錯誤的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。 圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。 圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖13是根據本範例實施例所繪示之實體抹除單元中的多個實體程式化單元組的範例示意圖。 圖14A至圖14C是根據本發明的一範例實施例所繪示的用於重新讀取機制的讀取電壓組的示意圖。 圖15是根據本發明的一範例實施例所繪示的用於記錄最佳的讀取電壓的查找表的示意圖。 圖16是根據一範例實施例繪示的查找表產生方法的流程圖。 圖17是根據一範例實施例繪示的解碼方法的流程圖。

Claims (15)

  1. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元，所述解碼方法包括： 使用一第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的一第一實體程式化單元組； 當使用所述多個第一電壓中的至少一第二電壓從所述第一實體程式化單元組中的一第一上實體程式化單元讀取一第一資料且所述第一資料的一第一錯誤位元數非大於一第一錯誤位元數門檻值時，記錄所述第二電壓； 使用一第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的一第二實體程式化單元組； 當使用所述多個第三電壓中的至少一第四電壓從所述第二實體程式化單元組中的一第一下實體程式化單元讀取一第二資料且所述第二資料的一第二錯誤位元數非大於一第二錯誤位元數門檻值時，記錄所述第四電壓； 根據所述第二電壓以及所述第四電壓產生一查找表；以及 根據所述查找表執行一解碼操作。
  2. 如申請專利範圍第1項所述之解碼方法，其中所述多個實體程式化單元組之中的每一個實體程式化單元組還具有一中實體程式化單元，所述解碼方法更包括： 使用一第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的一第三實體程式化單元組；以及 當使用所述多個第五電壓中的至少一第六電壓從所述第三實體程式化單元組中的一第一中實體程式化單元讀取一第三資料且所述第三資料的一第三錯誤位元數非大於一第三錯誤位元數門檻值時，記錄所述第六電壓， 其中根據所述第二電壓以及所述第四電壓產生所述查找表的步驟包括： 根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
  3. 如申請專利範圍第2項所述之解碼方法，其中根據所述查找表執行所述解碼操作的步驟包括： 根據所述查找表中的所述第二電壓，從所述多個實體程式化單元組中的一第四實體程式化單元組的一第二上實體程式化單元讀取一第四資料； 根據所述查找表中的所述第六電壓，從所述多個實體程式化單元組中的一第五實體程式化單元組的一第二中實體程式化單元讀取一第五資料；以及 根據所述查找表中的所述第四電壓，從所述多個實體程式化單元組中的一第六實體程式化單元組的一第二下實體程式化單元讀取一第六資料。
  4. 如申請專利範圍第3項所述之解碼方法，其中根據所述查找表執行所述解碼操作的步驟更包括： 從所述多個實體程式化單元組中讀取一第一編碼資料；以及 根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中一第七資料的錯誤。
  5. 如申請專利範圍第2項所述之解碼方法，更包括： 預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組。
  6. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以使用一第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的一第一實體程式化單元組， 當使用所述多個第一電壓中的至少一第二電壓從所述第一實體程式化單元組中的一第一上實體程式化單元讀取一第一資料且所述第一資料的一第一錯誤位元數非大於一第一錯誤位元數門檻值時，所述記憶體管理電路更用以記錄所述第二電壓， 其中所述記憶體管理電路更用以使用一第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的一第二實體程式化單元組， 當使用所述多個第三電壓中的至少一第四電壓從所述第二實體程式化單元組中的一第一下實體程式化單元讀取一第二資料且所述第二資料的一第二錯誤位元數非大於一第二錯誤位元數門檻值時，所述記憶體管理電路更用以記錄所述第四電壓， 其中所述記憶體管理電路更用以根據所述第二電壓以及所述第四電壓產生一查找表， 其中所述記憶體管理電路更用以根據所述查找表執行一解碼操作。
  7. 如申請專利範圍第6項所述的記憶體控制電路單元，其中所述多個實體程式化單元組之中的每一個實體程式化單元組還具有一中實體程式化單元，其中 所述記憶體管理電路使用一第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的一第三實體程式化單元組， 當使用所述多個第五電壓中的至少一第六電壓從所述第三實體程式化單元組中的一第一中實體程式化單元讀取一第三資料且所述第三資料的一第三錯誤位元數非大於一第三錯誤位元數門檻值時，所述記憶體管理電路記錄所述第六電壓， 其中根據所述第二電壓以及所述第四電壓產生所述查找表的運作中， 所述記憶體管理電路根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中根據所述查找表執行所述解碼操作的運作中， 所述記憶體管理電路根據所述查找表中的所述第二電壓，從所述多個實體程式化單元組中的一第四實體程式化單元組的一第二上實體程式化單元讀取一第四資料， 所述記憶體管理電路根據所述查找表中的所述第六電壓，從所述多個實體程式化單元組中的一第五實體程式化單元組的一第二中實體程式化單元讀取一第五資料，以及 所述記憶體管理電路根據所述查找表中的所述第四電壓，從所述多個實體程式化單元組中的一第六實體程式化單元組的一第二下實體程式化單元讀取一第六資料。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中根據所述查找表執行所述解碼操作的運作中， 所述記憶體管理電路從所述多個實體程式化單元組中讀取一第一編碼資料，以及 所述記憶體管理電路根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中一第七資料的錯誤。
  10. 如申請專利範圍第7項所述的記憶體控制電路單元，其中 所述記憶體管理電路預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組。
  11. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元組，所述多個實體程式化單元組之中的每一個實體程式化單元組具有一上實體程式化單元以及一下實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以使用一第一讀取電壓組中的多個第一電壓讀取所述多個實體程式化單元組中的一第一實體程式化單元組， 當使用所述多個第一電壓中的至少一第二電壓從所述第一實體程式化單元組中的一第一上實體程式化單元讀取一第一資料且所述第一資料的一第一錯誤位元數非大於一第一錯誤位元數門檻值時，所述記憶體控制電路單元更用以記錄所述第二電壓， 其中所述記憶體控制電路單元更用以使用一第二讀取電壓組中的多個第三電壓讀取所述多個實體程式化單元組中的一第二實體程式化單元組， 當使用所述多個第三電壓中的至少一第四電壓從所述第二實體程式化單元組中的一第一下實體程式化單元讀取一第二資料且所述第二資料的一第二錯誤位元數非大於一第二錯誤位元數門檻值時，所述記憶體控制電路單元更用以記錄所述第四電壓， 其中所述記憶體控制電路單元更用以根據所述第二電壓以及所述第四電壓產生一查找表， 其中所述記憶體控制電路單元更用以根據所述查找表執行一解碼操作。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中所述多個實體程式化單元組之中的每一個實體程式化單元組還具有一中實體程式化單元，其中 所述記憶體控制電路單元使用一第三讀取電壓組中的多個第五電壓讀取所述多個實體程式化單元組中的一第三實體程式化單元組，以及 當使用所述多個第五電壓中的至少一第六電壓從所述第三實體程式化單元組中的一第一中實體程式化單元讀取一第三資料且所述第三資料的一第三錯誤位元數非大於一第三錯誤位元數門檻值時，所述記憶體控制電路單元記錄所述第六電壓， 其中根據所述第二電壓以及所述第四電壓產生所述查找表的運作中， 所述記憶體控制電路單元根據所述第二電壓、所述第四電壓以及所述第六電壓產生所述查找表。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中根據所述查找表執行所述解碼操作的運作中， 所述記憶體控制電路單元根據所述查找表中的所述第二電壓，從所述多個實體程式化單元組中的一第二實體程式化單元組的一第四上實體程式化單元讀取一第四資料， 所述記憶體控制電路單元根據所述查找表中的所述第六電壓，從所述多個實體程式化單元組中的一第三實體程式化單元組的一第五中實體程式化單元讀取一第五資料，以及 所述記憶體控制電路單元根據所述查找表中的所述第四電壓，從所述多個實體程式化單元組中的一第四實體程式化單元組的一第六下實體程式化單元讀取一第六資料。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中根據所述查找表執行所述解碼操作的運作中， 所述記憶體控制電路單元從所述多個實體程式化單元組中讀取一第一編碼資料，以及 所述記憶體控制電路單元根據所述第四資料、所述第五資料、所述第六資料以及所述第一編碼資料進行解碼以更正所述多個實體程式化單元組中一第七資料的錯誤。
  15. 如申請專利範圍第12項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元預先設定多個讀取電壓組，所述多個讀取電壓組中的每一個讀取電壓組包括多個電壓，所述多個讀取電壓組包括所述第一讀取電壓組、所述第二讀取電壓組以及所述第三讀取電壓組。
TW106132003A 2017-09-19 2017-09-19 解碼方法、記憶體控制電路單元以及記憶體儲存裝置 TWI628660B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106132003A TWI628660B (zh) 2017-09-19 2017-09-19 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
US15/811,695 US10424391B2 (en) 2017-09-19 2017-11-14 Decoding method, memory controlling circuit unit and memory storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106132003A TWI628660B (zh) 2017-09-19 2017-09-19 解碼方法、記憶體控制電路單元以及記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TWI628660B true TWI628660B (zh) 2018-07-01
TW201916046A TW201916046A (zh) 2019-04-16

Family

ID=63640320

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106132003A TWI628660B (zh) 2017-09-19 2017-09-19 解碼方法、記憶體控制電路單元以及記憶體儲存裝置

Country Status (2)

Country Link
US (1) US10424391B2 (zh)
TW (1) TWI628660B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI691962B (zh) * 2019-01-23 2020-04-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元與記憶體儲存裝置
TWI761992B (zh) * 2020-10-16 2022-04-21 創鑫智慧股份有限公司 資料計算裝置及其操作方法
TWI803693B (zh) * 2018-09-07 2023-06-01 日商鎧俠股份有限公司 用於校正資料的方法、記憶體系統的記憶體控制器及記憶體系統

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629288B2 (en) * 2018-06-25 2020-04-21 Micron Technology, Inc. Adjustable voltage drop detection threshold in a memory device
CN111538687B (zh) * 2020-04-22 2022-01-04 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元
KR20220077766A (ko) * 2020-12-02 2022-06-09 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법
KR20230076656A (ko) * 2021-11-24 2023-05-31 삼성전자주식회사 워드라인 전압 기울기를 조절하는 메모리 장치 및 그 동작방법
CN114708898A (zh) * 2022-04-07 2022-07-05 合肥兆芯电子有限公司 表格管理方法、存储器存储装置及存储器控制电路单元

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213598B2 (en) * 2013-02-19 2015-12-15 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
TWI527037B (zh) * 2014-04-10 2016-03-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元與記憶體儲存裝置
TW201624496A (zh) * 2014-12-18 2016-07-01 愛思開海力士有限公司 記憶體系統之操作方法
US9437315B2 (en) * 2013-10-22 2016-09-06 SK Hynix Inc. Data storing system and operating method thereof
US20170091039A1 (en) * 2015-09-25 2017-03-30 SK Hynix Inc. Data storage device and operating method thereof
US20170177425A1 (en) * 2015-12-18 2017-06-22 Hyun-Seung Jei Storage device and read reclaim method thereof
US9690654B2 (en) * 2015-01-13 2017-06-27 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory system
TW201727645A (zh) * 2016-01-19 2017-08-01 威盛電子股份有限公司 非揮發性記憶體裝置及其即時自適應讀取電壓調整方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101506655B1 (ko) * 2008-05-15 2015-03-30 삼성전자주식회사 메모리 장치 및 메모리 데이터 오류 관리 방법
KR101413137B1 (ko) * 2008-07-04 2014-07-01 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
TWI479495B (zh) * 2011-06-02 2015-04-01 Phison Electronics Corp 資料讀取方法、記憶體控制器及記憶體儲存裝置
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
TWI489469B (zh) * 2013-03-26 2015-06-21 Phison Electronics Corp 資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置
TWI521513B (zh) * 2013-06-28 2016-02-11 群聯電子股份有限公司 讀取電壓設定方法、控制電路與記憶體儲存裝置
KR102190694B1 (ko) * 2014-03-14 2020-12-14 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
TWI541820B (zh) * 2014-07-10 2016-07-11 群聯電子股份有限公司 解碼方法、記憶體控制電路單元及記憶體儲存裝置
TWI529530B (zh) * 2014-08-25 2016-04-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US9406377B2 (en) * 2014-12-08 2016-08-02 Sandisk Technologies Llc Rewritable multibit non-volatile memory with soft decode optimization
TWI545572B (zh) * 2014-12-12 2016-08-11 群聯電子股份有限公司 記憶胞程式化方法、記憶體控制電路單元與記憶體儲存裝置
TWI512462B (zh) * 2015-02-11 2015-12-11 Phison Electronics Corp 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213598B2 (en) * 2013-02-19 2015-12-15 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
US9437315B2 (en) * 2013-10-22 2016-09-06 SK Hynix Inc. Data storing system and operating method thereof
TWI527037B (zh) * 2014-04-10 2016-03-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元與記憶體儲存裝置
TW201624496A (zh) * 2014-12-18 2016-07-01 愛思開海力士有限公司 記憶體系統之操作方法
US9690654B2 (en) * 2015-01-13 2017-06-27 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory system
US20170091039A1 (en) * 2015-09-25 2017-03-30 SK Hynix Inc. Data storage device and operating method thereof
US20170177425A1 (en) * 2015-12-18 2017-06-22 Hyun-Seung Jei Storage device and read reclaim method thereof
TW201727645A (zh) * 2016-01-19 2017-08-01 威盛電子股份有限公司 非揮發性記憶體裝置及其即時自適應讀取電壓調整方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803693B (zh) * 2018-09-07 2023-06-01 日商鎧俠股份有限公司 用於校正資料的方法、記憶體系統的記憶體控制器及記憶體系統
TWI691962B (zh) * 2019-01-23 2020-04-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元與記憶體儲存裝置
US10636490B1 (en) 2019-01-23 2020-04-28 Phison Electronics Corp. Decoding method, memory control circuit unit and memory storage device
TWI761992B (zh) * 2020-10-16 2022-04-21 創鑫智慧股份有限公司 資料計算裝置及其操作方法

Also Published As

Publication number Publication date
TW201916046A (zh) 2019-04-16
US10424391B2 (en) 2019-09-24
US20190088336A1 (en) 2019-03-21

Similar Documents

Publication Publication Date Title
TWI628660B (zh) 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
CN106158040B (zh) 读取电压准位估测方法、存储器存储装置及控制电路单元
TWI668695B (zh) 電壓調整方法、記憶體控制電路單元以及記憶體儲存裝置
TWI648676B (zh) 資料存取方法、記憶體控制電路單元以及記憶體儲存裝置
TWI640865B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN111415692B (zh) 解码方法、存储器控制电路单元以及存储器存储装置
TWI725368B (zh) 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
TW201928975A (zh) 位元標記方法、記憶體控制電路單元以及記憶體儲存裝置
CN109901784B (zh) 数据存取方法、存储器控制电路单元以及存储器储存装置
TWI691962B (zh) 解碼方法、記憶體控制電路單元與記憶體儲存裝置
CN107146638A (zh) 译码方法、内存储存装置及内存控制电路单元
TWI681396B (zh) 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
CN109559774B (zh) 解码方法、存储器控制电路单元以及存储器存储装置
CN111580741A (zh) 数据写入方法、存储器控制电路单元与存储器存储装置
TWI662553B (zh) 記憶體測試方法與記憶體測試系統
CN110875081A (zh) 存储器测试方法与存储器测试系统
CN110797069B (zh) 电压调整方法、存储器控制电路单元以及存储器存储装置
CN111508546B (zh) 解码方法、存储器控制电路单元与存储器存储装置
CN110874282B (zh) 数据存取方法、存储器控制电路单元与存储器存储装置
TWI742509B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI681393B (zh) 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
TWI705449B (zh) 電壓識別方法、記憶體控制電路單元以及記憶體儲存裝置
TWI725386B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
CN111666174B (zh) 数据写入方法、存储器控制电路单元以及存储器存储装置
CN111435604B (zh) 解码方法、存储器控制电路单元以及存储器存储装置