CN106158040B - 读取电压准位估测方法、存储器存储装置及控制电路单元 - Google Patents
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Abstract
本发明提供一种读取电压准位估测方法、存储器存储装置及控制电路单元。所述方法包括：根据第一读取电压准位来读取可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码；对所述第一编码单元执行第一解码程序并且记录第一解码信息；根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码；对所述第二编码单元执行第二解码程序并且记录第二解码信息；以及根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位。藉此，可提升对于使用区块码的可复写式非易失性存储器模块的管理能力。
Description
技术领域
本发明是有关于一种存储器管理方法，且特别是有关于一种读取电压准位估测方法、存储器存储装置及控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，为了确保数据的正确性，在将某一笔数据写入至可复写式非易失性存储器模块之前，此数据会被编码。而编码后的数据会被写入至可复写式非易失性存储器模块中。当欲读取此笔数据时，编码后的数据会被读取出来并且被解码。若数据可以成功地解码，表示其中的错误比特的数目不多且此些错误比特可以被更正。然而，若数据无法成功地解码(即，解码失败)，则不同的读取电压可能会被用来重新读取数据。但是，在某些情况下，即使可用的多个读取电压都已经被使用过了，读取出的数据仍然无法被成功地解码，导致数据读取失败。特别是，对于使用区块码进行编码的数据来说，这样的情形更为严重。
发明内容
本发明提供一种读取电压准位估测方法、存储器存储装置及控制电路单元，可提升对于使用区块码的可复写式非易失性存储器模块的管理能力。
本发明的一范例实施例提供一种读取电压准位估测方法，其用于可复写式非易失性存储器模块，所述读取电压准位估测方法包括：根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码；对所述第一编码单元执行第一解码程序并且记录第一解码信息；根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码；对所述第二编码单元执行第二解码程序并且记录第二解码信息；以及根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位。
在本发明的一范例实施例中，所述区块码由多个子编码单元组成，所述子编码单元中的第一比特是由多个编码程序决定。
在本发明的一范例实施例中，所述编码程序具有不同的编码方向。
在本发明的一范例实施例中，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，其中根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的步骤包括：比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
在本发明的一范例实施例中，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
在本发明的一范例实施例中，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
在本发明的一范例实施例中，所述读取电压准位估测方法还包括：根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数；根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值；根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数；以及根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
在本发明的一范例实施例中，根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的步骤包括：将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
在本发明的一范例实施例中，所述读取电压准位估测方法还包括：判断所述第一解码程序是否失败，其中根据所述第二读取电压准位来读取所述第一区域的步骤是在判定所述第一解码程序失败之后执行。
在本发明的一范例实施例中，所述读取电压准位估测方法还包括：根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，其中所述预设操作包括以下操作的至少其中之一：读取所述第一区域以获得对应于第三解码单元的多个软比特并根据所述软比特来对所述第三解码单元执行迭代解码；决定所述第一区域中的多个存储单元的损耗程度或所述存储单元的电压分布状态；以及决定对应于所述第一区域的预设程序化电压。
在本发明的一范例实施例中，所述读取电压准位估测方法还包括：根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元；以及对所述第三编码单元执行第三解码程序。
在本发明的一范例实施例中，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电性连接至主机系统。所述存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。其中所述存储器控制电路单元用以发送第一读取指令序列，其中所述第一读取指令序列用以指示根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码，其中所述存储器控制电路单元还用以对所述第一编码单元执行第一解码程序并且记录第一解码信息，其中所述存储器控制电路单元还用以发送第二读取指令序列，其中所述第二读取指令序列用以指示根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码，其中所述存储器控制电路单元还用以对所述第二编码单元执行第二解码程序并且记录第二解码信息，其中所述存储器控制电路单元还用以根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位。
在本发明的一范例实施例中，所述区块码由多个子编码单元组成，所述子编码单元中的第一比特是由多个编码程序决定。
在本发明的一范例实施例中，所述编码程序具有不同的编码方向。
在本发明的一范例实施例中，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，其中所述存储器控制电路单元根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
在本发明的一范例实施例中，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
在本发明的一范例实施例中，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数，其中所述存储器控制电路单元还用以根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值，其中所述存储器控制电路单元还用以根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数，其中所述存储器控制电路单元还用以根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
在本发明的一范例实施例中，所述存储器控制电路单元还用以判断所述第一解码程序是否失败，其中所述存储器控制电路单元发送所述第二读取指令序列的操作是在判定所述第一解码程序失败之后执行。
在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，其中所述预设操作包括以下操作的至少其中之一：指示读取所述第一区域以获得对应于第三解码单元的多个软比特并根据所述软比特来对所述第三解码单元执行迭代解码；决定所述第一区域中的多个存储单元的损耗程度或所述存储单元的电压分布状态；以及决定对应于所述第一区域的预设程序化电压。
在本发明的一范例实施例中，所述存储器控制电路单元还用以指示根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元，其中所述存储器控制电路单元还用以对所述第三编码单元执行第三解码程序。
在本发明的一范例实施例中，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以电性连接至主机系统。所述存储器接口用以电性连接至所述可复写式非易失性存储器模块。所述存储器管理电路电性连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，其中所述存储器管理电路用以发送第一读取指令序列，其中所述第一读取指令序列用以指示根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码，其中所述错误检查与校正电路用以对所述第一编码单元执行第一解码程序，并且所述存储器管理电路还用以记录第一解码信息，其中所述存储器管理电路还用以发送第二读取指令序列，其中所述第二读取指令序列用以指示根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码，其中所述错误检查与校正电路还用以对所述第二编码单元执行第二解码程序，并且所述存储器管理电路还用以记录第二解码信息，其中所述存储器管理电路还用以根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位。
在本发明的一范例实施例中，所述区块码由多个子编码单元组成，所述子编码单元中的第一比特是由多个编码程序决定。
在本发明的一范例实施例中，所述编码程序具有不同的编码方向。
在本发明的一范例实施例中，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，其中所述存储器管理电路根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
在本发明的一范例实施例中，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
在本发明的一范例实施例中，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数，其中所述存储器管理电路还用以根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值，其中所述存储器管理电路还用以根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数，其中所述存储器管理电路还用以根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
在本发明的一范例实施例中，所述存储器管理电路根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
在本发明的一范例实施例中，所述存储器管理电路还用以判断所述第一解码程序是否失败，其中所述存储器管理电路发送所述第二读取指令序列的操作是在判定所述第一解码程序失败之后执行。
在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，其中所述预设操作包括以下操作的至少其中之一：指示读取所述第一区域以获得对应于第三解码单元的多个软比特并且所述错误检查与校正电路还用以根据所述软比特来对所述第三解码单元执行迭代解码；决定所述第一区域中的多个存储单元的损耗程度或所述存储单元的电压分布状态；以及决定对应于所述第一区域的预设程序化电压。
在本发明的一范例实施例中，所述存储器管理电路还用以指示根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元，其中所述错误检查与校正电路还用以对所述第三编码单元执行第三解码程序。
在本发明的一范例实施例中，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
基于上述，本发明实施例提供的读取电压准位估测方法、存储器存储装置及控制电路单元，在利用不同的读取电压准位来读取存储器并且尝试对所获得的数据进行解码之后，对应于不同解码程序的解码信息会被记录下来。尔后，此些解码信息即可用来作为估测一个适当的读取电压准位的依据。藉此，对于使用区块码的可复写式非易失性存储器模块的管理能力可被提升。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是图1所示的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；
图6是根据本发明的一范例实施例所示出的存储单元阵列的示意图；
图7是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图9是根据本发明的一范例实施例所示出的多个存储单元的临界电压分布的示意图；
图10是根据本发明的一范例实施例所示出的编码单元的示意图；
图11是根据本发明的一范例实施例所示出的读取多个软比特的示意图；
图12是根据本发明的一范例实施例所示出的读取电压准位估测方法的流程图。
附图标记说明：
10： 存储器存储装置；
11： 主机系统；
12： 电脑；
122： 微处理器；
124： 随机存取存储器；
126： 系统总线；
128： 数据传输接口；
13： 输入/输出装置；
21： 鼠标；
22： 键盘；
23： 显示器；
24： 打印机；
25： 随身盘；
26： 存储卡；
27： 固态硬盘；
31： 数码相机；
32： SD卡；
33： MMC卡；
34： 记忆棒；
35： CF卡；
36： 嵌入式存储装置；
402： 连接接口单元；
404： 存储器控制电路单元；
406： 可复写式非易失性存储器模块；
502： 存储单元阵列；
504： 字元线控制电路；
506： 比特线控制电路；
508： 行解码器；
510： 数据输入/输出缓冲器；
512： 控制电路；
602： 存储单元；
604： 比特线；
606： 字元线；
608： 共用源极线；
612、614： 晶体管；
702： 存储器管理电路；
704： 主机接口；
706： 存储器接口；
708： 错误检查与校正电路；
710： 缓冲存储器；
712： 电源管理电路；
800(0)～800(R)： 实体抹除单元；
810(0)～810(D)： 逻辑单元；
802： 存储区；
806： 系统区；
901、902、911、912、1110、1120： 分布；
913： 重叠区域；
Vread-0～Vread-3、V1～V5： 读取电压准位；
1010： 编码单元；
1011～101n： 子编码单元；
b11～bnm： 比特；
1101～1106： 电压区间；
b1～b5： 软比特；
S1201～S1206： 步骤。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。
请参照图1，主机系统11一般包括电脑12与输入/输出(input/output,简称I/O)装置13。电脑12包括微处理器122、随机存取存储器(random access memory,简称RAM)124、系统总线126与数据传输接口128。输入/输出装置13包括如图2的鼠标21、键盘22、显示器23与打印机24。必须了解的是，图2所示的装置非限制输入/输出装置13，输入/输出装置13可还包括其他装置。
在一范例实施例中，存储器存储装置10是通过数据传输接口128与主机系统11的其他元件电性连接。通过微处理器122、随机存取存储器124与输入/输出装置13的运作可将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。例如，存储器存储装置10可以是如图2所示的随身盘25、存储卡26或固态硬盘(Solid State Drive,简称SSD)27等的可复写式非易失性存储器存储装置。
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。
一般而言，主机系统11为可实质地与存储器存储装置10配合以存储数据的任意系统。虽然在本范例实施例中，主机系统11是以电脑系统来作说明，然而，另一范例实施例中，主机系统11可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)31时，可复写式非易失性存储器存储装置则为其所使用的SD卡32、MMC卡33、记忆棒(memory stick)34、CF卡35或嵌入式存储装置36(如图3所示)。嵌入式存储装置36包括嵌入式多媒体卡(Embedded MMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。
图4是图1所示的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,简称PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,简称IEEE)1394标准、外设部件互连(Peripheral ComponentInterconnect Express,简称PCI Express)标准、通用串行总线(Universal Serial Bus,简称USB)标准、安全数位(Secure Digital,简称SD)接口标准、超高速一代(Ultra HighSpeed-I,简称UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称UHS-II)接口标准、记忆棒(Memory Stick,简称MS)接口标准、多媒体存储卡(Multi Media Card,简称MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,简称eMMC)接口标准、通用快闪存储器(Universal Flash Storage,简称UFS)接口标准、小型快闪(Compact Flash,简称CF)接口标准、集成设备电路(Integrated Device Electronics,简称IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件形式或固件形式实作的多个逻辑栅或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单层单元(Single Level Cell,简称SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特数据的快闪存储器模块)、多层单元(Multi Level Cell,简称MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、三层单元(Triple LevelCell，简称TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据本发明的一范例实施例所示出的存储单元阵列的示意图。
请参照图5，可复写式非易失性存储器模块406包括存储单元阵列502、字元线控制电路504、比特线控制电路506、行解码器(column decoder)508、数据输入/输出缓冲器510与控制电路512。
在本范例实施例中，存储单元阵列502可包括用以存储数据的多个存储单元602、多个选择栅漏极(select gate drain,简称SGD)晶体管612与多个选择栅源极(selectgate source,简称SGS)晶体管614、以及连接此些存储单元的多条比特线604、多条字元线606、与共用源极线608(如图6所示)。存储单元602是以阵列方式(或立体堆叠的方式)配置在比特线604与字元线606的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路512会控制字元线控制电路504、比特线控制电路506、行解码器508、数据输入/输出缓冲器510来写入数据至存储单元阵列502或从存储单元阵列502中读取数据，其中字元线控制电路504用以控制施予至字元线606的电压，比特线控制电路506用以控制施予至比特线604的电压，行解码器508依据指令中的列地址以选择对应的比特线，并且数据输入/输出缓冲器510用以暂存数据。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷捕捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列502的每一个存储单元具有多个存储状态。并且通过施予读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的一或多个比特。
图7是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图7，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。
存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路702的控制指令是以固件形式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路702的控制指令也可以程序码形式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬件形式来实作。例如，存储器管理电路702包括微控制器、实体单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。实体单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，实体单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。
主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,简称ECC)及/或错误检查码(error detecting code，简称EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码及/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码及/或错误检查码，并且错误检查与校正电路708会依据此错误更正码及/或错误检查码对所读取的数据执行错误检查与校正程序。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。
图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“选择”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。
可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，简称LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，简称MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在此范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,简称B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。
请参照图8，存储器管理电路702可将可复写式非易失性存储器模块406的实体抹除单元800(0)～800(R)逻辑地划分为多个区域，例如为存储区802与系统区806。
存储区802的实体抹除单元是用以存储来自主机系统11的数据。存储区802中会存储有效数据与无效数据。例如，当主机系统要删除一份有效数据时，被删除的数据可能还是存储在存储区802中，但会被标记为无效数据。没有存储有效数据的实体抹除单元也被称为闲置(spare)实体抹除单元。例如，被抹除以后的实体抹除单元便会成为闲置实体抹除单元。若存储区802或系统区806中有实体抹除单元损坏时，存储区802中的实体抹除单元也可以用来替换损坏的实体抹除单元。倘若存储区802中没有可用的实体抹除单元来替换损坏的实体抹除单元时，则存储器管理电路702可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。此外，有存储有效数据的实体抹除单元也被称为非闲置(non-spare)实体抹除单元。
系统区806的实体抹除单元是用以记录系统数据，其中此系统数据包括关于存储器芯片的制造商与型号、存储器芯片的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
存储区802与系统区806的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至存储区802与系统区806的分组关系会动态地变动。例如，当系统区806中的实体抹除单元损坏而被存储区802的实体抹除单元取代时，则原本在存储区802的实体抹除单元会被关联至系统区806。
存储器管理电路702会配置逻辑单元810(0)～810(D)以映射至存储区802中的实体抹除单元800(0)～800(A)。例如，在本范例实施例中，主机系统11是通过逻辑地址来存取存储区802中的数据，因此，每一个逻辑单元810(0)～810(D)是指一个逻辑地址。此外，在一范例实施例中，每一个逻辑单元810(0)～810(D)也可以是指一个逻辑扇、一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续的逻辑地址组成。每一个逻辑单元810(0)～810(D)是映射至一或多个实体单元。在本范例实施例中，一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元也可以是一个实体地址、一个实体扇、一个实体程序化单元或者是由多个连续的实体地址组成，本发明不加以限制。存储器管理电路702会将逻辑单元与实体单元之间的映射关系记录于一或多个逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路702可根据此一或多个逻辑-实体映射表来执行对于存储器存储装置10的数据存取。
图9是根据本发明的一范例实施例所示出的多个存储单元的临界电压分布的示意图。
请参照图9，横轴代表存储单元的临界电压，而纵轴代表存储单元个数。例如，图9是表示一个实体单元中各个存储单元的临界电压。在此假设当某一个存储单元的临界电压是落在分布901时，此存储单元所存储的是比特“1”；相反地，若某一个存储单元的临界电压是落在分布902时，此存储单元所存储的是比特“0”。值得一提的是，在本范例实施例中，每一个存储单元是用以存储一个比特，故临界电压的分布有两种可能。然而，在其他范例实施例中，若一个存储单元是用以存储多个比特，则对应的临界电压的分布则可能有四种、八种或其他任意个可能。此外，本发明也不限制每一个分布所代表的比特。
当要从可复写式非易失性存储器模块406读取数据时，存储器管理电路702会发送一读取指令序列至可复写式非易失性存储器模块406。此读取指令序列包括一或多个指令或程序码。此读取指令序列用以指示读取某一实体单元中的多个存储单元以取得多个比特。例如，根据此读取指令序列，可复写式非易失性存储器模块406会使用读取电压Vread-0来读取此些存储单元并且将对应的比特数据传送给存储器管理电路702。例如，若某一个存储单元的临界电压小于读取电压Vread-0(例如，属于分布901的存储单元)，则存储器管理电路702会读到比特“1”；若某一个存储单元的临界电压大于读取电压Vread-0(例如，属于分布902的存储单元)，则存储器管理电路702会读到比特“0”。
然而，随着可复写式非易失性存储器模块406的使用时间增加及/或操作环境改变，分布901与902会发生性能衰退(degradation)。发生性能衰退后，分布901与902可能会逐渐相互靠近甚至相互重叠。例如，分布911与分布912分别用来表示性能衰退后的分布901与902。分布911与分布912包含一个重叠区域913。重叠区域913表示有一些存储单元中所存储的应该是比特“1”，但其临界电压大于读取电压Vread-0；或者，有一些存储单元中所存储的应该是比特“0”，但其临界电压小于读取电压Vread-0。发生性能衰退后，若持续使用读取电压Vread-0来读取属于分布911或分布912的存储单元，则读取到的比特可能会包含较多错误。例如，将属于分布911的存储单元误判为属于分布912，或者将属于分布912的存储单元误判为属于分布911。因此，在本范例实施例中，错误检查与校正电路708会对读取到的比特进行解码，从而更正其中的错误。在以下的范例实施例中，读取电压也被称为读取电压准位(readvoltage level)。每一个读取电压准位具有至少一个电压值。
在本范例实施例中，错误检查与校正电路708会编码欲存储至可复写式非易失性存储器模块406的数据并产生一个编码单元。此编码单元是属于区块码。存储器管理电路702会发送一个写入指令序列至可复写式非易失性存储器模块406。此写入指令序列包含至少一指令或程序码。此写入指令序列用以指示将此编码单元写入至可复写式非易失性存储器模块406中的一个适当区域(以下也称为第一区域)。例如，第一区域可以是至少一个实体单元。根据此写入指令序列，可复写式非易失性存储器模块406会将此编码单元会存储至此第一区域。尔后，当存储器管理电路702指示读取第一区域的数据时，可复写式非易失性存储器模块406会从第一区域中读取此编码单元，并且错误检查与校正电路708会执行一解码程序以解码此编码单元。
图10是根据本发明的一范例实施例所示出的编码单元的示意图。
请参照图10，编码单元1010包括比特b11～bnm。若将比特b11～bnm分组为子编码单元1011～101n，则每一个子编码单元1011～101n具有m个比特。n与m皆可以是大于1的任意正整数。在本范例实施例中，部分的比特是由多个编码程序所决定。例如，可将编码方向为行(row)方向(例如，由左至右)的编码程序视为第一类编码程序，并将编码方向为列方向(例如，由上至下)的编码程序视为第二类编码程序。在一范例实施例中，第一类编码程序也称为行(row)编码程序，而第二类编码程序也称为列(column)编码程序。
在本范例实施例中，第一类编码程序会先被执行，而根据第一类编码程序的编码结果，第二类编码程序会接续被执行。例如，假设欲存储的使用者数据包含比特b11～b1p、b21～b2p、…、br1～brp，则在第一类编码程序中，比特b11～b1p、b21～b2p、…、br1～brp会分别被编码以获得比特b11～b1m(即，子编码单元1011)、b21～b2m(即，子编码单元1012)、…、br1～brm(即，子编码单元101r)。比特b1q～b1m为对应于比特b11～b1p的错误更正码，比特b2q～b2m为对应于比特b21～b2p的错误更正码，以此类推，其中q等于p+1。在获得子编码单元1011～101r之后，第二类编码程序会被执行。例如，在第二类编码程序中，比特b11～br1(即，每一个子编码单元1011～101r中的第一个比特)、比特b12～br2(即，每一个子编码单元1011～101r中的第二个比特)、…、比特b1m～brm(即，每一个子编码单元1011～101r中的第m个比特)会分别被编码以获得比特b11～bn1、b12～bn2、…、b1m～bnm。比特bs1～bn1为对应于比特b11～br1的错误更正码，比特bs2～bn2为对应于比特b12～br2的错误更正码，以此类推，其中s等于r+1。
在将编码单元1010读取出来之后，对应于所采用的编码顺序，编码单元1010会被解码。例如，在本范例实施例中，解码方向为列方向的解码程序(也称为第二类解码程序)会先被执行，而根据第二类解码程序的解码结果，解码方向为行方向的解码程序(也称为第一类解码程序)会接续被执行。例如，在第二类解码程序中，比特bs1～bn1、bs2～bn2、…、bsm～bnm会被分别用来对比特b11～br1、b12～br2、…、b1m～brm进行解码。在获得解码后的比特b11～br1、b12～br2、…、b1m～brm之后，第一类解码程序会被执行。例如，在第一类解码程序中，由第二类解码程序解码后的比特b1q～b1m、b2q～b2m、…、brq～brm会分别被用来对由第二类解码程序解码后的比特b11～b1p、b21～b2p、…、br1～brp进行解码以获得解码后的使用者数据。
值得一提的是，上述范例实施例中提及的编码单元的组成以及编/解码顺序只是一个范例而非用以限制本发明。例如，在另一范例实施例中，所产生的错误更正码也可以是排列在对应的使用者数据之前或者穿插在对应的使用者数据中。或者，在一范例实施例中，在编码使用者数据时，也可以是先执行第二类编码程序，然后再依照第二类编码程序的编码结果执行第一类编码程序；相对应的，在解码编码单元时，也可以是先执行第一类解码程序，然后再根据第一类解码程序的解码结果来执行第二类解码程序。此外，第一类编码程序(或第一类解码程序)与第二类编码程序(或第二类解码程序)的编码方向不同，但是第一类编码程序(或第一类解码程序)与第二类编码程序(或第二类解码程序)可采用相同或不同的编/解码演算法。例如，第一类编码程序与对应的第一类解码程序可以是包含低密度奇偶检查校正码(low density parity code，简称LDPC)、BCH码及里德-所罗门码(Reed-solomon code,简称RS code)、方块涡轮码(block turbo code,简称BTC)等各式编/解码演算法的至少其中之一；而第二类编码程序与对应的第二类解码程序也可以是包含上述编/解码演算法的至少其中之一或者其他类型的编/解码演算法。
在本范例实施例中，存储器管理电路702会发送一读取指令序列(以下也称为第一读取指令序列)至可复写式非易失性存储器模块406。此第一读取指令序列用以指示从上述第一区域读取数据。在接收到此第一读取指令序列之后，可复写式非易失性存储器模块406会根据一读取电压准位(以下也称为第一读取电压准位)来读取此第一区域中的多个存储单元以获得一编码单元(以下也称为第一编码单元)。此第一编码单元属于区块码。关于编码单元的介绍已详述于上，故在此便不赘述。然后，错误检查与校正电路708会对第一编码单元执行一解码程序(以下也称为第一解码程序)并且记录对应的解码信息(以下也称为第一解码信息)。
在本范例实施例中，第一解码程序是属于迭代解码程序。例如，在第一解码程序中，错误检查与校正电路708会执行至少一次的迭代解码运算，以通过迭代地更新第一编码单元的可靠度信息(例如，解码初始值)来提高第一编码单元的解码成功率。每一次的迭代解码运算可包含相同或相似于图10的范例实施例所介绍的解码操作。一般来说，根据编码单元中错误(也称为错误比特)的数目，第一解码程序可能成功或失败。例如，经过至少一次的迭代解码运算之后，若解码成功，例如，错误检查与校正电路708判定第一编码单元中的错误皆已被更正，则错误检查与校正电路708会输出解码后的(或更正后的)第一编码单元。反之，若因为第一编码单元中错误比特的数目过多及/或此些错误比特的分布刚好处于无法被更正的位置等因素，导致错误检查与校正电路708所执行的迭代解码运算的次数已经达到一预设次数，则错误检查与校正电路708会判定解码失败。
值得一提的是，从图10的范例实施例可知，对应于某一行的第一类解码程序或对应于某一列的第二类解码程序皆可能成功或失败。每一次执行的第一类解码程序是各自独立的，并且每一次执行的第二类解码程序也是各自独立的。例如，对于子编码单元1011的第一类解码程序可能成功或失败，并且对于子编码单元1012的第二类解码程序也可能成功或失败，两者可能无关。因此，即使第一编码单元解码失败，但其中仍然可能存在成功解码的行、列或者比特。
存储器管理电路702会将这些成功解码的信息记录下来作为第一解码信息。例如，此第一解码信息可以包括一个数值(以下也称为第一数值)。第一数值与第一编码单元的解码结果(以下也称为第一解码结果)有关。例如，第一数值是根据第一解码结果来决定。例如，第一数值是正相关于(positively correlated)第一解码程序的解码成功单元数(以下也称为第一解码成功单元数)。在本范例实施例中，第一解码成功单元数是指第一编码单元中被成功解码的单元的数目。例如，一个被成功解码的单元可以是指一个被成功解码的行、一个被成功解码的列、或者一个被成功解码的比特。存储器管理电路702可直接将此第一解码成功单元数作为此第一数值。例如，存储器管理电路702可以直接将第一编码单元中被成功解码的行的数目(以下也称为第一行解码成功单元数)、第一编码单元中被成功解码的列的数目(以下也称为第一列解码成功单元数)、或者第一编码单元中被成功解码的比特的数目作为此第一数值。或者，存储器管理电路702也可以根据第一行解码成功单元数与第一列解码成功单元数来执行一逻辑运算以决定此第一数值。例如，存储器管理电路702可以将第一行解码成功单元数乘上一个权重(以下也称为第一权重)得到一个参数(以下也称为第一参数)并且将第一列解码成功单元数乘上另一个权重(以下也称为第二权重)得到另一个参数(以下也称为第二参数)；存储器管理电路702可以将第一参数与第二参数相加以决定此第一数值。以图10的范例实施例为例，第一权重可以是n/(n+m)，并且第二权重可以是m/(n+m)。然而，第一权重与第二权重也可以各别根据实务上的需求来设定，本发明不加以限制。此外，在另一范例实施例中，存储器管理电路702也可以将第一解码成功单元数输入至一查找表并且将此查找表的输出作为第一数值。
在判定对于第一编码单元解码失败之后，存储器管理电路702会指示可复写式非易失性存储器模块406调整读取电压。例如，将用以读取第一区域的读取电压从第一读取电压准位调整到另一读取电压准位(以下也称为第二读取电压准位)。存储器管理电路702会发送另一读取指令序列(以下也称为第二读取指令序列)至可复写式非易失性存储器模块406。第二读取指令序列用以指示根据第二读取电压准位来读取上述第一区域。在接收到第二读取指令序列之后，可复写式非易失性存储器模块406会根据第二读取电压准位来再次读取此第一区域中的存储单元以获得另一编码单元(以下也称为第二编码单元)。第二编码单元同样是属于区块码。由于用来读取数据的读取电压准位改变，故第二编码单元中部份的比特可能会与第一编码单元中位于相同位置的比特不同。例如，第二编码单元中的比特b11可能会与第一编码单元中的比特b11不同。
错误检查与校正电路708会对第二编码单元执行另一解码程序(以下也称为第二解码程序)并且记录对应的解码信息(以下也称为第二解码信息)。关于如何执行对于编码单元的解码程序已详述于上，故在此便不赘述。
值得一提的是，即使第二编码单元解码失败，但其中仍然可能存在成功解码的行、列或者比特。存储器管理电路702会将这些成功解码的信息记录下来作为第二解码信息。例如，此第二解码信息可以包括一个数值(以下也称为第二数值)。第二数值与第二编码单元的解码结果(以下也称为第二解码结果)有关。例如，第二数值是根据第二解码结果来决定。例如，第二数值是正相关于第二解码程序的解码成功单元数(以下也称为第二解码成功单元数)。在本范例实施例中，第二解码成功单元数是指第二编码单元中被成功解码的单元之数目。例如，存储器管理电路702可以直接将第二编码单元中被成功解码的行的数目(以下也称为第二行解码成功单元数)、第二编码单元中被成功解码的列的数目(以下也称为第二列解码成功单元数)、或者第二编码单元中被成功解码的比特的数目作为此第二数值。或者，存储器管理电路702也可以根据第二行解码成功单元数与第二列解码成功单元数来执行一逻辑运算以决定此第二数值。此外，存储器管理电路702也可以将第二解码成功单元数输入至一查找表并且将此查找表的输出作为第二数值。关于如何决定第二数值可参考上述关于第一数值的说明，故在此便不赘述。
在获得第一解码信息与第二解码信息之后，存储器管理电路702会根据此第一解码信息与此第二解码信息来估测另一读取电压准位(以下也称为第三读取电压准位)。在本范例实施例中，第三读取电压准位可以视为是对于第一区域所估测出来的一个最佳读取电压准位。例如，此最佳读取电压准位可以是指根据过去的历史记录所评估出来，可以用来读取出解码成功率最高的编码单元的读取电压准位。例如，存储器管理电路702可以比较第一数值与第二数值并且根据比较结果来决定第三读取电压准位。例如，若第一数值大于第二数值，存储器管理电路702可以根据第一读取电压准位来决定第三读取电压准位。例如，在本范例实施例中，若第一数值大于第二数值，存储器管理电路702可以直接将第一读取电压准位设定为第三读取电压准位。或者，在另一范例实施例中，若第一数值大于第二数值，存储器管理电路702也可以根据第一读取电压准位来执行一逻辑运算而决定第三读取电压准位，本发明不加以限制。此外，若第一数值小于第二数值，存储器管理电路702可以根据第二读取电压准位来决定第三读取电压准位。例如，在本范例实施例中，若第一数值小于第二数值，存储器管理电路702可以直接将第二读取电压准位设定为第三读取电压准位。或者，在另一范例实施例中，若第一数值小于第二数值，存储器管理电路702也可以根据第二读取电压准位来执行一逻辑运算而决定第三读取电压准位，本发明不加以限制。
值得一提的是，虽然上述范例实施例是以两次连续的读取操作与解码操作来作为范例进行说明，然而，在另一范例实施例中，上述范例实施例中提及的两次读取操作与解码操作也可以是不连续的。更多的读取操作与解码操作可以被用来针对同一个区域所存储的数据进行处理。例如，在图9的一范例实施例中，多个可以被使用的读取电压准位Vread-0～Vread-3可能会被记录在一个查找表中。根据此查找表，读取电压准位Vread-0可以先被用来读取上述第一区域的数据。尔后，若对于读取出来的编码单元解码失败，则根据此查找表，读取电压准位Vread-1可以被接续用来读取上述第一区域的数据。尔后，若对于读取出来的编码单元还是解码失败，则读取电压准位Vread-2可以被接续用来读取上述第一区域的数据并且对应的解码操作会被执行。尔后，若对于读取出来的编码单元还是解码失败，则读取电压准位Vread-3可以接续被用来读取上述第一区域的数据并且对应的解码操作会被执行。上述范例实施例中提及的第一读取电压准位可以是图9中示出的读取电压准位Vread-0～Vread-2中的任一者，而上述范例实施例中提及的第二读取电压准位则可以是在第一读取电压准位之后施予的任一读取电压准位。例如，若第一读取电压准位是读取电压准位Vread-0，则第二读取电压准位可以是读取电压准位Vread-1～Vread-3中的任一者，以此类推。此外，读取电压准位Vread-0～Vread-3被使用的顺序也可以被调整，本发明不加以限制。例如，在另一范例实施例中，读取电压准位Vread-0～Vread-3也可以是依照电压值由小至大依序被使用。
在一范例实施例中，对于可复写式非易失性存储器模块406中的同一个区域，若查照表中所记载的读取电压准位都被使用过并且所读取出来的编码单元都无法被成功解码，则上述根据多个使用过的读取电压准位来决定第三读取电压准位的操作才会被执行。然而，在另一范例实施例中，也可以设定为，在尝试使用过某些读取电压准位或改变读取电压准位的次数超过一预设次数后即可执行上述根据多个使用过的读取电压准位来决定第三读取电压准位的操作，本发明不加以限制。此外，虽然上述范例实施例皆是迭代解码程序作为第一解码程序与第二解码程序的范例，然而，在另一范例实施例中，第一解码程序及/或第二解码程序也可以是属于非迭代解码程序，本发明不加以限制。
在一范例实施例中，在使用某一个读取电压准位来读取编码单元并且执行对应的解码程序的过程中，部分成功被解码的位置上的比特值可以被视为是正确的并且被记录下来。例如，若某一个行或列被解码成功，则这个行或列中各个位置的比特值可以被记录下来。在下一次的解码程序中，被记录下来的比特值即可以作为额外的解码信息。例如，在一范例实施例中，假设对于某一个编码单元的解码是失败的但解码结果表示编码单元中的比特b11是正确的，则比特b11的比特值会被记录下来。在调整读取电压准位来读取同一笔数据并且对读取出的数据执行的下一次解码中，所读取出的编码单元中的比特b11会被直接更正为先前被记录的比特值。或者，在下一次的解码程序中，被记录的比特值可以被跳过，从而减少每一次获得的编码单元中需要被检查的比特的数目。藉此，在根据不同的读取电压准位执行对应的解码程序的过程中，编码单元中部分的比特可逐渐地被更正，从而增加解码成功率。此外，本发明并不限制可以传递下去的额外的解码信息之种类，任何可以传递给下一次的解码程序使用的解码信息都可以被记录下来并且在下一次的解码程序中被采用。
在决定第三读取电压准位之后，存储器管理电路702可以根据此第三读取电压准位来执行与可复写式非易失性存储器模块406有关的至少一预设操作。此预设操作可以是用来优化可复写式非易失性存储器模块406对于数据的存储、读取或者对于实体单元的管理。
在一范例实施例中，错误检查与校正电路708可以执行硬比特模式解码与软比特模式解码。以SLC型快闪存储器为例，在硬比特模式解码中，一个读取电压准位会被施予至一个存储单元。根据此存储单元是否反应于此读取电压准位而被导通，可复写式非易失性存储器模块406会回传一个比特(也称为验证比特)。尔后，错误检查与校正电路708会根据此验证比特来进行解码。在硬比特模式解码中，所获得的验证比特也称为硬比特。同样以SLC型快闪存储器为例，在软比特模式解码中，多个读取电压准位会被施予至一个存储单元。根据此存储单元反应于此些读取电压准位的导通状态，可复写式非易失性存储器模块406会回传多个验证比特。尔后，错误检查与校正电路708会根据此些验证比特来进行解码。在软比特模式解码中，所获得的验证比特也称为软比特。在硬比特模式解码的迭代解码程序中，一个存储单元的解码初始值是根据对应于此存储单元的一个验证比特而可被分为两个数值。例如，若验证比特是“1”，则对应的存储单元的解码初始值可以设为“-n”；若验证比特是“0”，则对应的存储单元的解码初始值可以设为“-n”。硬比特模式解码的迭代解码程序是基于此两种数值来执行。然而，在软比特模式解码的迭代解码程序中，一个存储单元的解码初始值则是根据对应于此存储单元的多个验证比特来决定。
在一范例实施例中，在上述查找表中的多个读取电压准位都被使用完毕之前，错误检查与校正电路708所执行的解码都是属于硬比特模式解码。若上述查找表中的多个读取电压准位都被使用完毕且仍然无法对从同一个区域读取出来的数据成功解码，则错误检查与校正电路708可能会切换到使用软比特模式解码。在软比特模式解码中，存储器管理电路702会指示根据第三读取电压准位来读取上述第一区域以获得一解码单元(以下也称为第三解码单元)。此外，存储器管理电路702还会指示根据此第三读取电压准位来决定电压值位于此第三读取电压准位的电压值附近的多个读取电压准位(以下也称为第四读取电压准位)并且根据此些第四读取电压准位来读取此第一区域，以获得多个软比特。此些第四读取电压准位可以包含或不包含第三读取电压准位。每一个软比特可以提供第三解码单元中的一个比特的额外解码信息。错误检查与校正电路708可以对第三解码单元执行对应的解码程序(也称为第三解码程序)。
图11是根据本发明的一范例实施例所示出的读取多个软比特的示意图。
请参照图11，假设所决定的第四读取电压准位包括读取电压准位V1～V5，则在软比特模式解码中，读取电压准位V1～V5会被用来读取上述第一区域中属于分布1110与1120的存储单元。反应于读取电压准位V1～V5，多个软比特b1～b5会被获得。例如，若某一个存储单元的临界电压位于电压区间1101，则所读取到的软比特b1～b5会是“11111”；若某一个存储单元的临界电压位于电压区间1102，则所读取到的软比特b1～b5会是“01111”；若某一个存储单元的临界电压位于电压区间1103，则所读取到的软比特b1～b5会是“00111”；若某一个存储单元的临界电压位于电压区间1104，则所读取到的软比特b1～b5会是“00011”；若某一个存储单元的临界电压位于电压区间1105，则所读取到的软比特b1～b5会是“00001”；若某一个存储单元的临界电压位于电压区间1106，则所读取到的软比特b1～b5会是“00000”。在软比特模式解码中，所读取到的软比特b1～b5会被用来对第三解码单元进行对应的迭代解码。例如，对应于每一个电压区间，存储单元属于分布1110的机率与属于分布1120的机率可以事先被计算出来。根据这两个机率可以计算出对数可能性比值(Log Likelihood Ratio,简称LLR)。此对数可能性比值可用来决定解码初始值的绝对值的大小。例如，各个电压区间所对应的解码初始值可以事先被计算出来并且存储在一个查找表中。所获得的软比特b1～b5可以被输入此查找表中，并且对应的解码初始值可被获得。尔后，错误检查与校正电路708可根据所获得的解码初始值来执行后续的解码。
换言之，相对于硬比特模式解码，软比特模式解码所使用的解码信息(例如，验证比特)较多。基于所使用的解码信息增多，软比特模式解码的解码成功率通常会高于硬比特模式解码的解码成功率。因此，软比特模式解码有可能在硬比特模式解码失败的情况下成功地完成解码。
在一范例实施例中，存储器管理电路702可以根据第三读取电压准位来决定上述第一区域中的多个存储单元的损耗程度或此些存储单元的电压分布状态。例如，在图9的范例实施例中，对于属于分布911与912的存储单元来说，利用读取电压准位Vread-0来读取此些存储单元将可以读取到错误率较低的数据；而在发生性能衰退之后，对于属于分布911与912的存储单元来说，利用读取电压准位Vread-3来读取此些存储单元则可以读取到错误率较低的数据。因此，根据所决定的第三读取电压准位，存储器管理电路702可以也可以通过查表等方式来获得此些存储单元当前的损耗程度或此些存储单元当前的电压分布状态。例如，图9中的读取电压准位Vread-0～Vread-3可以分别对应至一个损耗程度或电压分布状态。值得一提的是，在一范例实施例中，所述损耗程度与存储单元的使用状况或当前操作环境有关。例如，若存储单元的读取次数、存储单元的写入次数、存储单元的抹除次数增加，则存储单元的损耗程度可能会同步增加。例如，若数据存放在存储单元中的时间区间增加，则存储单元的损耗程度可能会同步增加。例如，若当前可复写式非易失性存储器模块406的操作环境的温度或湿度太高，则存储单元的损耗程度也可能会同步增加。此外，所述损耗程度也可能会与存储在存储单元中的数据的正确性/错误率有关。例如，存储单元的损耗程度越高，则存储在存储单元中的数据的正确性越低或者存储在存储单元中的数据的错误率越高。
在一范例实施例中，存储器管理电路702可以根据第三读取电压准位来决定对应于上述第一区域的一预设程序化电压。例如，若可复写式非易失性存储器模块406是使用一增量阶跃脉冲抹除(Incremental Step Pulse Program，简称ISPP)模型来程序化存储单元，则存储器管理电路702可以根据第三读取电压准位来指示可复写式非易失性存储器模块406调整此增量阶跃脉冲模型中的一初始程序化电压。此初始程序化电压是此增量阶跃脉冲模型中最先被施予至上述第一区域中的存储单元的程序化电压。此外，任何与调整此初始程序化电压有关及/或可以达到类似效果的程序化参数或抹除参数也可以被调整。
值得一提的是，本发明并不将可以根据第三读取电压准位来执行的预设操作限定于上述。例如，在另一范例实施例中，任何可以根据存储单元的性能衰退、损耗程度、或电压分布状态而对应调整的参数或存储器设定都可以反应于第三读取电压准位而被适当地调整，从而改善对于可复写式非易失性存储器模块406的管理能力。例如，在一范例实施例中，根据第三读取电压准位，上述第一区域所属的实体单元也可以被标记为损坏等等。此外，在一范例实施例中，根据第三读取电压准位，可复写式非易失性存储器模块406的使用寿命等任何有利于可复写式非易失性存储器模块406的管理的信息也可以被获得。
需说明的是，虽然上述范例实施例皆是以一个存储单元存储一个比特作为范例进行说明，然而，在另一范例实施例中，上述读取编码单元的操作、上述解码编码单元的操作以及估测读取电压准位的操作也可以适用于一个存储单元可以存储多个比特的使用情境。例如，所估测出的读取电压准位也可能是用以读取操作在MLC模式或TLC模式下的存储单元所存储的数据。
图12是根据本发明的一范例实施例所示出的读取电压准位估测方法的流程图。
请参照图12，在步骤S1201中，根据第一读取电压准位，所述可复写式非易失性存储器模块中的第一区域会被读取以获得第一编码单元，其中所述第一编码单元属于区块码。在步骤S1202中，对于所述第一编码单元的第一解码程序会被执行并且第一解码信息会被记录。在步骤S1203中，根据第二读取电压准位，所述第一区域会被读取以获得第二编码单元，其中所述第二编码单元属于所述区块码。在步骤S1204中，对于所述第二编码单元的第二解码程序会被执行并且第二解码信息会被记录。在步骤S1205中，根据所述第一解码信息与所述第二解码信息，第三读取电压准位会被估测并被获得。在步骤S1206中，根据所述第三读取电压准位，与所述可复写式非易失性存储器模块有关的至少一预设操作可被执行。
然而，图12中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在利用不同的读取电压准位来读取存储器并且尝试对所获得的数据进行解码之后，对应于不同编码单元的解码信息会被记录下来。尔后，此些解码信息即可用来作为估测一个适当的读取电压准位的依据，并且至少一个预设操作可以对应地被执行。藉此，对于使用区块码的可复写式非易失性存储器模块的管理能力可被提升。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (33)
1.一种读取电压准位估测方法，其特征在于，用于可复写式非易失性存储器模块，所述读取电压准位估测方法包括：
根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码；
对所述第一编码单元执行第一解码程序并且记录第一解码信息；
根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码；
对所述第二编码单元执行第二解码程序并且记录第二解码信息；
根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位；
根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元；以及
对所述第三编码单元执行第三解码程序。
2.根据权利要求1所述的读取电压准位估测方法，其特征在于，所述区块码由多个子编码单元组成，该些子编码单元中的第一比特是由多个编码程序决定。
3.根据权利要求2所述的读取电压准位估测方法，其特征在于，该些编码程序具有不同的编码方向。
4.根据权利要求1所述的读取电压准位估测方法，其特征在于，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，
其中根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的步骤包括：
比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
5.根据权利要求4所述的读取电压准位估测方法，其特征在于，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
6.根据权利要求5所述的读取电压准位估测方法，其特征在于，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
7.根据权利要求6所述的读取电压准位估测方法，其特征在于，还包括：
根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数；
根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值；
根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数；以及
根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
8.根据权利要求1所述的读取电压准位估测方法，其特征在于，根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的步骤包括：
将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
9.根据权利要求1所述的读取电压准位估测方法，其特征在于，还包括：
判断所述第一解码程序是否失败，
其中根据所述第二读取电压准位来读取所述第一区域的步骤是在判定所述第一解码程序失败之后执行。
10.根据权利要求1所述的读取电压准位估测方法，其特征在于，还包括：
根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，
其中所述预设操作包括以下操作的至少其中之一：
读取所述第一区域以获得对应于第三解码单元的多个软比特并根据该些软比特来对所述第三解码单元执行迭代解码；
决定所述第一区域中的多个存储单元的损耗程度或该些存储单元的电压分布状态；以及
决定对应于所述第一区域的预设程序化电压。
11.根据权利要求1所述的读取电压准位估测方法，其特征在于，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
12.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以发送第一读取指令序列，其中所述第一读取指令序列用以指示根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码，
其中所述存储器控制电路单元还用以对所述第一编码单元执行第一解码程序并且记录第一解码信息，
其中所述存储器控制电路单元还用以发送第二读取指令序列，其中所述第二读取指令序列用以指示根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码，
其中所述存储器控制电路单元还用以对所述第二编码单元执行第二解码程序并且记录第二解码信息，
其中所述存储器控制电路单元还用以根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位，
其中所述存储器控制电路单元还用以发送一第三读取指令序列，其中所述第三读取指令序列用以指示根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元，
其中所述存储器控制电路单元还用以对所述第三编码单元执行第三解码程序。
13.根据权利要求12所述的存储器存储装置，其特征在于，所述区块码由多个子编码单元组成，该些子编码单元中的第一比特是由多个编码程序决定。
14.根据权利要求13所述的存储器存储装置，其特征在于，该些编码程序具有不同的编码方向。
15.根据权利要求12所述的存储器存储装置，其特征在于，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，
其中所述存储器控制电路单元根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：
比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
16.根据权利要求15所述的存储器存储装置，其特征在于，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
17.根据权利要求16所述的存储器存储装置，其特征在于，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
18.根据权利要求17所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数，
其中所述存储器控制电路单元还用以根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值，
其中所述存储器控制电路单元还用以根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数，
其中所述存储器控制电路单元还用以根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
19.根据权利要求12所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：
将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
20.根据权利要求12所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以判断所述第一解码程序是否失败，
其中所述存储器控制电路单元发送所述第二读取指令序列的操作是在判定所述第一解码程序失败之后执行。
21.根据权利要求12所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，
其中所述预设操作包括以下操作的至少其中之一：
指示读取所述第一区域以获得对应于第三解码单元的多个软比特并根据该些软比特来对所述第三解码单元执行迭代解码；
决定所述第一区域中的多个存储单元的损耗程度或该些存储单元的电压分布状态；以及
决定对应于所述第一区域的预设程序化电压。
22.根据权利要求12所述的存储器存储装置，其特征在于，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
23.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块；
错误检查与校正电路；以及
存储器管理电路，电性连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，
其中所述存储器管理电路用以发送第一读取指令序列，其中所述第一读取指令序列用以指示根据第一读取电压准位来读取所述可复写式非易失性存储器模块中的第一区域，以获得第一编码单元，其中所述第一编码单元属于区块码，
其中所述错误检查与校正电路用以对所述第一编码单元执行第一解码程序，并且所述存储器管理电路还用以记录第一解码信息，
其中所述存储器管理电路还用以发送第二读取指令序列，其中所述第二读取指令序列用以指示根据第二读取电压准位来读取所述第一区域，以获得第二编码单元，其中所述第二编码单元属于所述区块码，
其中所述错误检查与校正电路还用以对所述第二编码单元执行第二解码程序，并且所述存储器管理电路还用以记录第二解码信息，
其中所述存储器管理电路还用以根据所述第一解码信息与所述第二解码信息来估测并获得第三读取电压准位，
其中所述存储器管理电路还用以发送第三读取指令序列，其中所述第三读取指令序列用以指示根据所述第三读取电压准位来读取所述第一区域，以获得第三编码单元，
其中所述错误检查与校正电路还用以对所述第三编码单元执行第三解码程序。
24.根据权利要求23所述的存储器控制电路单元，其特征在于，所述区块码由多个子编码单元组成，该些子编码单元中的第一比特是由多个编码程序决定。
25.根据权利要求24所述的存储器控制电路单元，其特征在于，该些编码程序具有不同的编码方向。
26.根据权利要求23所述的存储器控制电路单元，其特征在于，所述第一解码信息包括第一数值，所述第二解码信息包括第二数值，
其中所述存储器管理电路根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：
比较所述第一数值与所述第二数值并根据比较结果来决定所述第三读取电压准位。
27.根据权利要求26所述的存储器控制电路单元，其特征在于，所述第一数值与所述第一解码程序的第一解码结果有关，所述第二数值与所述第二解码程序的第二解码结果有关。
28.根据权利要求27所述的存储器控制电路单元，其特征在于，所述第一数值是正相关于所述第一解码程序的第一解码成功单元数，所述第二数值是正相关于所述第二解码程序的第二解码成功单元数。
29.根据权利要求28所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据所述第一解码结果获得第一行解码成功单元数与第一列解码成功单元数，
其中所述存储器管理电路还用以根据所述第一行解码成功单元数与所述第一列解码成功单元数来决定所述第一数值，
其中所述存储器管理电路还用以根据所述第二解码结果获得第二行解码成功单元数与第二列解码成功单元数，
其中所述存储器管理电路还用以根据所述第二行解码成功单元数与所述第二列解码成功单元数来决定所述第二数值。
30.根据权利要求23所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述第一解码信息与所述第二解码信息来估测并获得所述第三读取电压准位的操作包括：
将所述第一读取电压准位与所述第二读取电压准位的其中之一决定为所述第三读取电压准位。
31.根据权利要求23所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以判断所述第一解码程序是否失败，
其中所述存储器管理电路发送所述第二读取指令序列的操作是在判定所述第一解码程序失败之后执行。
32.根据权利要求23所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据所述第三读取电压准位来执行与所述可复写式非易失性存储器模块有关的预设操作，
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指示读取所述第一区域以获得对应于第三解码单元的多个软比特并且所述错误检查与校正电路还用以根据该些软比特来对所述第三解码单元执行迭代解码；
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决定对应于所述第一区域的预设程序化电压。
33.根据权利要求23所述的存储器控制电路单元，其特征在于，所述第一解码程序与所述第二解码程序皆为硬比特模式解码。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |