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KR102500618B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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KR102500618B1
KR102500618B1 KR1020170170593A KR20170170593A KR102500618B1 KR 102500618 B1 KR102500618 B1 KR 102500618B1 KR 1020170170593 A KR1020170170593 A KR 1020170170593A KR 20170170593 A KR20170170593 A KR 20170170593A KR 102500618 B1 KR102500618 B1 KR 102500618B1
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Abstract

메모리 시스템은 적어도 하나의 제1 코드 영역을 포함하는 제1 메모리; 적어도 하나의 제2 코드 영역을 포함하는 제2 메모리; 및 상기 제1 코드 영역에 로딩된 제1 코드를 실행함으로써 제1 동작을 수행하고, 상기 제2 코드 영역에 로딩된 제2 코드를 실행함으로써 제2 동작을 수행하도록 구성된 컨트롤 유닛을 포함하되, 상기 컨트롤 유닛은 스왑 조건에 근거하여 상기 제1 코드 및 상기 제2 코드에 대해 스왑 동작을 수행한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 서로 다른 메모리들에 로딩된 코드들을 호출 빈도에 근거하여 스왑함으로써 동작 성능을 향상시킨 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 적어도 하나의 제1 코드 영역을 포함하는 제1 메모리; 적어도 하나의 제2 코드 영역을 포함하는 제2 메모리; 및 상기 제1 코드 영역에 로딩된 제1 코드를 실행함으로써 제1 동작을 수행하고, 상기 제2 코드 영역에 로딩된 제2 코드를 실행함으로써 제2 동작을 수행하도록 구성된 컨트롤 유닛을 포함하되, 상기 컨트롤 유닛은 스왑 조건에 근거하여 상기 제1 코드 및 상기 제2 코드에 대해 스왑 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 제1 메모리의 하나 이상의 코드 영역들에 로딩된 코드들과 및 제2 메모리의 하나 이상의 코드 영역들에 로딩된 코드들의 호출 빈도들을 체크하는 단계; 상기 호출 빈도들에 근거하여 제1 메모리의 제1 코드 영역에 로딩된 제1 코드와 제2 메모리의 제2 코드 영역에 로딩된 제2 코드를 선택하는 단계; 및 상기 제1 코드 영역에 상기 제2 코드를 로딩하고, 상기 제2 코드 영역에 상기 제1 코드를 로딩하기 위해 스왑 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 코드 영역을 포함하는 제1 메모리; 제2 코드 영역을 포함하는 제2 메모리; 및 상기 제1 코드 영역에 로딩된 슬립 코드의 슬립 호출 카운트와 상기 제2 코드 영역에 로딩된 가비지 컬렉션(GC) 코드의 GC 호출 카운트를 카운팅하고, 상기 슬립 호출 카운트 및 상기 GC 호출 카운트에 근거하여 상기 슬립 코드 및 상기 GC 코드에 대해 스왑 동작을 수행하도록 구성된 컨트롤 유닛을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 서로 다른 메모리들에 로딩된 코드들을 호출 빈도에 근거하여 스왑함으로써 향상된 동작 성능을 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 도1의 컨트롤 유닛이 코드들에 대해 스왑 동작을 수행한 결과를 도시하는 도면,
도3은 도1의 컨트롤 유닛이 제1 메모리 및 제2 메모리의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도,
도4는 도1의 컨트롤 유닛이 제1 메모리 및 제2 메모리의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도,
도5는 도1의 컨트롤 유닛이 제1 메모리 및 제2 메모리의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도,
도6은 도1의 컨트롤 유닛이 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도,
도7은 도1의 컨트롤 유닛이 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도,
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 요청을 처리하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 컨트롤러(110)가 비휘발성 메모리 장치(120)를 액세스하는 것은 라이트 액세스 및 리드 액세스를 포함할 수 있다.
컨트롤러(110)는 컨트롤 유닛(111), 제1 메모리(MEM1) 및 제2 메모리(MEM2)를 포함할 수 있다.
컨트롤 유닛(111)은 제1 메모리(MEM1)에 로딩된 코드들(CD1~CD3) 및 제2 메모리(MEM2)에 로딩된 코드들(CD4~CD6) 중 적어도 하나를 선택하고, 즉, 호출하고, 호출된 코드를 실행함으로써 호출된 코드에 관련된 동작을 수행할 수 있다. 코드들(CD1~CD6) 각각은 소정 목적의 동작을 수행하기 위한 실행 명령들의 집합일 수 있다. 예를 들어, 코드들(CD1~CD6)은 비휘발성 메모리 장치(120)를 라이트/리드 액세스하기 위한 코드, 비휘발성 메모리 장치(120)에 대해 웨어 레벨링 동작을 수행하기 위한 코드, 비휘발성 메모리 장치(120)에 대해 가비지 컬렉션 동작을 수행하기 위한 코드, 메모리 시스템(100)의 파워 관리를 위한 코드, 및 비휘발성 메모리 장치(120)에/ 비휘발성 메모리 장치(120)로부터 저장될/리드된 데이터를 인코딩/디코딩하기 위한 코드 등을 포함할 수 있다.
미도시되었지만, 코드들(CD1~CD6) 및 그 이외의 다양한 코드들이 비휘발성 메모리 장치(120)에 저장되어 있을 수 있다. 컨트롤 유닛(111)은 부팅 시와 동작 중 필요 시에, 코드들(CD1~CD6)을 비휘발성 메모리 장치(120)로부터 제1 메모리(MEM1) 및 제2 메모리(MEM2)로 로딩할 수 있다.
제1 메모리(MEM1) 및 제2 메모리(MEM2)는 휘발성 메모리일 수 있다. 제1 메모리(MEM1)는 제2 메모리(MEM2)보다 더 빠르게 동작하는 구조를 가질 수 있다. 제1 메모리(MEM1)는 컨트롤 유닛(111)에 의해 제2 메모리(MEM2)보다 더 빠르게 액세스되도록 컨트롤 유닛(111)에 더 가깝게 연결될 수 있다. 제1 메모리(MEM1)는 컨트롤 유닛(111)에 의해 제2 메모리(MEM2)보다 더 빠르게 액세스되도록 컨트롤 유닛(111)에 직접적으로 연결되고, 제2 메모리(MEM2)는 미도시된 다른 중개부를 통하여 간접적으로 연결될 수 있다.
정리하면, 제1 메모리(MEM1) 및 제2 메모리(MEM2)의 구조 및/또는 컨트롤 유닛(111)에 대한 연결 관계는 서로 다를 수 있고, 그 결과 컨트롤 유닛(111)은 제1 메모리(MEM1)를 제2 메모리(MEM2)보다 더 빠르게 액세스할 수 있다.
본 발명에서 제1 메모리(MEM1)는 코드 영역들(CA11~CA13)을 포함하고, 제2 메모리(MEM2)는 코드 영역들(CA21~CA23)을 포함할 수 있다. 코드 영역들(CA11~CA13, CA21~CA23)은 동일한 구조를 가질 수 있다. 예를 들어, 코드 영역들(CA11~CA13, CA21~CA23)은 상대적으로 동일한 위치에 코드의 정보가 저장될 헤더 영역들을 각각 포함하는 구조를 가질 수 있다. 후술되겠지만, 이러한 코드 영역들(CA11~CA13, CA21~CA23)의 특성은 코드들(CD1~CD6)이 제1 메모리(MEM1) 및 제2 메모리(MEM2) 사이에서 스왑가능하도록 할 수 있다. 한편, 제1 메모리(MEM1) 및 제2 메모리(MEM2) 각각에 포함된 코드 영역들의 개수는 도1에 도시된 바와 같이 "3"으로 제한되지 않는다.
제1 메모리(MEM1)의 코드 영역들(CA11~CA13)은 각각 코드들(CD1~CD3)을 저장할 수 있다. 코드들은 예를 들어, 비휘발성 메모리 장치(120)에 저장되어 있고, 부팅 시/필요 시에 제1 메모리(MEM1)로 로딩될 수 있다.
마찬가지로, 제2 메모리(MEM2)의 코드 영역들(CA21~CA23)은 각각 코드들(CD4~CD6)을 저장할 수 있다. 코드들(CD4~CD6)은 예를 들어, 비휘발성 메모리 장치(120)에 저장되어 있고, 부팅 시/필요 시에 제2 메모리(MEM2)로 로딩될 수 있다.
부팅 시에 어떤 코드들이 제1 메모리(MEM1) 및 제2 메모리(MEM2)로 각각 로딩될 것인지는 미리 결정되어 있을 수 있다. 다만, 제1 메모리(MEM1)는 제한적인 용량을 가지고 있으므로, 예를 들어, 3개의 코드 영역들(CD1~CD3)을 포함하고 있으므로, 부팅 시에 보다 더 자주 사용되는 코드가 더 빠른 속도를 가진 제1 메모리(MEM1)로 로딩되고, 보다 더 적게 사용되는 코드가 더 느린 속도를 가진 제2 메모리(MEM2)로 로딩될 수 있다.
한편, 메모리 시스템(100)이 동작하는 동안 상황에 따라 코드들(CD1~CD6)의 호출 빈도는 변할 수 있다. 어떤 코드의 호출 빈도는, 예를 들어, 소정 시간 동안에 해당 코드를 호출한 카운트에 비례할 수 있다. 예를 들어, 코드(CD4)의 호출 빈도는 부팅 시에 낮다가 시간이 지나면서 높아질 수 있다. 높은 호출 빈도의 코드가 제2 메모리(MEM2)에 계속 머물면 컨트롤 유닛(111)의 동작 성능은 떨어질 것이다. 메모리 시스템(100)이 동작하는 동안 호출 빈도들에 따라 코드들(CD1~CD6)이 제1 메모리(MEM1) 및 제2 메모리(MEM2) 사이에서 재배치되면 컨트롤 유닛(111)의 동작 성능은 향상될 수 있다.
본 발명 실시 예에 따른 컨트롤 유닛(111)은 코드들(CD1~CD6)의 전부 또는 일부의 호출 빈도들을 모니터링할 수 있다. 컨트롤 유닛(111)은 모니터링된 호출 빈도들에 근거하여 제1 메모리(MEM1) 및 제2 메모리(MEM2)에서 각각 선택된 2개의 코드들에 대해 스왑 동작을 수행할 수 있다.
도2는 도1의 컨트롤 유닛(111)이 코드들(CD3, CD4)에 대해 스왑 동작을 수행한 결과를 도시하는 도면이다. 도2를 참조하면, 스왑 동작은, 예를 들어, 코드들(CD3, CD4)이 현재 저장된 메모리가 아닌 다른 메모리의 코드 영역에 저장되도록 수행될 수 있다. 컨트롤 유닛(111)은 제1 메모리(MEM1)의 코드 영역(CA13)에 저장된 코드(CD3)와 제2 메모리(MEM2)의 코드 영역(CA21)에 저장된 코드(CD4)를 서로 반대의 코드 영역들에 각각 저장할 수 있다.
실시 예에 따라, 컨트롤 유닛(111)은, 미리 정해진 코드들의 페어에 대해 스왑 동작을 수행할 수 있다. 다른 말로 하면, 컨트롤 유닛(111)은 임의의 코드들이 아닌 미리 페어로 결합된 코드들의 호출 빈도들을 비교함으로써 미리 페어로 결합된 코드들에 대해 스왑 동작을 수행할 수 있다. 예를 들어, 도2에서 스왑 동작이 수행된 코드들(CD3, CD4)은 미리 정해진 페어일 수 있다.
페어로 결합되는 코드들은 미리 결정될 수 있다. 예를 들어, 메모리 시스템(100)의 설계 시에 페어로 결합되는 코드들이 결정되고, 페어에 관한 정보가 컨트롤 유닛(111)에 의해 참조되도록 메모리 시스템(100)의 소정 위치에 저장될 수 있다. 미리 결정된 페어들은 하나 이상일 수 있다.
페어로 결합된 코드들은 서로 대립하는 코드들일 수 있다. 예를 들어, 어떤 2개의 코드들 중 어느 하나의 호출 빈도가 증가/감소할 때 다른 하나의 호출 빈도는 감소/증가하면, 2개의 코드들은 서로 대립한다고 볼 수 있고, 2개의 코드들은 페어로 결합될 수 있다.
예를 들어, 백그라운드 동작에서 수행되는 가비지 컬렉션 동작(이하 GC 동작)에 관한 코드(이하 GC 코드) 및 메모리 시스템(100)이 슬립 모드로 진입할 때 실행되는 슬립 코드는 서로 대립하는 코드들일 수 있다. 따라서, GC 코드와 슬립 코드는 페어로서 결합될 수 있다.
컨트롤 유닛(111)은 미리 페어로 결합된 코드들이 제1 메모리(MEM1) 및 제2 메모리(MEM2)에 각각 로딩될 때, 페어로 결합된 코드들의 호출 빈도들에 근거하여 페어로 결합된 코드들에 대해 스왑 동작을 수행할 수 있다. 다른 말로 하면, 컨트롤 유닛(111)은 제1 메모리(MEM1) 및 제2 메모리(MEM2)에 각각 로딩된 어떤 2개의 코드들이 서로 대립할 때, 해당 코드들의 호출 빈도들에 근거하여 해당 코드들에 대해 스왑 동작을 수행할 수 있다.
컨트롤 유닛(111)은 미리 페어로 결합된 코드들이 제1 메모리(MEM1) 및 제2 메모리(MEM2)에 각각 로딩되어 있지 않을 때, 페어로 결합된 코드들에 대해 스왑 동작을 수행하지 않을 수 있다. 예를 들어, 페어로 결합된 코드들 중 어느 하나만 또는 모두가 제1 메모리(MEM1) 또는 제2 메모리(MEM2)에 로딩되어 있을 때, 컨트롤 유닛(111)은 페어로 결합된 코드들에 대해 스왑 동작을 수행하지 않을 수 있다. 컨트롤 유닛(111)이 스왑 동작을 수행하는 방법은 아래에서 구체적으로 설명될 것이다.
다시 도1을 참조하면, 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 데이터 저장 장치가 1개의 비휘발성 메모리 장치(120)를 포함하는 것으로 도시하나, 데이터 저장 장치에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도3은 도1의 컨트롤 유닛(111)이 제1 메모리(MEM1) 및 제2 메모리(MEM2)의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도이다.
도3을 참조하면, 단계(S110)에서, 컨트롤 유닛(111)은 제2 메모리(MEM2)에 로딩된 하나 이상의 코드들의 호출 빈도들을 체크할 수 있다.
단계(S120)에서, 컨트롤 유닛(111)은 호출 빈도가 임계 값을 초과하는 제1 코드가 존재하는지 여부를 판단할 수 있다. 호출 빈도가 임계 값을 초과하는 제1 코드가 존재하지 않을 때, 절차는 단계(S110)로 진행될 수 있다. 호출 빈도가 임계 값을 초과하는 제1 코드가 존재할 때, 절차는 단계(S130)로 진행될 수 있다.
단계(S130)에서, 컨트롤 유닛(111)은 제1 메모리(MEM1)에 로딩된 코드들의 호출 빈도들을 체크하고, 제1 메모리(MEM1)에서 가장 낮은 호출 빈도의 제2 코드를 선택할 수 있다.
단계(S140)에서, 컨트롤 유닛(111)은 제2 메모리(MEM2)의 제1 코드 및 제1 메모리(MEM1)의 제2 코드에 대해 스왑 동작을 수행할 수 있다.
도4는 도1의 컨트롤 유닛(111)이 제1 메모리(MEM1) 및 제2 메모리(MEM2)의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도이다. 도4에 도시된 절차에 따르면, 컨트롤 유닛(111)은 제2 메모리(MEM2)의 코드의 호출 빈도가 상승하더라도 제1 메모리(MEM1)의 코드들의 호출 빈도에 따라서 스왑 동작을 수행하지 않을 수 있다.
도4를 참조하면, 단계(S210)에서, 컨트롤 유닛(111)은 제2 메모리(MEM2)에 로딩된 하나 이상의 코드들의 호출 빈도들을 체크할 수 있다.
단계(S220)에서, 컨트롤 유닛(111)은 호출 빈도가 제1 임계 값을 초과하는 제1 코드가 존재하는지 여부를 판단할 수 있다. 호출 빈도가 제1 임계 값을 초과하는 제1 코드가 존재하지 않을 때, 절차는 단계(S210)로 진행될 수 있다. 호출 빈도가 제1 임계 값을 초과하는 제1 코드가 존재할 때, 절차는 단계(S230)로 진행될 수 있다.
단계(S230)에서, 컨트롤 유닛(111)은 제1 메모리(MEM1)에 로딩된 코드들의 호출 빈도들을 체크하고, 제1 메모리(MEM1)에서 가장 낮은 호출 빈도의 제2 코드를 선택할 수 있다.
단계(S240)에서, 컨트롤 유닛(111)은 제2 코드의 호출 빈도가 제2 임계 값 미만인지 여부를 판단할 수 있다. 제2 코드의 호출 빈도가 제2 임계 값 미만이 아닐 때, 절차는 종료할 수 있다. 즉, 컨트롤 유닛(111)은, 제1 메모리(MEM1)에 로딩된 코드들의 호출 빈도들이 어느 정도 높을 때, 스왑 동작을 수행하지 않을 수 있다. 한편, 단계(S240)의 제2 임계 값은 단계(S220)의 제1 임계 값과 동일하거나 상이할 수 있다.
반면에, 단계(S240)에서, 제2 코드의 호출 빈도가 제2 임계 값 미만일 때, 절차는 단계(S250)로 진행될 수 있다.
단계(S250)에서, 컨트롤 유닛(111)은 제2 메모리(MEM2)의 제1 코드 및 제1 메모리(MEM1)의 제2 코드에 대해 스왑 동작을 수행할 수 있다.
도5는 도1의 컨트롤 유닛(111)이 제1 메모리(MEM1) 및 제2 메모리(MEM2)의 코드들에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도이다.
도5를 참조하면, 단계(S310)에서, 컨트롤 유닛(111)은 제1 메모리(MEM1) 및 제2 메모리(MEM2)에 각각 로딩된 페어로 결합된 코드들의 호출 빈도들을 체크할 수 있다. 제1 메모리(MEM1)에 슬립 코드가 로딩되고 제2 메모리(MEM2)에 GC 코드가 로딩된 상황을 예로 들어 설명하면, 컨트롤 유닛(111)은 슬립 코드의 호출 빈도(이하, 슬립 호출 빈도)와 GC 코드의 호출 빈도(이하, GC 호출 빈도)를 체크할 수 있다. 슬립 호출 빈도는 소정 시간 동안의 슬립 코드의 호출 카운트, 즉, 슬립 호출 카운트에 비례하고, GC 호출 빈도는 GC 코드의 호출 카운트, 즉, GC 호출 카운트에 비례할 수 있다.
단계(S320)에서, 컨트롤 유닛(111)은 페어로 결합된 코드들의 호출 빈도들에 근거하여 페어로 결합된 코드들에 대해 스왑 동작을 수행할 수 있다. 제1 메모리(MEM1)에 슬립 코드가 로딩되고 제2 메모리(MEM2)에 GC 코드가 로딩된 상황을 예로 들어 설명하면, 컨트롤 유닛(111)은 GC 호출 빈도가 임계 값을 초과할 때, GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다. 같은 상황에서, 컨트롤 유닛(111)은 GC 호출 빈도가 제1 임계 값을 초과하고 슬립 호출 빈도가 제1 임계 값과 동일하거나 서로 다른 제2 임계 값 미만일 때, GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다. 같은 상황에서, 컨트롤 유닛(111)은 GC 호출 빈도와 슬립 호출 빈도의 차이가 제3 임계 값을 초과할 때, GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
이하에서, 본 발명의 실시 예에 따라 GC 코드와 슬립 코드에 대한 스왑 동작의 수행 방법이 보다 자세하게 설명될 것이다.
도6은 도1의 컨트롤 유닛(111)이 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도이다.
도6을 설명하기에 앞서, 컨트롤 유닛(111)은 GC 동작과 관련하여 GC 긴급성을 판단할 수 있다. GC 긴급성은, GC 동작이 강하게 수행되어야 할 때, 예를 들어, 비휘발성 메모리 장치(120)에 프리 메모리 블록들이 기준보다 적게 남아있을 때, 높다고 판단될 수 있다. 반면에, GC 긴급성은, GC 동작이 약하게 수행되어야 할 때, 예를 들어, 비휘발성 메모리 장치(120)에 프리 메모리 블록들이 기준보다 많이 남아있을 때, 낮다고 판단될 수 있다. GC 긴급성은, 예를 들어, 둘 이상의 레벨들로서 판단될 수 있다.
컨트롤 유닛(111)은 아이들 상태에서 GC 긴급성에 따라 GC 코드를 호출함으로써 GC 동작을 수행할 수 있다. 컨트롤 유닛(111)은 GC 긴급성에 따라 GC 동작을 필요한 만큼 수행할 수 있다. 컨트롤 유닛(111)은 GC 동작을 완료한 뒤, 슬립 코드를 호출함으로써 슬립 모드로 진입할 수 있다. 컨트롤 유닛(111)은 슬립 모드에서 웨이크업 이벤트가 발생하면, 예를 들어, 호스트 장치로부터 요청을 수신하면, 슬립 모드에서 벗어날 수 있다.
상술한 바와 같이 GC 코드와 슬립 코드는 페어로서 결합될 수 있다. 부팅 시 GC 코드와 슬립 코드는 제1 메모리(MEM1) 및 제2 메모리(MEM2)로 각각 로딩되거나 반대로 로딩될 수 있다. 후술될 도6의 절차는 GC 코드 및 슬립 코드가 특정 메모리들에 각각 로딩되어야 하는 것으로 제한되지 않는다.
도6을 참조하면, 단계(S410)에서, 컨트롤 유닛(111)은 아이들 상태에 진입한 것인지 여부를 판단할 수 있다. 예를 들어, 컨트롤 유닛(111)은 호스트 장치로부터 마지막 요청을 수신한 때로부터 소정 시간이 경과할 때, 아이들 상태에 진입한 것으로 판단할 수 있다. 아이들 상태에 진입하지 않은 것으로 판단될 때, 예를 들어, 컨트롤 유닛(111)이 마지막 요청을 수신한 때로부터 소정 시간이 경과하기 전에 새로운 요청을 수신할 때, 절차는 단계(S410)를 반복할 수 있다. 아이들 상태에 진입한 것으로 판단될 때, 절차는 단계(S420)로 진행될 수 있다.
단계(S420)에서, 컨트롤 유닛(111)은 GC 긴급성이 변경되었는지 여부를 판단할 수 있다. GC 긴급성이 변경되었는지 판단하기 위해, 컨트롤 유닛(111)은 이전에 판단된 GC 긴급성과 현재 판단된 GC 긴급성을 비교할 수 있다. 이전에 판단된 GC 긴급성은 이전에 GC 동작이 수행될 때 판단된 레벨일 수 있다. 이전에 판단된 GC 긴급성과 비교하여, 현재 판단된 GC 긴급성이 변경되었을 때, 절차는 단계(S430)로 진행될 수 있다.
단계(S430)에서, 컨트롤 유닛(111)은 GC 긴급성, GC 호출 카운트 및 슬립 호출 카운트에 근거하여 GC 코드와 슬립 코드에 대해 스왑 동작을 선택적으로 수행할 수 있다. 후술될 바와 같이, 단계(S430)에서 컨트롤 유닛(111)은 상황에 따라 스왑 동작을 수행하지 않을 수도 있다.
구체적으로 단계(S430)에서, 컨트롤 유닛(111)은 GC 긴급성이 소정 임계 레벨을 초과한 경우, GC 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다. 만일 GC 코드가 이미 제1 메모리(MEM1)에 로딩된 상황일 때, 컨트롤 유닛(111)은 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하지 않을 수 있다.
또한 단계(S430)에서, 컨트롤 유닛(111)은 GC 호출 카운트 및/또는 슬립 호출 카운트가 소정의 스왑 조건을 만족할 때, GC 코드와 슬립 코드 중에서 소정 코드가 제1 메모리(MEM1)에 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다. 만일, GC 코드와 슬립 코드 중에서 소정 코드가 이미 제1 메모리(MEM1)에 로딩된 상황일 때, 컨트롤 유닛(111)은 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하지 않을 수 있다.
소정의 스왑 조건은, GC 호출 카운트가 소정 임계 값을 초과할 것일 수 있다. 이때, 컨트롤 유닛(111)은, GC 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
소정의 스왑 조건은, GC 호출 카운트가 소정 임계 값을 초과하고, 슬립 호출 카운트가 소정 임계 값 미만일 것일 수 있다. 이때, 컨트롤 유닛(111)은, GC 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
소정의 스왑 조건은, 슬립 호출 카운트가 소정 임계 값을 초과할 것일 수 있다. 이때, 컨트롤 유닛(111)은, 슬립 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
소정의 스왑 조건은, 슬립 호출 카운트가 소정 임계 값을 초과하고, GC 호출 카운트가 소정 임계 값 미만일 것일 수 있다. 이때, 컨트롤 유닛(111)은, 슬립 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
소정의 스왑 조건은, GC 호출 카운트와 슬립 호출 카운트의 차이가 소정 임계 값을 초과할 때, GC 코드와 슬립 코드 중에서 더 높은 호출 카운트의 코드가 제1 메모리(MEM1)로 로딩되도록 GC 코드와 슬립 코드에 대해 스왑 동작을 수행할 수 있다.
한편, 이상에서 소정의 스왑 조건을 판단하기 위해 GC 호출 카운트와 슬립 호출 카운트와 비교된 소정 임계 값들은 서로 동일하거나 상이할 수 있다. 스왑 동작을 얼마나 빈번하게 수행할 것인지에 따라 소정의 임계 값이 결정될 수 있다.
한편 단계(S430)에서, 컨트롤 유닛(111)은 GC 긴급성이 임계 레벨을 초과하지 않고, 동시에, GC 호출 카운트 및 슬립 호출 카운트가 소정의 스왑 조건을 만족하지 않을 때, GC 코드와 슬립 코드에 대해 스왑 동작을 수행하지 않을 수 있다.
단계(S440)에서, 컨트롤 유닛(111)은 GC 호출 카운트 및 슬립 호출 카운트를 "0"으로 리셋할 수 있다. 절차는 단계(S420)로 다시 진행될 수 있다.
한편, 단계(S420)에서, GC 긴급성이 변경되지 않았을 때, 절차는 단계(S450)로 진행될 수 있다.
단계(S450)에서, 컨트롤 유닛(111)은 GC 긴급성이 소정 임계 값을 초과했는지 여부를 판단할 수 있다. 단계(S450)의 임계 값은 단계(S430)에서 상술한 임계 값과 동일하거나 상이할 수 있다. 단계(S450)에서, GC 긴급성이 임계 값을 초과하지 않은 경우, 절차는 단계(S470)로 진행될 수 있다. GC 긴급성이 임계 값을 초과한 경우, 절차는 단계(S460)로 진행될 수 있다.
단계(S460)에서, 컨트롤 유닛(111)은 GC 호출 카운트를 증가시키고, GC 코드를 호출함으로써 GC 동작을 수행할 수 있다. 컨트롤 유닛(111)은 GC 긴급성에 따라 필요한 만큼 GC 동작을 수행할 수 있다. 실시 예에 따라, 컨트롤 유닛(111)은 소정 단위의 GC 동작을 반복적으로 수행하고, GC 동작이 반복된 횟수만큼 GC 호출 카운트를 1 이상 증가시킬 수 있다.
단계(S470)에서, 컨트롤 유닛(111)은 슬립 호출 카운트를 증가시키고, 슬립 코드를 호출함으로써 슬립 모드에 진입할 수 있다.
단계(S480)에서, 컨트롤 유닛(111)은 슬립 모드에서 웨이크업 이벤트가 발생하였는지 판단할 수 있다. 웨이크업 이벤트가 발생하지 않은 경우, 단계(S480)는 반복적으로 진행될 수 있다. 웨이크업 이벤트가 발생한 경우, 절차는 종료할 수 있다.
도7은 도1의 컨트롤 유닛(111)이 GC 코드와 슬립 코드에 대해 스왑 동작을 수행하는 방법을 도시하는 순서도이다. 도7에 도시된 절차는 도6에 도시된 절차와 비교하여, 체크 카운트가 더 관리될 수 있다. 후술될 바와 같이, 체크 카운트는 GC 긴급성에 변경이 없더라도 주기적으로 스왑이 필요한지 여부를 체크하기 위해 카운팅될 수 있다.
도7에 도시된 절차에서 단계들(S510, S530, S560~S590)은 도6의 단계들(S410, S430, S450~S480)과 실질적으로 각각 동일할 수 있다. 따라서, 아래에서는 도6의 절차와 다른 부분에 대해서 보다 상세하게 설명될 것이다.
도7을 참조하면, 단계(S510)에서, 컨트롤 유닛(111)은 아이들 상태에 진입한 것인지 여부를 판단할 수 있다. 아이들 상태에 진입하지 않은 것으로 판단될 때, 절차는 단계(S510)를 반복할 수 있다. 아이들 상태에 진입한 것으로 판단될 때, 절차는 단계(S520)로 진행될 수 있다.
단계(S520)에서, 컨트롤 유닛(111)은 GC 긴급성이 변경되었거나 또는 체크 카운트가 임계 카운트에 도달하였는지 여부를 판단할 수 있다. GC 긴급성이 변경되었거나 또는 체크 카운트가 임계 카운트에 도달하였을 때, 절차는 단계(S530)로 진행될 수 있다.
단계(S530)에서, 컨트롤 유닛(111)은 GC 긴급성, GC 호출 카운트 및 슬립 호출 카운트에 근거하여 GC 코드와 슬립 코드에 대해 스왑 동작을 선택적으로 수행할 수 있다.
단계(S540)에서, 컨트롤 유닛(111)은 체크 카운트, GC 호출 카운트 및 슬립 호출 카운트를 "0"으로 리셋할 수 있다. 절차는 단계(S520)로 다시 진행될 수 있다.
한편, 단계(S520)에서, GC 긴급성이 변경되지 않았고, 동시에, 체크 카운트가 임계 카운트에 도달하지 않았을 때, 절차는 단계(S550)로 진행될 수 있다.
단계(S550)에서, 컨트롤 유닛(111)은 체크 카운트를 증가시킬 수 있다.
단계(S560)에서, 컨트롤 유닛(111)은 GC 긴급성이 소정 임계 값을 초과했는지 여부를 판단할 수 있다. GC 긴급성이 임계 값을 초과하지 않은 경우, 절차는 단계(S580)로 진행될 수 있다. GC 긴급성이 임계 값을 초과한 경우, 절차는 단계(S570)로 진행될 수 있다.
단계(S570)에서, 컨트롤 유닛(111)은 GC 호출 카운트를 증가시키고, GC 코드를 호출함으로써 GC 동작을 수행할 수 있다.
단계(S580)에서, 컨트롤 유닛(111)은 슬립 호출 카운트를 증가시키고, 슬립 코드를 호출함으로써 슬립 모드에 진입할 수 있다.
단계(S590)에서, 컨트롤 유닛(111)은 슬립 모드에서 웨이크업 이벤트가 발생하였는지 판단할 수 있다. 웨이크업 이벤트가 발생하지 않은 경우, 단계(S590)는 반복적으로 진행될 수 있다. 웨이크업 이벤트가 발생한 경우, 절차는 종료할 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214), 메모리 인터페이스 유닛(1215) 및 TCM(Tightly Coupled Memory, 1216)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213) 및 TCM(1216)은 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다. TCM(1216)은 랜덤 액세스 메모리(1213)보다 컨트롤 유닛(1212)에 의해 더 빠르게 액세스될 수 있다.
컨트롤 유닛(1212)은 도1의 컨트롤 유닛(111)과 실질적으로 동일하게 구성되고 동작할 수 있다. TCM(1216)은 도1의 제1 메모리(MEM1)와 실질적으로 동일하게 구성되고 동작할 수 있다. 랜덤 액세스 메모리(1213)는 도1의 제2 메모리(MEM2)와 실질적으로 동일하게 구성되고 동작할 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 8에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 8에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 8의 SSD(1200), 도 9의 메모리 시스템(2200), 도 10의 메모리 시스템(3200)으로 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 12를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
111: 컨트롤 유닛
MEM1: 제1 메모리
MEM2: 제2 메모리
CA11~CA23: 코드 영역들
120: 비휘발성 메모리 장치

Claims (20)

  1. 적어도 하나의 제1 코드 영역을 포함하는 제1 메모리;
    적어도 하나의 제2 코드 영역을 포함하는 제2 메모리; 및
    상기 제1 코드 영역에 로딩된 제1 코드를 실행함으로써 제1 동작을 수행하고, 상기 제2 코드 영역에 로딩된 제2 코드를 실행함으로써 제2 동작을 수행하도록 구성된 컨트롤 유닛을 포함하되,
    상기 컨트롤 유닛은, 스왑 조건에 근거하여 상기 제1 코드 및 상기 제2 코드에 대해 스왑 동작을 수행하고,
    상기 컨트롤 유닛은, 상기 제1 코드 및 상기 제2 코드가 서로 대립할 때, 상기 스왑 조건에 근거하여 상기 스왑 동작을 수행하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤 유닛은, 상기 스왑 동작을 수행함으로써, 상기 제1 코드 영역에 상기 제2 코드를 로딩하고, 상기 제2 코드 영역에 상기 제1 코드를 로딩하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 코드 및 상기 제2 코드를 저장하는 비휘발성 메모리 장치를 더 포함하고,
    상기 컨트롤 유닛은, 상기 비휘발성 메모리 장치에 저장된 상기 제1 코드 및 상기 제2 코드를 상기 제1 코드 영역 및 상기 제2 코드 영역으로 각각 로딩하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤 유닛은, 상기 제1 코드의 호출 빈도와 상기 제2 코드의 호출 빈도 중 적어도 하나에 근거하여 상기 스왑 동작을 수행하는 메모리 시스템.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤 유닛은, 상기 제1 메모리를 상기 제2 메모리보다 더 빠르게 액세스가능한 메모리 시스템.
  7. 제1 메모리의 하나 이상의 코드 영역들에 로딩된 코드들과 및 제2 메모리의 하나 이상의 코드 영역들에 로딩된 코드들의 호출 빈도들을 체크하는 단계;
    상기 호출 빈도들에 근거하여 제1 메모리의 제1 코드 영역에 로딩된 제1 코드와 제2 메모리의 제2 코드 영역에 로딩된 제2 코드를 선택하는 단계; 및
    상기 제1 코드 영역에 상기 제2 코드를 로딩하고, 상기 제2 코드 영역에 상기 제1 코드를 로딩하기 위해 스왑 동작을 수행하는 단계를 포함하고,
    상기 제1 코드 및 상기 제2 코드를 선택하는 단계는,
    상기 제1 메모리의 상기 코드 영역들에 로딩된 상기 코드들 중 호출 빈도가 제1 임계 값을 초과하는 코드를 상기 제1 코드로 선택하는 단계; 및
    상기 제2 메모리의 상기 코드 영역들에 로딩된 상기 코드들 중 가장 낮은 호출 빈도의 코드를 상기 제2 코드로 선택하는 단계를 포함하는 메모리 시스템의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 코드 및 상기 제2 코드를 선택하는 단계는,
    하나 이상의 페어들에 관한 정보를 참조하여 상기 페어들 중 어느 하나로 결합된 상기 제1 코드 및 상기 제2 코드를 선택하는 단계를 더 포함하고,
    상기 페어들 각각은 서로 대립하는 코드들로 구성되는 메모리 시스템의 동작 방법.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 코드를 선택하는 단계는,
    상기 가장 낮은 호출 빈도가 제2 임계 값 미만일 때 상기 가장 낮은 호출 빈도의 상기 코드를 상기 제2 코드로 선택하는 단계를 포함하는 메모리 시스템의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 메모리 및 상기 제2 메모리는 서로 다른 속도로 액세스되는 메모리 시스템의 동작 방법.
  12. 제1 코드 영역을 포함하는 제1 메모리;
    제2 코드 영역을 포함하는 제2 메모리; 및
    상기 제1 코드 영역에 로딩된 슬립 코드의 슬립 호출 카운트와 상기 제2 코드 영역에 로딩된 가비지 컬렉션(GC) 코드의 GC 호출 카운트를 카운팅하고, 상기 슬립 호출 카운트 및 상기 GC 호출 카운트에 근거하여 상기 슬립 코드 및 상기 GC 코드에 대해 스왑 동작을 수행하도록 구성된 컨트롤 유닛을 포함하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 컨트롤 유닛은, 상기 스왑 동작을 수행함으로써, 상기 제1 코드 영역에 상기 GC 코드를 로딩하고, 상기 제2 코드 영역에 상기 슬립 코드를 로딩하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 컨트롤 유닛은, 아이들 상태로 진입한 경우, GC 동작의 긴급성을 판단하고, 상기 긴급성이 변경될 때 상기 슬립 호출 카운트 및 상기 GC 호출 카운트에 근거하여 상기 스왑 동작을 수행할 것인지 여부를 판단하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 컨트롤 유닛은, 상기 긴급성의 레벨에 따라 상기 스왑 동작을 수행하는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 컨트롤 유닛은, 상기 스왑 동작을 수행할 것인지 여부를 판단한 뒤, 상기 슬립 호출 카운트 및 상기 GC 호출 카운트를 리셋하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 컨트롤 유닛은, 상기 긴급성이 변경되지 않을 때, 상기 스왑 동작을 수행할 것인지 여부의 판단 없이, 상기 긴급성의 레벨에 근거하여 상기 슬립 코드를 호출하거나 상기 GC 코드를 호출하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 컨트롤 유닛은, 상기 아이들 상태로 진입한 경우 체크 카운트가 임계 카운트에 도달할 때 상기 스왑 동작을 수행할 것인지 여부를 판단하고, 상기 체크 카운트가 상기 임계 카운트에 도달하지 않을 때, 상기 스왑 동작을 수행할 것인지 여부의 판단 없이 상기 체크 카운트를 증가시키는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 컨트롤 유닛은, 상기 스왑 동작을 수행할 것인지 여부를 판단한 뒤, 상기 체크 카운트를 리셋하는 메모리 시스템.
  20. 적어도 하나의 제1 코드 영역을 포함하는 제1 메모리;
    적어도 하나의 제2 코드 영역을 포함하는 제2 메모리; 및
    상기 제1 코드 영역에 로딩된 제1 코드를 실행함으로써 제1 동작을 수행하고, 상기 제2 코드 영역에 로딩된 제2 코드를 실행함으로써 제2 동작을 수행하도록 구성된 컨트롤 유닛을 포함하되,
    상기 컨트롤 유닛은, 상기 제2 코드가 상기 제1 코드 영역에 로딩되고 상기 제1 코드가 상기 제2 코드 영역에 로딩되고, 상기 제1 및 제2 코드들 중 더 높은 호출 빈도의 코드가 상기 제1 및 제2 메모리들 중에서 더 빠른 메모리에 저장되도록, 스왑 조건에 근거하여 상기 제1 코드 및 상기 제2 코드에 대해 스왑 동작을 수행하는 메모리 시스템.
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