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KR102190694B1 - 불휘발성 메모리 시스템 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR102190694B1
KR102190694B1 KR1020140030284A KR20140030284A KR102190694B1 KR 102190694 B1 KR102190694 B1 KR 102190694B1 KR 1020140030284 A KR1020140030284 A KR 1020140030284A KR 20140030284 A KR20140030284 A KR 20140030284A KR 102190694 B1 KR102190694 B1 KR 102190694B1
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서동영
윤덕용
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삼성전자주식회사
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Abstract

본 발명은 온-셀 카운팅 동작을 기반으로 불휘발성 메모리 장치의 읽기 전압을 조절하는 불휘발성 메모리 시스템에 관한 것이다. 본 발명에 따른 불휘발성 메모리 시스템은 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 데이터를 저장하고, 복수의 읽기 전압들을 기반으로 복수의 메모리 셀들에 저장된 데이터를 읽는 불휘발성 메모리 장치; 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는 기준 전압을 기반으로 데이터가 저장된 메모리 셀들을 읽어 온-셀 데이터를 생성하고, 온-셀 데이터를 기반으로 온-셀 개수를 검출하고, 검출된 온-셀 개수를 기반으로 불휘발성 메모리 장치의 복수의 읽기 전압들을 조절한다.

Description

불휘발성 메모리 시스템 및 그것의 동작 방법{NONVOLATILE MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 빠른 동작 속도 및 저전력으로 인하여 다양한 분야에서 사용되고 있다. 플래시 메모리는 전하 포획 플래시(CTF) 메모리 셀들을 포함할 수 있다. 전하 포획 플래시(CTF) 메모리 셀은 전하를 전하 저장막에 저장함으로써 프로그램 상태를 기억하는 메모리 셀이다. 전하 포획 플래시(CTF) 메모리 셀들은 프로그램 된 후 전하 저장막에 저장된 전하가 채널로 유입되면서 문턱 전압 산포가 변화하는 특성을 갖는다. 이러한 물리적 특성으로 인하여, 프로그램 경과 시간에 따라 메모리 셀들에 저장된 데이터를 정확하게 읽지 못하는 문제점이 있다. 이와 같은 문제점은 메모리 셀들의 프로그램 시간을 별도로 관리함으로써 해결될 수 있다. 그러나 메모리 셀들의 프로그램 시간이 별도로 관리되기 때문에, 별도의 저장 영역이 요구되고, 읽기 동작에 많은 시간이 소모되는 문제점이 있다.
본 발명의 목적은 메모리 셀의 프로그램 시간을 저장하지 않고, 온-셀 카운팅 동작을 통해 읽기 전압을 조절할 수 있는 불휘발성 메모리 시스템 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 데이터를 저장하고, 복수의 읽기 전압들을 기반으로 상기 복수의 메모리 셀들에 저장된 데이터를 읽는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 기준 전압을 기반으로 상기 복수의 메모리 셀들 중 데이터가 저장된 메모리 셀들을 읽어 온-셀 데이터를 생성하고, 상기 온-셀 데이터를 기반으로 온-셀 개수를 검출하고, 상기 검출된 온-셀 개수를 기반으로 상기 불휘발성 메모리 장치의 상기 복수의 읽기 전압들을 조절한다.
실시 예로서, 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들은 전하 포획 플래시(Charge Trap Flash) 메모리 셀들이다.
실시 예로서, 상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽은 데이터의 오류를 검출하고, 검출된 오류를 정정하는 오류 정정 코드 엔진을 포함한다.
실시 예로서, 상기 오류 정정 코드 엔진의 오류 정정 동작에 의해 정정되지 않는 오류가 검출된 경우, 상기 메모리 컨트롤러는 온-셀 카운팅 동작을 수행하여 상기 복수의 읽기 전압들을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 온-셀 개수 및 상기 복수의 읽기 전압들의 관계 정보를 포함하는 온-셀 및 읽기 전압 룩 업 테이블을 포함하고, 상기 메모리 컨트롤러는 상기 온-셀 및 상기 읽기 전압 룩 업 테이블을 기반으로 상기 복수의 읽기 전압들을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 온-셀 개수 및 프로그램 경과 시간의 관계 정보를 포함하는 온-셀 및 프로그램 경과 시간 룩 업 테이블을 포함하고, 상기 메모리 컨트롤러는 상기 검출된 온-셀 개수 및 상기 온-셀 및 프로그램 경과 시간 룩 업 테이블을 기반으로 상기 데이터가 프로그램 된 프로그램 시간을 검출한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 검출된 프로그램 시간을 관리하는 프로그램 시간 관리부를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 프로그램 시간 관리부에 의해 관리되는 프로그램 시간을 기반으로 상기 읽기 전압을 조절한다.
실시 예로서, 상기 기준 전압은 상기 복수의 메모리 셀들의 복수의 프로그램 상태들 중 최상위 프로그램 상태의 문턱 전압 산포 범위의 하한 값보다 높다.
실시 예로서, 온-셀 카운팅 동작 시 상기 메모리 컨트롤러는 온-셀 카운팅 커맨드 및 상기 데이터가 저장된 메모리 셀들을 가리키는 어드레스를 상기 불휘발성 메모리 장치로 전송하고, 상기 불휘발성 메모리 장치는 상기 온-셀 카운팅 커맨드 및 상기 어드레스를 수신하고, 상기 수신된 온-셀 카운팅 커맨드에 응답하여 상기 기준 전압을 기반으로 상기 어드레스가 가리키는 메모리 셀들을 읽어서 상기 온-셀 데이터를 상기 메모리 컨트롤러로 전송한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법은 복수의 읽기 전압들을 기반으로 상기 불휘발성 메모리 장치에 저장된 데이터를 읽는 단계; 상기 읽은 데이터에 정정할 수 없는 에러가 포함되었는지 판별하는 단계; 상기 판별 결과에 따라 기준 전압을 기반으로 상기 데이터가 저장된 메모리 셀들을 읽어 온-셀 데이터를 생성하고, 상기 온-셀 데이터를 기반으로 온-셀 개수를 검출하고, 상기 검출된 온-셀 개수를 기반으로 상기 복수의 읽기 전압들을 조절하는 단계; 및 상기 조절된 복수의 읽기 전압들을 기반으로 상기 불휘발성 메모리 장치에 저장된 데이터를 다시 읽는 단계를 포함한다.
실시 예로서, 상기 읽은 데이터에 정정할 수 없는 에러가 포함된 경우 온-셀 카운팅 동작을 수행하여 온-셀 개수를 검출하고, 상기 검출된 온-셀 개수를 기반으로 상기 데이터의 프로그램 경과 시간을 검출하고, 상기 검출된 프로그램 경과 시간을 기반으로 상기 복수의 읽기 전압들을 조절한다.
실시 예로서, 상기 복수의 읽기 전압들을 기반으로 상기 불휘발성 메모리 장치에 저장된 데이터를 읽는 단계는, 상기 복수의 읽기 전압들이 조절된 기록이 있는지 판별하는 단계; 상기 복수의 읽기 전압들이 조절된 기록이 없는 경우 상기 복수의 읽기 전압들을 기반으로 상기 데이터를 읽고, 상기 복수의 읽기 전압들이 조절된 기록이 있는 경우 상기 조절된 복수의 읽기 전압들을 기반으로 상기 데이터를 읽는 단계를 포함한다.
실시 예로서, 상기 불휘발성 메모리 시스템의 동작 방법은 상기 온-셀 카운팅 동작을 수행하여 상기 복수의 읽기 전압들을 조절한 경우, 상기 복수의 읽기 전압들이 조절된 기록을 갱신하는 단계를 더 포함한다.
본 발명에 따른 불휘발성 메모리 시스템은 별도의 불휘발성 메모리 영역에 프로그램 시간을 기입하지 않더라도 온-셀 카운팅 동작을 기반으로 읽기 전압을 조절할 수 있다. 따라서, 향상된 신뢰성, 향상된 성능, 및 감소된 비용을 갖는 불휘발성 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 3에 도시된 복수의 메모리 블록들 제 1 메모리 블록을 보여주는 회로도이다.
도 5는 도 4에 도시된 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다.
도 6은 도 4에 도시된 메모리 셀들의 IVS(Initial Verify Shift) 현상을 설명하기 위한 산포도들이다.
도 7은 IVS 현상에 의한 오류를 설명하기 위한 산포도이다.
도 8은 도 1에 도시된 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 9는 도 8의 S140 단계를 설명하기 위한 산포도들이다.
도 10 내지 도 12는 도 8에 도시된 S150 단계를 상세하게 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 14는 도 13에 도시된 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 15는 도 13에 도시된 온-셀 및 프로그램 경과 시간 룩 업 테이블을 예시적으로 보여주는 도면이다.
도 16 및 도 17은 도 13에 도시된 프로그램 시간 관리부를 설명하기 위한 도면들이다.
도 18은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다.
도 20은는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 읽기 시에 정정할 수 없는 에러(Uncorrectable Error, 이하에서, "UECC 에러"라 칭한다.)가 감지된 경우, 온-셀 카운팅 동작을 수행하여 읽은 페이지의 프로그램 경과 시간을 검출할 수 있다. 불휘발성 메모리 컨트롤러는 검출된 프로그램 경과 시간을 기반으로 불휘발성 메모리 장치의 읽기 전압의 레벨을 조절할 수 있다. 따라서, 프로그램 경과 시간을 별도로 저장하지 않아도 되므로 불휘발성 메모리 장치의 용량의 활용도가 향상된다. 또한, IVS(Initial Verify Shift) 현상에 의해 발생된 UECC 에러를 감소시킬 수 있으므로, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여 어드레스(ADDR) 및 읽기 커맨드(CMD_r)를 전송할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(120)의 제어에 따라 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 어드레스(ADDR) 및 읽기 커맨드(CMD_r)를 수신할 수 있다. 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_r)에 응답하여 수신된 어드레스(ADDR)에 대응되는 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다.
메모리 컨트롤러(110)는 에러 정정 코드 엔진(111, ECC Engine; Error Correct Code Engine), 읽기 레벨 조절부(112), 및 온-셀 및 읽기 전압 룩 업 테이블(113)를 포함할 수 있다.
ECC 엔진(111)은 불휘발성 메모리 장치(120)에 저장될 데이터에 대하여 에러 정정 코드를 생성할 수 있다. 예시적으로, 생성된 에러 정정 코드는 불휘발성 메모리 장치(120)의 스페어 영역에 저장될 수 있다. ECC 엔진(111)은 에러 정정 코드를 기반으로 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)의 에러를 검출 또는 정정할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)로부터 수신된 데이터(DATA)는 에러 정정 코드를 포함할 수 있다.
불휘발성 메모리 장치(120)로부터 수신된 데이터(DATA)는 UECC 에러를 포함할 수 있다. 이 때, 메모리 컨트롤러(110)는 온-셀 카운팅 동작(On-Cell Counting Operation)을 수행할 수 있다. 예를 들어, ECC 엔진(110)의 에러 정정 동작에 의해 데이터(DATA)의 에러가 정정되지 않은 경우, 메모리 컨트롤러(110)는 온-셀 카운팅 커맨드(CMD_oc) 및 어드레스(ADDR)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 온-셀 카운팅 커맨드(CMD_oc)에 응답하여 수신된 어드레스(ADDR)에 대응되는 메모리 셀들에 대하여 기준 전압을 기반으로 1회 읽기 동작을 수행할 수 있다. 이하에서, 불휘발성 메모리 장치(120)가 온-셀 카운팅 동작을 기반으로 읽은 데이터를 온-셀 데이터(DATA_oc)라 칭한다. 불휘발성 메모리 장치(120)는 읽은 온-셀 데이터(DATA_oc)를 메모리 컨트롤러(110)로 전송할 수 있다.
읽기 레벨 조절부(112)는 수신된 온-셀 데이터(DATA_oc)를 기반으로 온-셀의 개수를 검출할 수 있다. 읽기 레벨 조절부(112)는 검출된 온-셀 개수 및 온-셀 및 읽기 전압 룩 업 테이블(113)을 기반으로 불휘발성 메모리 장치(120)의 읽기 전압의 레벨을 조절할 수 있다.
온-셀 및 읽기 전압 룩 업 테이블(113)은 온-셀의 개수 및 읽기 전압의 관계가 매핑된 정보일 수 있다.
예시적으로, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 읽기 전압의 레벨을 조절하기 위하여 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 불휘발성 메모리 장치(120)는 제어 신호(CTRL)에 응답하여, 읽기 전압의 레벨을 조절할 수 있다.
예시적으로, 읽기 레벨 조절부(112)는 검출된 온-셀 개수를 기반으로 데이터(DATA)의 프로그램 경과 시간을 검출할 수 있다. 읽기 레벨 조절부(112)는 검출된 프로그램 경과 시간을 기반으로 불휘발성 메모리 장치(120)의 읽기 전압의 레벨을 조절할 수 있다.
이하에서, 상술된 바와 같은 불휘발성 메모리 시스템(100)의 동작(즉, 온-셀 데이터(DATA_oc)를 기반으로 온-셀 개수를 검출하는 동작)은 "온-셀 카운팅 동작"이라 칭한다. 불휘발성 메모리 시스템(100)은 온-셀 카운팅 동작을 수행하여 불휘발성 메모리 장치(120)의 읽기 전압을 조절할 수 있다. 불휘발성 메모리 시스템(100)의 온-셀 카운팅 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 ECC 엔진(111), 읽기 레벨 조절부(112), 온-셀 및 읽기 전압 룩 업 테이블(113), 프로세서(114), SRAM(115), 랜더마이저(116), ROM(117), 호스트 인터페이스(118), 및 플래시 인터페이스(119)를 포함한다.
ECC 엔진(111)은 불휘발성 메모리 장치(120)에 기입될 데이터에 대한 에러 정정 코드를 생성할 수 있다. ECC 엔진(111)은 에러 정정 코드를 기반으로 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)의 에러를 검출하고, 검출된 에러를 정정할 수 있다.
읽기 레벨 조절부(112)는 ECC 엔진(111)의 에러 정정 동작에 의해 정정되지 않은 에러(즉, UECC 에러)가 검출된 경우, 불휘발성 메모리 장치(120)로부터 수신된 온-셀 데이터(DATA_oc)를 기반으로 불휘발성 메모리 장치(120)의 읽기 전압의 레벨을 조절할 수 있다. 예를 들어, 읽기 레벨 조절부(112)는 온-셀 데이터(DATA_oc) 및 온-셀 및 읽기 전압 룩 업 테이블(113)를 기반으로 읽기 전압의 레벨을 결정할 수 있다. 읽기 레벨 조절부(112)는 결정된 읽기 전압의 레벨로 불휘발성 메모리 장치(120)가 동작하도록 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
온-셀 및 읽기 전압 룩 업 테이블(113)은 온-셀의 개수 및 읽기 전압의 관계가 매핑된 정보일 수 있다. 예시적으로, 온-셀 및 읽기 전압 룩 업 테이블(113)은 메모리 블록 단위로 관리될 수 있다. 온-셀 및 읽기 전압 룩 업 테이블(113)은 메모리 블록의 위치, 메모리 블록의 P/E 횟수, 메모리 블록의 특성에 따라 미리 결정되거나 또는 갱신될 수 있다. 예시적으로, 온-셀 및 읽기 전압 룩 업 테이블(113)은 워드 라인 단위로 관리될 수 있다. 온-셀 및 읽기 전압 룩 업 테이블(113)은 워드 라인의 위치에 따라 미리 결정되거나 또는 갱신될 수 있다.
예시적으로, 온-셀 및 읽기 전압 룩 업 테이블(113)은 ROM(117)에 펌웨어 형태로 저장될 수 있다. 또는, 온-셀 및 읽기 전압 룩 업 테이블(113)은 SRAM(115)에 저장될 수 있고, 프로세서(114)에 의해 갱신될 수 있다. 프로세서(114)의 갱신된 온-셀 및 읽기 전압 룩 업 테이블(113)은 불휘발성 메모리 장치(120)로 플러쉬될 수 있다.
프로세서(114)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. 프로세서(114)는 ROM(117)에 저장된 펌웨어를 구동할 수 있다. 예시적으로, 읽기 레벨 조절부(112)는 소프트웨어로 구현되고, 프로세서(114)의 제어에 따라 구동될 수 있다.
SRAM(115)은 메모리 컨트롤러(115)의 버퍼 메모리, 캐쉬 메모리, 동작 메모리, 또는 메인 메모리로 동작할 수 있다. 예시적으로, SRAM(115)은 온-셀 및 읽기 전압 룩 업 테이블(113)을 저장할 수 있다.
랜더마이저(116)는 불휘발성 메모리 장치(120)에 저장될 데이터를 랜더마이즈할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 페이지 단위로 데이터를 기입한다. 불휘발성 메모리 장치(120)의 메모리 셀들은 적어도 2비트의 데이터를 저장하는 멀티 레벨 셀들(MLC)일 수 있다. 이 때, 멀티 레벨 셀들 각각은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나의 상태를 갖도록 프로그램 될 수 있다. 랜더마이저(116)는 하나의 워드 라인에 연결된 메모리 셀들의 프로그램 상태들 각각의 비율이 서로 동일하도록 데이터(DATA)를 랜더마이즈할 수 있다. 다시 말해서, 랜더마이즈된 데이터가 하나의 워드라인에 연결된 메모리 셀들에 저장되는 경우, 하나의 워드 라인에 연결된 메모리 셀들 중 소거 상태의 메모리 셀들의 개수 및 복수의 프로그램 상태들 각각의 메모리 셀들의 개수들은 서로 동일할 것이다.
ROM(117)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(118)를 통해 외부 장치(예를 들어, 호스트, AP 등)와 통신할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(119)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(118)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 데이터(DATA)를 읽고, 읽은 데이터(DATA)에 대하여 에러 정정 동작을 수행할 수 있다. 이 때, UECC 에러가 발생한 경우, 메모리 컨트롤러(110)는 온 셀 카운팅 동작을 수행하여 불휘발성 메모리 장치(120)의 읽기 전압의 레벨을 조절할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생기(123), 페이지 버퍼(124), 및 입출력 회로(125)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 복수의 메모리 블록들 각각은 복수의 스트링들을 포함한다. 복수의 스트링들 각각은 비트 라인(BL)과 연결되고, 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 각각 복수의 워드 라인들(WL)과 연결된다. 복수의 메모리 셀들은 각각 적어도 2비트를 포함하는 멀티 레벨 셀(MLC)로 제공될 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKn)은 메모리 셀들이 기판과 수직 방향으로 적층된 3차원 구조를 가질 수 있다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 제공될 수 있다.
어드레스 디코더(122)는 복수의 워드 라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 어드레스 디코더(122)는 디코딩된 어드레스(ADDR)를 기반으로 복수의 워드 라인들(WL)의 전압을 제어할 수 있다.
제어 로직 및 전압 발생기(123)는 어드레스 디코더(122), 페이지 버퍼(124), 및 입출력 회로(125)를 제어할 수 있다. 제어 로직 및 전압 발생기(123)는 읽기 커맨드(CMD_r)를 수신하고, 수신된 읽기 커맨드(CMD_r)에 응답하여 읽기 동작을 수행하도록 어드레스 디코더(122), 페이지 버퍼(124), 및 입출력 회로(125)를 제어할 수 있다. 제어 로직 및 전압 발생기(123)는 온-셀 카운팅 커맨드(CMD_oc)를 수신하고, 수신된 온-셀 카운팅 커맨드(CMD_oc)에 응답하여 온-셀 카운팅 동작을 수행하도록 어드레스 디코더(122), 페이지 버퍼(124), 및 입출력 회로(125)를 제어할 수 있다. 예시적으로, 온-셀 카운팅 동작은 수신된 어드레스(ADDR)에 대응되는 워드라인에 연결된 메모리 셀들을 온-셀 카운팅 전압을 기반으로 1회 읽는 동작을 가리킨다. 예시적으로, 불휘발성 메모리 장치(120)는 온-셀 카운팅 동작을 수행하여 온-셀 데이터(DATA_oc)를 출력할 수 있다.
제어 로직 및 전압 발생기(123)는 복수의 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 복수의 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들을 생성할 수 있다. 제어 로직 및 전압 발생기(123)는 제어 신호(CTRL)에 응답하여 복수의 읽기 전압들의 레벨을 조절할 수 있다.
페이지 버퍼(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(124)는 메모리 셀 에러이(121)에 기입될 데이터 또는 메모리 셀 어레이(121)로부터 읽은 데이터를 임시 저장할 수 있다.
입출력 회로(125)는 불휘발성 메모리 장치(120)의 읽기 동작 시 페이지 버퍼(124)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다. 입출력 회로(125)는 불휘발성 메모리 장치(120)의 온-셀 카운팅 동작 시 페이지 버퍼(124)로부터 온-셀 데이터(DATA_oc)를 수신하고, 수신된 온-셀 데이터(DATA_oc)를 메모리 컨트롤러(110로 전송할 수 있다.
도 4는 도 3에 도시된 복수의 메모리 블록들 제 1 메모리 블록을 보여주는 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1)이 선택된다.
비록 도면에 도시되지는 않았으나, 메모리 블록(BLK1)은 기판(미도시) 상에 형성될 수 있고, 복수의 낸드 스트링들(NS11~NS33)은 기판과 수직한 방향으로 형성될 수 있다. 복수의 낸드 스트링들(NS11~NS33)에 포함된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)는 기판과 수직한 방향으로 적층될 수 있다.
예시적으로, 메모리 셀들에 포함된 전하 저장막(미도시)에 전하가 저장됨으로써, 메모리 셀들(MC1~MC8)의 문턱 전압이 결정될 수 있다. 즉, 전하 저장막에 전하가 저장됨으로써, 메모리 셀들(MC1~MC8)의 프로그램 상태가 결정된다.
예시적으로, 전하 저장막에 저장된 전하들은 프로그램 된 후 일정 시간 동안 시간이 흐름에 따라 채널로 빠져나갈 수 있다. 즉, 메모리 셀들(MC1~MC8)은 프로그램 된 후 일정 시간 동안 시간이 흐름에 따라 문턱 전압 산포가 변화할 것이다. 이러한 현상은 IVS(Initial Verify Shift) 현상이라 불린다.
도 5는 도 4에 도시된 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다. 간결한 설명을 위하여, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들 각각은 3-비트의 데이터를 저장하는 삼중 레벨 셀(TLC; Triple Level Cell)인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 3 및 도 5를 참조하면, 복수의 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램된다.
불휘발성 메모리 장치(120)는 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)을 사용하여 프로그램 된 메모리 셀들의 프로그램 상태를 판별할 수 있다. 예시적으로, 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)은 제어 로직 및 전압 발생기(123)에 의해 생성될 수 있다. 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7) 각각은 프로그램 된 메모리 셀들의 프로그램 상태를 판별하기 위하여 미리 정해진 전압 레벨을 가질 수 있다.
도 6은 도 4에 도시된 메모리 셀들의 IVS(Initial Verify Shift) 현상을 설명하기 위한 산포도들이다. 도면의 간결성을 위하여, 제 7 프로그램 상태(P7)를 참조하여 IVS 현상이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 프로그램 상태들 각각에 대한 IVS 현상이 발생될 수 있다.
도 3 및 도 6을 참조하면, 복수의 메모리 셀들 중 일부는 제 7 프로그램 상태(P7)를 갖도록 프로그램 될 수 있다. 이 때, 불휘발성 메모리 장치(120)는 초기 프로그램 상태(P7_int)를 갖도록 메모리 셀들 프로그램 할 수 있다. 이 후, 제 1 시간(t1)이 경과한 후, 초기 프로그램 상태(P7_int)를 갖는 메모리 셀들의 문턱 전압 산포는 프로그램 상태(P7`)의 문턱 전압 산포와 같이 변할 수 있다. 즉, 메모리 셀들의 문턱 전압은 프로그램 된 후 시간이 흐름에 따라 낮아질 수 있다. 즉, 메모리 셀의 전하 저장층에 포획되어 있던 전하들이 시간이 흐름에 따라 채널층으로 이동함으로써, 메모리 셀의 문턱 전압이 낮아질 수 있다.
제 2 시간(t2, t2>t1)이 경과한 이후, 메모리 셀의 문턱 전압 산포는 프로그램 상태(P7")와 같을 수 있다. 제 3 시간(t3, t3>t2)이 경과한 이후, 메모리 셀들의 문턱 전압 산포는 안정화되어, 제 7 프로그램 상태(P7)와 같을 수 있다.
예시적으로, 제 7 프로그램 상태(P7)의 문턱 전압 산포의 하한 값(Vth4)은 프로그램 상태(P7")의 문턱 전압 산포의 하한 값(Vth3)보다 작다. 프로그램 상태(P7")의 문턱 전압 산포의 하한 값(Vth3)은 프로그램 상태(P7')의 문턱 전압 산포의 하한 값(Vth2)보다 작다. 프로그램 상태(P7')의 문턱 전압 산포의 하한 값(Vth2)은 초기 프로그램 상태(P7_int)의 문턱 전압 산포의 하한 값(Vth1)보다 작다.
즉, 상술된 바와 같이 메모리 셀들의 물리적인 특성으로 인하여 프로그램한 이후 시간이 경과함에 따라 메모리 셀들의 문턱 전압 산포가 낮아질 수 있다. 이와 같은 현상을 IVS(Initial Verify Shift) 현상이라 한다.
도 7은 IVS 현상에 의한 오류를 설명하기 위한 산포도이다. 도 3, 및 도 5 내지 도 7을 참조하면, 불휘발성 메모리 장치(120)는 복수의 메모리 셀들이 소거 상태(E) 및 제 1 내지 제 7 초기 프로그램 상태들(P1_int~P7_int) 중 어느 하나의 상태를 갖도록 프로그램 할 수 있다. 예시적으로, 제 1 내지 제 7 초기 프로그램 상태들(P1_int~P7_int)은 IVS 현상을 고려하여 안정화된 프로그램 상태들(즉, P1~P7)보다 높은 문턱 전압을 갖는 프로그램 상태일 수 있다.
즉, 불휘발성 메모리 장치(120)는 제 1 내지 제 7 프로그램 상태들(P1~P7)들로 프로그램 될 메모리 셀들이 제 1 내지 제 7 프로그램 상태들(P1~P7)들의 문턱 전압보다 높은 문턱 전압을 갖도록 메모리 셀들을 각각 제 1 내지 제 7 초기 프로그램 상태들(P1_int~P7_int)로 프로그램 할 것이다. 예를 들어, 불휘발성 메모리 장치(120)는 고속 프로그램(HSP;High Speed Programming) 방식을 기반으로 소거 상태(E)의 메모리 셀들이 제 1 내지 제 7 초기 프로그램 상태들(P1_int~P7_int) 중 어느 하나의 상태를 갖도록 프로그램 동작을 수행할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)의 프로그램 방식은 고속 프로그램 방식에 한정되는 것은 아니며, 쉐도우 프로그램 방식, pseudo 프로그램 방식, 원샷 프로그램 방식, 재프로그램 방식 등과 같은 다양한 프로그램 방식이 적용될 수 있다.
불휘발성 메모리 장치(120)의 메모리 셀들이 프로그램 된 직후, 프로그램 된 메모리 셀들에 대한 읽기 커맨드(CMD_r)가 수신될 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)을 기반으로 메모리 셀들의 프로그램 상태를 판별할 것이다.
예시적으로, 불휘발성 메모리 장치(120)의 복수의 읽기 전압들은 안정화된 문턱 전압 산포(즉, 소정의 시간이 경과한 이후의 문턱 전압 산포)를 기반으로 결정된다. 즉, 불휘발성 메모리 장치(120)의 메모리 셀들이 프로그램 된 직후에 프로그램 된 메모리 셀들을 읽을 경우, 도 7에 도시된 바와 같이 불휘발성 메모리 장치(120)는 오류가 포함된 데이터(DATA)를 읽을 수 있다. 이 때, 데이터(DATA)에 포함된 오류는 ECC 엔진(111, 도 2 참조)의 오류 정정 범위를 초과하는 오류일 수 있다. 즉, 상술된 바와 같이 IVS 현상에 의한 오류는 ECC 엔진(111, 도 2 참조)의 에러 정정 동작에 의해 정정되지 않을 수 있다.
도 8은 도 1에 도시된 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S110 단계에서, 불휘발성 메모리 시스템(100)은 외부 장치로부터 읽기 요청을 수신할 수 있다.
S120 단계에서, 불휘발성 메모리 시스템(100)은 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 수신된 읽기 요청에 응답하여 어드레스(ADDR) 및 읽기 커맨드(CMD_r)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 불휘발성 메모리 장치(120)는 읽기 커맨드(CMD_r)에 응답하여 어드레스(ADDR)에 대응되는 메모리 셀들에 저장된 데이터(DATA)를 읽고, 읽은 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다.
S130 단계에서, 불휘발성 메모리 시스템(100)은 읽은 데이터(DATA)에 UECC 에러가 포함되어 있는지 판별할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 수신된 데이터(DATA)에 대하여 에러 정정 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 에러 정정 동작을 기반으로 데이터(DATA)에 포함된 에러를 검출하고, 검출된 에러를 정정할 수 있다. 데이터(DATA)에 포함된 에러가 에러 정정 용량을 초과하는 경우, 메모리 컨트롤러(110)는 데이터(DATA)에 UECC 에러가 포함된 것으로 판별한다.
데이터(DATA)에 UECC 에러가 포함된 경우, S140 단계에서, 불휘발성 메모리 시스템(100)은 온-셀 카운팅 동작을 수행할 수 있다. 예를 들어, 데이터(DATA)에 UECC 에러가 포함된 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로 어드레스(ADDR) 및 온-셀 카운팅 커맨드(CMD_oc)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 온-셀 카운팅 커맨드(CMD_oc)에 응답하여, 어드레스(ADDR)에 대응되는 메모리 셀들을 읽고, 온-셀 데이터(DATA_oc)를 메모리 컨트롤러(120)로 전송할 수 있다. 예시적으로, 온-셀 카운팅 동작은 기준 전압을 기반으로 메모리 셀들을 1회 읽는 동작을 가리킨다.
S150 단계에서, 불휘발성 메모리 시스템(100)은 읽기 전압의 레벨을 조절할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 온-셀 데이터(DATA_oc)를 기반으로 온-셀의 개수를 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 온-셀의 개수 및 온-셀 및 읽기 전압 룩 업 테이블(113)을 기반으로 최적의 읽기 전압을 선택할 수 있다. 메모리 컨트롤러(110)는 선택된 최적의 읽기 전압을 기반으로 불휘발성 메모리 장치(120)가 동작하도록 제어 신호(CTRL)를 전송할 수 있다. 불휘발성 메모리 장치(120)는 제어 신호(CTRL)에 응답하여 복수의 읽기 전압들의 레벨을 재설정할 것이다.
이 후, 불휘발성 메모리 시스템(100)은 S120 단계를 다시 수행할 수 있다. 이 때, 불휘발성 메모리 시스템(100)은 재설정된 복수의 읽기 전압들을 기반으로 읽기 동작을 수행할 것이다.
데이터(DATA)에 UECC 에러가 포함되지 않은 경우, 불휘발성 메모리 시스템(100)은 외부 장치로 읽은 데이터(DATA)를 출력할 수 있다.
예시적으로, 불휘발성 메모리 시스템(100)은 S130 단계를 생략하고, 온-셀 카운팅 동작을 수행한 하여 읽기 전압을 조절하도록 동작할 수 있다. 즉, 불휘발성 메모리 시스템(100)은 읽기 동작 수행 시, 온-셀 카운팅 동작을 기반으로 읽기 전압을 조절한 이후 읽기 동작을 수행할 수 있다.
도 9는 도 8의 S140 단계를 설명하기 위한 산포도들이다. 간결한 설명을 위하여, 도 9에 도시된 프로그램 경과 시간에 따른 초기 프로그램 상태(P7_int), 프로그램 상태들(P7', P7"), 및 제 7 프로그램 상태(P7)는 도 6을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1, 도 8 및 도 9를 참조하면, 불휘발성 메모리 시스템(100)은 온-셀 카운팅 동작을 수행할 수 있다. 예를 들어, UECC 에러가 검출된 경우, 메모리 컨트롤러(110)는 온-셀 카운팅 커맨드(CMD_oc)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 불휘발성 메모리 장치(120)는 온-셀 카운팅 커맨드(CMD_oc)에 응답하여 기준 전압(Vref)을 기반으로 1회 읽기 동작을 수행하여 온-셀 데이터(DATA_oc)를 생성할 수 있다. 불휘발성 메모리 장치(120)는 온-셀 데이터(DATA_oc)를 메모리 컨트롤러(110)로 전송할 수 있다.
도 6을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 IVS 현상에 의해 프로그램 된 이후 문턱 전압 산포가 변할 것이다. 즉, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들을 기준 전압(Vref)으로 읽을 경우, 프로그램 경과 시간에 따라 턴-온 된 메모리 셀들의 개수가 다를 것이다.
예시적으로, 랜더마이저(116, 도 2 참조)의 랜더마이즈 동작에 의해 하나의 워드라인에 연결된 메모리 셀들은 서로 동일한 비율의 프로그램 상태를 가질 것이다. 예를 들어, 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태로 고속 프로그램(HSP) 될 수 있다. 불휘발성 메모리 장치(120)는 페이지 단위로 데이터(DATA)를 고속 프로그램(HSP)할 수 있다. 이 때, 하나의 워드 라인에 연결된 메모리 셀들이 128개인 경우, 랜더마이즈된 데이터가 저장된 페이지의 메모리 셀들 중 소거 상태(E)을 갖는 메모리 셀들은 16개(즉, 128/8개)일 수 있다. 랜더마이즈된 데이터가 저장된 페이지의 메모리 셀들 중 제 1 내지 제 7 프로그램 상태들(P1~P7)을 각각 갖는 메모리 셀들 또한 16개일 수 있다. 즉, 하나의 워드 라인에서 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7)을 각각 갖는 메모리 셀들의 개수는 서로 동일할 수 있다.
즉, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들을 기준 전압(Vref)으로 읽을 경우, 프로그램 경과 시간에 따라 턴-온 된 메모리 셀들의 개수가 다를 수 있다. 메모리 컨트롤러(110)는 온-셀의 개수를 기반으로 프로그램 경과 시간이 검출될 수 있다.
예시적으로, 기준 전압(Vref)은 초기 프로그램 상태(P7_int)의 문턱 전압 산포 범위의 하한 값(Vth1)보다 낮고, 제 7 프로그램 상태(P7, 즉, 안정화된 프로그램 상태)의 문턱 전압 산포 범위의 하한 값(Vth4)보다 높을 수 있다.
비록 도면에 도시되지는 않았으나, 기준 전압(Vref)은 제 1 내지 제 6 프로그램 상태들(P1~P6)의 문턱 전압 산포 범위에 포함되도록 설정될 수 있다.
도 10 내지 도 12는 도 8에 도시된 S150 단계를 상세하게 설명하기 위한 도면들이다. 도 1, 도 8, 및 도 10을 참조하면, 불휘발성 메모리 시스템(100)은 온-셀 데이터(DATA_oc)를 기반으로 불휘발성 메모리 장치(120)의 읽기 전압 레벨을 조절할 수 있다.
예를 들어, 메모리 컨트롤러(120)는 온-셀 데이터(DATA_oc)를 기반으로 온-셀 개수를 검출할 수 있다. 메모리 컨트롤러(120)는 검출된 온-셀 개수 및 온-셀 및 읽기 전압 룩 업 테이블(113)을 기반으로 불휘발성 메모리 장치(120)의 최적의 읽기 전압 레벨을 결정할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 메모리 컨트롤러(110)는 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)의 레벨을 결정할 수 있다.
제 1 읽기 전압(Vrd1)은 전압(Vrd11) 및 전압(Vrd1n) 사이에 포함될 수 있다. 전압(Vrd11)은 소거 상태(E)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 1 프로그램 상태(P1, 다시 말해서, 안정화된 제 1 프로그램 상태)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd1n)은 전압(Vrd11)보다 높고, 제 1 초기 프로그램 상태(P1_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 2 읽기 전압(Vrd2)은 전압(Vrd21) 및 전압(Vrd2n) 사이에 포함될 수 있다. 전압(Vrd21)은 제 1 프로그램 상태(P1)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 2 프로그램 상태(P2)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd2n)은 전압(Vrd21)보다 높고, 제 2 초기 프로그램 상태(P2_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 3 읽기 전압(Vrd3)은 전압(Vrd31) 및 전압(Vrd3n) 사이에 포함될 수 있다. 전압(Vrd31)은 제 2 프로그램 상태(P2)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 3 프로그램 상태(P3)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd3n)은 전압(Vrd31)보다 높고, 제 3 초기 프로그램 상태(P3_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 4 읽기 전압(Vrd4)은 전압(Vrd41) 및 전압(Vrd4n) 사이에 포함될 수 있다. 전압(Vrd41)은 제 3 프로그램 상태(P3)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 4 프로그램 상태(P4)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd4n)은 전압(Vrd41)보다 높고, 제 4 초기 프로그램 상태(P4_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 5 읽기 전압(Vrd5)은 전압(Vrd51) 및 전압(Vrd5n) 사이에 포함될 수 있다. 전압(Vrd51)은 제 4 프로그램 상태(P4)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 5 프로그램 상태(P5)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd5n)은 전압(Vrd51)보다 높고, 제 5 초기 프로그램 상태(P5_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 6 읽기 전압(Vrd6)은 전압(Vrd61) 및 전압(Vrd6n) 사이에 포함될 수 있다. 전압(Vrd61)은 제 5 프로그램 상태(P5)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 6 프로그램 상태(P6)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd6n)은 전압(Vrd61)보다 높고, 제 6 초기 프로그램 상태(P6_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
제 7 읽기 전압(Vrd7)은 전압(Vrd71) 및 전압(Vrd7n) 사이에 포함될 수 있다. 전압(Vrd71)은 제 6 프로그램 상태(P6)의 문턱 전압 산포 범위의 상한 값보다 높고, 제 7 프로그램 상태(P7)의 문턱 전압 산포 범위의 하한 값보다 낮다. 전압(Vrd7n)은 전압(Vrd71)보다 높고, 제 7 초기 프로그램 상태(P7_int)의 문턱 전압 산포 범위의 하한 값보다 낮다.
도 11을 참조하여, 제 7 읽기 전압(Vrd7)의 전압 레벨이 상세하게 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제 1 내지 제 6 읽기 전압들(Vrd1~Vrd6) 또한, 도 11을 참조하여 설명된 방법을 기반으로 설정될 수 있다.
도 11을 참조하면, 제 7 읽기 전압(Vrd7)은 복수의 전압들(Vrd71~Vrd7n) 중 어느 하나로 설정될 수 있다. 예를 들어, 도 6을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 프로그램 경과 시간에 따라 문턱 전압 산포가 변할 것이다.
메모리 컨트롤러(110)는 온-셀 개수 및 온-셀 및 읽기 전압 룩 업 테이블(113)을 기반으로 제 7 읽기 전압(Vrd7)을 전압들(Vrd71~Vrd7n) 중 어느 하나로 설정할 수 있다. 예시적으로, 전압(Vrd71)은 제 7 프로그램 상태(P7, 즉 안정화된 프로그램 상태)를 판별하기 위한 읽기 전압일 수 있다. 전압(Vrd7n)은 제 7 초기 프로그램 상태(P7_int)를 판별하기 위한 읽기 전압일 수 있다. 즉, 메모리 컨트롤러(110)는 온-셀 개수를 기반으로 변화된 문턱 전압 산포에 대한 최적의 읽기 전압 레벨을 결정할 수 있다.
다음으로, 도 12를 참조하면, 메모리 컨트롤러(110)는 온-셀 및 읽기 전압 룩 업 테이블(113)을 포함한다. 온-셀 및 읽기 전압 룩 업 테이블(113)은 온-셀 개수 및 읽기 전압의 관계가 매핑된 정보를 포함한다.
예시적으로, 온-셀 개수는 복수의 구간들로 설정될 수 있다. 복수의 구간들은 각각 미리 정해진 읽기 전압들의 정보와 매핑된다. 예를 들어, 온-셀의 개수가 제 1 구간에 포함되는 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)이 읽기 전압들(Vrd11~Vrd71)을 기반으로 동작하도록 불휘발성 메모리 장치(120)의 읽기 전압을 조절할 수 있다.
상술된 본 발명의 실시 예에 따르면, 데이터(DATA)에서 UECC 에러가 검출된 경우, 불휘발성 메모리 시스템(100)은 온-셀 카운팅 동작을 수행하여 온-셀 데이터(DATA_oc)를 생성한다. 불휘발성 메모리 시스템(100)은 온-셀 데이터(DATA_oc)를 기반으로 불휘발성 메모리 장치(120)의 최적의 읽기 전압 레벨을 검출하고, 검출된 읽기 전압 레벨을 기반으로 불휘발성 메모리 장치(120)가 동작하도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 따라서, IVS 현상에 의해 발생된 UECC 에러가 감소되고, 프로그램 시간의 저장이 요구되지 않으므로, 저장 공간이 절약된다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 13은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다. 메모리 컨트롤러(210)는 ECC 엔진(211), 읽기 레벨 조절부(212), 온-셀 및 프로그램 경과 시간 룩 업 테이블(213), 프로그램 시간 관리부(214), 프로세서(215), SRAM(216), ROM(217), 랜더마이저(218), 호스트 인터페이스(219), 및 플래시 인터페이스(21a)를 포함한다.
불휘발성 메모리 장치(220), ECC 엔진(211), 읽기 레벨 조절부(212), 프로세서(215), SRAM(216), ROM(217), 랜더마이저(218), 호스트 인터페이스(219), 및 플래시 인터페이스(21a)는 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
읽기 레벨 조절부(212)는 온-셀의 개수 및 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)를 기반으로 프로그램 경과 시간(EPT)을 검출할 수 있다. 읽기 레벨 조절부(212)는 검출된 프로그램 경과 시간(EPT)을 기반으로 불휘발성 메모리 장치(120)의 읽기 전압을 조절할 수 있다. 예를 들어, 프로그램 경과 시간(EPT)이 소정의 시간보다 짧을 경우, 읽기 레벨 조절부(212)는 불휘발성 메모리 장치(120)의 읽기 전압을 소정의 레벨만큼 높일 수 있다. 예시적으로, 읽기 레벨 조절부(212)는 프로그램 경과 시간(EPT)을 복수의 구간들로 관리하고, 복수의 구간들 각각에 대하여 읽기 전압의 레벨을 다르게 관리할 수 있다. 예시적으로, 프로그램 경과 시간(EPT)은 데이터(DATA)가 프로그램 된 시점으로부터 경과된 시간을 가리킬 수 있다. 예시적으로, 프로그램 경과 시간(EPT)을 기반으로 데이터가 프로그램 된 시점인 프로그램 시간(PT)이 연산될 수 있다.
온-셀 및 프로그램 경과 시간 룩 업 테이블(213)은 온-셀 개수 및 프로그램 경과 시간의 관계 정보를 포함한다. 예시적으로, 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)은 메모리 블록의 프로그램/소거 사이클 횟수, 메모리 블록의 위치, 워드 라인 번호 등을 기반으로 미리 결정된 정보일 수 있다. 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)은 펌웨어 형태로 ROM(217)에 저장되거나 또는 SRAM(216)에 저장될 수 있다. 프로세서(215)는 SRAM(216)에 저장된 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)을 관리하거나 또는 갱신할 수 있다.
프로그램 시간 관리부(214)는 프로그램 시간(PT)을 관리할 수 있다. 예를 들어, 프로그램 시간 관리부(214)는 검출된 프로그램 경과 시간(EPT)을 기반으로 프로그램 시간(PT)을 연산할 수 있다. 프로그램 시간 관리부(214)는 복수의 메모리 블록들 각각에 대하여 프로그램 시간(PT)의 정보를 관리할 수 있다.
예시적으로, 프로그램 시간 관리부(214)는 메모리 블록 단위로 프로그램 시간(PT)을 관리할 수 있다. 또는 프로그램 시간 관리부(214)는 워드 라인 단위로 프로그램 시간(PT)을 관리할 수 있다. 또는 프로그램 시간 관리부(214)는 메모리 블록 단위로 조절된 읽기 전압의 기록을 관리할 있다.
또는 프로그램 시간 관리부(214)는 워드 라인 단위로 조절된 읽기 전압의 기록을 관리할 있다. 예시적으로, 조절된 읽기 전압의 기록은 대응되는 메모리 블록 또는 대응되는 워드 라인에 저장된 데이터(DATA)를 읽을 때, 읽기 전압이 조절되었는지를 가리키는 기록이다.
또는 프로그램 시간 관리부(214)는 쓰기 버퍼 단위로 프로그램 시간(PT)을 관리할 수 있다. 예시적으로 쓰기 버퍼 단위는 불휘발성 메모리 장치(120)의 페이지 버퍼(124, 도 3 참조)의 저장 단위일 수 있다.
예시적으로, 프로그램 시간 관리부(214)는 SRAM(216)에 저장되고, 프로세서(215)에 의해 구동되거나 또는 갱신될 수 있다.
도 14는 도 13에 도시된 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S210 단계에서, 불휘발성 메모리 시스템(200)은 외부 장치로부터 읽기 요청을 수신할 수 있다.
S220 단계에서, 불휘발성 메모리 시스템(200)은 조절된 읽기 전압의 기록이 존재하는지 판별할 수 있다. 예를 들어, 프로그램 시간 관리부(214)는 메모리 블록 단위로 조절된 읽기 전압의 기록을 관리할 수 있다. 즉, 프로그램 시간 관리부(214)는 각 메모리 블록당 1비트의 논리 값을 할당하여 읽기 전압이 조절되었는지 여부를 관리할 수 있다. 메모리 컨트롤러는 프로그램 시간 관리부(214)를 참조하여 읽기 동작이 수행될 메모리 블록의 읽기 전압 조절 유무를 판별할 수 있다.
읽기 전압 조절이 없는 경우, S230 단계에서, 불휘발성 메모리 시스템(200)은 읽기 동작을 수행할 수 있다. S240 단계에서, 불휘발성 메모리 시스템(200)은 읽은 데이터(DATA)에 UECC 에러가 포함되었는지 판별할 수 있다.
데이터(DATA)에 UECC 에러가 포함되지 않은 경우 불휘발성 메모리 시스템(200)은 데이터(DATA)를 외부 장치로 출력한다. 데이터(DATA)에 UECC 에러가 포함된 경우, S260 단계에서, 불휘발성 메모리 시스템(200)은 온-셀 카운팅 동작을 수행한다.
S270 단계에서, 불휘발성 메모리 시스템(200)은 조절된 읽기 전압의 기록을 갱신할 수 있다. 예를 들어, 불휘발성 메모리 시스템(200)은 온-셀 카운팅 동작을 기반으로 온-셀 개수를 검출할 수 있다. 불휘발성 메모리 시스템(200)은 검출된 온-셀 개수 및 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)을 기반으로 프로그램 경과 시간(EPT)을 검출할 수 있다. 불휘발성 메모리 시스템(200)은 읽기 동작이 수행된 메모리 블록에 대한 조절된 읽기 전압의 기록을 갱신할 수 있다.
S280 단계에서, 불휘발성 메모리 시스템(200)은 읽기 전압의 레벨을 조절할 수 있다. 예를 들어, 불휘발성 메모리 시스템(280)은 도 10 및 도 11을 참조하여 설명된 바와 같이 검출된 프로그램 경과 시간(EPT)을 기반으로 최적의 읽기 전압을 선택하고, 불휘발성 메모리 장치(220)가 선택된 최적의 읽기 전압을 기반으로 동작하도록 읽기 전압을 조절할 수 있다. 예시적으로, 불휘발성 메모리 시스템(200)은 검출된 프로그램 경과 시간(EPT)이 짧을수록 복수의 읽기 전압들의 레벨을 높일 수 있다.
이후, 불휘발성 메모리 시스템(200)은 S230 단계의 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 시스템(200)은 조절된 읽기 전압을 기반으로 읽기 동작을 수행할 것이다.
S220 단계의 판별 결과가 조절된 읽기 전압의 기록이 존재하지 않는 경우를 가리킬 때, 불휘발성 메모리 시스템(200)은 S280 단계의 동작을 수행할 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 불휘발성 메모리 시스템(200)은 읽기 전압의 조절 유무를 관리함으로써, 읽기 전압이 조절된 메모리 블록들을 다시 읽을 경우 읽기 전압을 미리 조절할 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 15는 도 13에 도시된 온-셀 및 프로그램 경과 시간 룩 업 테이블을 예시적으로 보여주는 도면이다. 도 13 및 도 14를 참조하면, 온-셀 및 프로그램 경과 시간 룩 업 테이블(213)은 온-셀의 개수 및 프로그램 경과 시간(EPT)의 정보를 포함한다. 온-셀 개수는 복수의 구간들(1st period ~ nth period)로 분할될 수 있다. 복수의 구간들(1st period ~ nth period) 각각에 대하여 프로그램 경과 시간들(EPT1~EPTn)이 결정될 수 있다. 예를 들어, 온-셀 개수가 제 1 구간(1st period)에 포함된 경우, 읽기 레벨 조절부(212)는 온-셀 및 프로그램 경과 시간 룩 업 테이블을 기반으로 온-셀 데이터(DATA_oc)가 저장된 메모리 블록의 프로그램 경과 시간을 제 1 프로그램 경과 시간(EPT1)으로 판별할 수 있다.
프로그램 시간 관리부(214)는 판별된 제 1 프로그램 경과 시간(EPT1)을 기반으로 온-셀 데이터(DATA_oc)가 저장된 메모리 블록(즉 선택된 메모리 블록)의 프로그램 시간(PT)을 관리할 수 있다.
비록 도면에 도시되지는 않았으나, 읽기 레벨 조절부(212)는 프로그램 시간 관리부(214)에 저장된 프로그램 시간(PT)을 기반으로 불휘발성 메모리 장치(220)의 읽기 전압을 조절할 수 있다. 즉, 하나의 메모리 블록에 대하여 1회 온-셀 카운팅 동작이 수행된 이 후에는 추가적인 온-셀 카운팅 동작 없이 프로그램 시간 관리부(214)에 의해 관리되는 프로그램 시간(PT)을 기반으로 불휘발성 메모리 장치(220)의 읽기 전압이 조절될 수 있다.
상술된 본 발명의 실시 예에 따르면 불휘발성 메모리 시스템은 온-셀 카운팅 동작을 수행하여, 프로그램 시간(PT)을 검출하고, 검출된 프로그램 시간(PT)을 메모리 블록, 서브 블록, 쓰기 버퍼, 또는 워드 라인 단위로 관리할 수 있다. 검출된 프로그램 시간(PT)은 버퍼 메모리 또는 캐쉬 메모리에 저장되기 때문에, 프로그램 시간(PT)에 대한 정보가 소실될 수 있다. 그러나 프로그램 시간(PT)에 대한 정보가 소실되더라도 온-셀 카운팅 동작을 기반으로 프로그램 시간(PT)을 검출할 수 있기 때문에, 별도의 백업 또는 플러시 동작이 요구되지 않는다. 따라서 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 16 및 도 17은 도 13에 도시된 프로그램 시간 관리부를 설명하기 위한 도면들이다. 도 13 및 도 16을 참조하면, 프로그램 시간 관리부(214)는 복수의 메모리 블록들(BLK1~BLKn) 각각에 대하여 조절된 읽기 전압의 기록을 관리할 수 있다. 예를 들어, 제 1 메모리 블록(BLK1)에 대한 읽기 동작 시 읽기 전압의 조절이 없었다면, 프로그램 시간 관리부(214)는 제 1 메모리 블록(BLK1)에 대응되는 논리값을 "0"으로 관리할 수 있다. 제 2 및 제 3 메모리 블록들(BLK2, BLK3)에 대한 읽기 동작 시 읽기 전압의 조절이 있었다면, 프로그램 시간 관리부(214)는 제 2 및 제 3 메모리 블록들(BLK2, BLK3)에 대응되는 논리값들을 "1"로 관리할 수 있다.
이 후, 제 2 및 제 3 메모리 블록(BLK2, BLK3)에 대한 읽기 동작 시, 불휘발성 메모리 시스템(200)은 읽기 동작 이전에 읽기 전압의 레벨을 조절할 수 있다.
도 13 및 도 17을 참조하면, 프로그램 시간 관리부(214)는 복수의 워드라인들 각각에 대한 프로그램 시간(PT) 정보를 관리할 수 있다. 예를 들어, 제 2 메모리 블록(BLK2)은 읽기 전압이 조절된 메모리 블록일 수 있다. 이 때, 프로그램 시간 관리부(214)는 복수의 워드 라인들(WL1~WLm) 각각에 대하여 프로그램 시간들(PT1~PTm, 예를 들어, 도 13을 참조하여 설명된 방법을 기반으로 검출된 프로그램 경과 시간을 기반으로 연산된 프로그램 시간)을 관리할 수 있다. 또는 프로그램 시간 관리부(214)는 복수의 워드 라인들(WL1~WLm) 중 일부 워드라인들의 프로그램 시간을 관리할 수 있다.
예시적으로, 도 16 및 도 17을 참조하여, 조절된 읽기 전압의 기록을 메모리 블록 단위로 관리하는 방법 및 프로그램 시간을 워드 라인 단위로 관리하는 방법이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 프로그램 시간 관리부(214)는 메모리 블록 단위로 프로그램 시간(PT)을 관리할 수 있다. 또는 프로그램 시간 관리부(214)는 워드 라인 단위로 조절된 읽기 전압의 기록을 관리할 수 있다. 또는 프로그램 시간 관리부(214)는 쓰기 버퍼 단위로 프로그램 시간(PT)을 관리할 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 시스템(200)은 온-셀 카운팅 동작을 수행하여 프로그램 경과 시간(EPT)을 검출할 수 있다. 불휘발성 메모리 시스템(200)은 검출된 프로그램 경과 시간(EPT)을 기반으로 최적의 읽기 전압을 설정할 수 있다. 따라서, 프로그램 시간을 저장하기 위한 별도의 저장 영역(즉, 불휘발성 메모리 영역)이 요구되지 않기 때문에, 불휘발성 메모리 장치(220)의 용량 활용도가 증가한다. 또한, 서든 파워 오프(SPO)시 프로그램 시간 정보가 소실되더라도 불휘발성 메모리 시스템(200)은 온-셀 카운팅 동작을 수행하여 프로그램 시간(PT)을 검출할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템(200)이 제공된다.
도 18은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리 시스템(300)은 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)는 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 17에 도시된 메모리 컨트롤러(310)는 도 1에 도시된 메모리 컨트롤러(110)와 달리 제 1 및 제 2 제어 신호(CTRL1, CTRL2)를 불휘발성 메모리 장치(320)로 전송할 수 있다. 제 1 제어 신호(CTRL1)는 불휘발성 메모리 장치(320)의 읽기 전압을 조절하기 위한 신호이고, 제 2 제어 신호(CTRL2)는 조절된 읽기 전압을 복원하기 위한(즉, 안정화된 프로그램 상태에 대응되는 읽기 전압으로 변경하기 위한) 신호일 수 있다.
UECC 에러가 검출된 경우, 메모리 컨트롤러(310)는 온-셀 카운팅 동작을 수행하여 불휘발성 메모리 장치(320)의 읽기 전압을 조절할 수 있다. 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)의 읽기 전압을 조절하기 위하여 제 1 제어 신호(CTRL1)를 전송할 수 있다. 불휘발성 메모리 장치(320)는 제 1 제어 신호(CTRL1)에 응답하여 읽기 전압을 조절할 수 있다.
이 후, 불휘발성 메모리 시스템(300)가 조절된 읽기 전압을 기반으로 읽기 동작을 완료한 이 후에, 메모리 컨트롤러(310)는 조절된 읽기 전압을 복원하기 위하여(즉, 안정화된 프로그램 상태에 대응되는 읽기 전압으로 변경하기 위하여) 제 2 제어 신호(CTRL2)를 불휘발성 메모리 장치(320)로 전송할 수 있다. 불휘발성 메모리 장치(320)는 제 2 제어 신호(CTRL2)에 응답하여 조절된 읽기 전압을 원래 상태로 복원할 수 있다.
예시적으로, 메모리 컨트롤러(310)는 읽기 동작을 완료한 이후(즉, 데이터(DATA)를 외부 장치로 출력한 이후), 조절된 읽기 전압을 복원할 수 있다. 또는 메모리 컨트롤러(310)는 소정의 시간이 지난 이후, 조절된 읽기 전압을 복원할 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 불휘발성 메모리 시스템(300)은 IVS 현상에 의한 UECC 에러가 발생한 경우, 온-셀 카운팅 동작을 수행하여 읽기 전압을 조절할 수 있다. 이 후, 불휘발성 메모리 시스템(300)은 조절된 읽기 전압을 원 상태로 복원할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD) 시스템을 보여주는 블록도이다. 도 19를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
호스트(1100)는 SSD(1200)에 데이터를 쓰거나, SSD(1200)에 저장된 데이터를 읽는다. 호스트(1100)는 커맨드, 어드레스, 상태 정보와 같은 신호(SGL)를 호스트 인터페이스(1101)를 통해 SSD(1200)와 주고 받을 수 있다. 예시적으로, 호스트 인터페이스(1101)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory express) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
SSD(1200)는 호스트 인터페이스(1101)를 통해 호스트(1100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2102)를 통해 전원을 입력 받는다. SSD(1200)는 복수의 불휘발성 메모리(1221~122n), SSD 컨트롤러(1210), 그리고 보조 전원 장치(1230)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리 장치들(1221~122n)은 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리 장치들(1221~122n)은 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(1221~122n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 호스트 인터페이스(1201)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 불휘발성 메모리 장치에 데이터를 쓰거나 해당 불휘발성 메모리 장치로부터 데이터를 읽어낸다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 한편, 보조 전원 장치(1230)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1230)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.
예시적으로, SSD(1200)는 도 1내지 도 17을 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 즉, SSD(1200)는 UECC 에러가 검출된 경우, 온-셀 카운팅 동작을 수행하여 읽기 전압을 조절할 수 있다.
도 20은는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 20을 참조하면, 사용자 시스템(2000)은 응용 프로세서(2100), 메모리 모듈(2200), 네트워크 모듈(2300), 스토리지 모듈(2400), 및 사용자 인터페이스(2500)를 포함한다. 예시적으로, 사용자 시스템(2000)은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 어느 하나로 제공될 수 있다.
응용 프로세서(2100)는 사용자 시스템(2000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, 응용 프로세서(2100)는 사용자 시스템(2000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 그래픽 엔진, 및 다양한 인터페이스들을 포함할 수 있다.
메모리 모듈(2200)은 사용자 시스템(2000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(2200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR DRAM, LPDDR2 DRAM, LPDDR3 DRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(2300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(2300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(2400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(2400)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(2400)은 스토리지 모듈(2400)에 저장된 데이터를 응용 프로세서(3400)로 전송할 수 있다. 예시적으로, 스토리지 모듈(2400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(2400)은 도 1 내지 도 17을 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 스토리지 모듈(240)은 도 1 내지 도 17을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
사용자 인터페이스(2500)는 사용자 시스템(2100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(2500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들 또는 디스플레이, 스피커, 터치 스크린 등과 같인 출력 장치들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템은 읽기 데이터의 오류를 판별할 수 있다. 이 때, UECC 에러가 검출된 경우, 불휘발성 메모리 시스템은 온-셀 카운팅 동작을 수행하여 온-셀 개수를 검출할 수 있다. 불휘발성 메모리 시스템은 검출된 온-셀 개수를 기반으로 읽기 데이터가 저장된 워드라인의 프로그램 경과 시간을 검출할 수 있다. 또는 불휘발성 메모리 시스템은 불휘발성 메모리 장치가 최적의 읽기 전압으로 읽기 동작을 수행하도록 불휘발성 메모리 장치의 읽기 전압을 조절할 수 있다. 따라서, IVS 현상에 의해 발생되는 UECC 에러를 방지할 수 있다. 또한, 별도의 프로그램 시간을 저장하기 위한 저장 공간이 요구되지 않기 때문에, 저장 공간의 활용도가 향상된다. 따라서, 향상된 신뢰성, 향상된 성능 및 감소된 비용을 갖는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
120 : 불휘발성 메모리 장치
111 : ECC 엔진
112 : 읽기 레벨 조절부
113 : 온-셀 및 읽기 전압 룩 업 테이블
114 : 프로세서
115 : SRAM
116 : 랜더마이저
117 : ROM
118 : 호스트 인터페이스
119 : 플래시 인터페이스
P1~P7 : 제 1 내지 제 7 프로그램 상태들
P1_int~P1_int : 제 1 내지 제 7 초기 프로그램 상태들
Vrd1~Vrd7 : 제 1 내지 제 7 읽기 전압들

Claims (10)

  1. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들 및 상기 기판 사이에 위치한 접지 선택 트랜지스터, 및 상기 복수의 메모리 셀들 및 비트 라인 사이에 위치한 스트링 선택 트랜지스터를 포함하고, 복수의 읽기 전압들을 사용하여 상기 복수의 메모리 셀들로부터 멀티-비트 데이터를 읽도록 구성된 불휘발성 메모리 장치; 및
    상기 복수의 읽기 전압들을 사용하여 상기 복수의 메모리 셀들에 저장된 멀티-비트 데이터를 읽음으로써, 읽기 커맨드를 실행하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 기준 전압을 상기 복수의 메모리 셀들로 1회 인가하여 상기 기준 전압에 따른 상기 복수의 메모리 셀들의 상태들을 가리키는 온-셀 데이터를 생성함으로써, 상기 읽기 커맨드와 다른 카운팅 커맨드를 실행하고, 상기 생성된 온-셀 데이터를 기반으로 상기 불휘발성 메모리 장치의 상기 복수의 읽기 전압들을 조절하도록 더 구성되고,
    상기 기준 전압은 상기 복수의 메모리 셀들의 복수의 프로그램 상태들 중 최상위 프로그램 상태의 문턱 전압 산포의 하한 값보다 높은 불휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 생성된 온-셀 데이터를 기반으로 온-셀들의 개수를 검출하고, 상기 검출된 온-셀들의 개수를 기반으로 상기 복수의 읽기 전압들을 조절하도록 더 구성된 불휘발성 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽은 데이터의 에러를 검출하고, 상기 검출된 에러를 정정하도록 구성된 에러 정정 코드 엔진을 포함하는 불휘발성 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 에러 정정 코드 엔진이 상기 읽기 커맨드의 실행에서 읽은 상기 데이터의 정정할 수 없는 에러를 검출한 경우, 상기 읽기 커맨드 이후에 상기 카운팅 커맨드를 실행하는 불휘발성 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 상기 온-셀들의 개수 및 상기 복수의 읽기 전압들 사이의 관계가 맵핑된 정보를 가리키는 온-셀 및 읽기 전압 룩-업 테이블을 포함하고,
    상기 메모리 컨트롤러는 상기 온-셀 및 읽기 전압 룩-업 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하는 불휘발성 메모리 시스템.
  6. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 온-셀들의 개수 및 프로그램 경과 시간 사이의 관계가 맵핑된 정보를 가리키는 온-셀 및 프로그램 경과 시간 룩-업 테이블을 포함하고,
    상기 메모리 컨트롤러는 상기 검출된 온-셀들의 개수 및 상기 온-셀 및 프로그램 경과 시간 룩-업 테이블을 기반으로 상기 멀티-비트 데이터가 프로그램된 시점인 프로그램 시간을 검출하도록 구성된 불휘발성 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 상기 검출된 프로그램 시간을 관리하도록 구성된 프로그램 시간 관리부를 더 포함하는 불휘발성 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램 시간 관리부에 의해 관리되는 상기 프로그램 시간을 기반으로 상기 복수의 읽기 전압들을 조절하는 불휘발성 메모리 시스템.
  9. 삭제
  10. 불휘발성 메모리 장치 및 메모리 컨트롤러는 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
    복수의 읽기 전압들을 사용하여 상기 불휘발성 메모리 장치의 복수의 메모리 셀들에 저장된 멀티-비트 데이터를 읽는 제1 읽기 동작을 수행하는 단계;
    상기 읽기 동작에서 읽은 상기 멀티-비트 데이터가 정정할 수 없는 에러를 포함하는지 판별하는 단계;
    상기 읽기 동작에서 읽은 상기 멀티-비트 데이터가 정정할 수 없는 에러를 포함하는 경우, 기준 전압을 상기 복수의 메모리 셀들로 한번 인가하여 상기 기준 전압에 따른 상기 복수의 메모리 셀들의 상태들을 가리키는 온-셀 데이터를 생성하는 카운팅 동작을 수행하고, 상기 생성된 온-셀 데이터를 기반으로 상기 복수의 읽기 전압들을 조절하는 단계; 및
    상기 조절된 복수의 읽기 전압들을 사용하여 상기 불휘발성 메모리 장치의 상기 복수의 메모리 셀들에 저장된 상기 멀티-비트 데이터를 읽은 제2 읽기 동작을 수행하는 단계를 포함하고,
    상기 복수의 메모리 셀들은 기판과 수직한 방향으로 적층된 동작 방법.

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