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TWI625726B - 記憶體裝置及其操作方法 - Google Patents

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TWI625726B
TWI625726B TW106107395A TW106107395A TWI625726B TW I625726 B TWI625726 B TW I625726B TW 106107395 A TW106107395 A TW 106107395A TW 106107395 A TW106107395 A TW 106107395A TW I625726 B TWI625726 B TW I625726B
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鄒宗成
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置，其包含一驅動器、一接受器、一記憶體行、一參考行、一參考電阻和一感測單元。驅動器和接受器中至少一個具有可微調電阻值。至於寫入操作，基於其記憶體行中的列位置以導通其中一個電阻式記憶體單元，驅動器提供流經其中的寫入電流，且基於列位置調整可微調電阻值。至於讀取操作，當其中一個電阻式記憶體單元和與位置對應的其中一個參考電阻導通時，感測單元感測記憶體行的讀取電流以及參考行和參考電阻的參考電流。

Description

記憶體裝置及其操作方法
本揭示內容係關於一種記憶體裝置，且特別是關於一種電阻式記憶體裝置。
電阻式記憶體裝置因為其特性被廣泛的使用，包含：例如高穩定性、高可靠性、架構簡單和與互補式金屬氧化物半導體(CMOS)的製程相容。電阻式記憶體裝置是一種可以藉由應用不同極性和等級的電壓去改變電阻材料的電阻值以儲存數據的一種記憶體裝置。
本揭示內容之一些實施方式係關於一種電阻式記憶體裝置，其包含一驅動器、一接受器和一記憶體行。驅動器和接受器中至少一個具有可微調電阻值。記憶體行包含複數個電阻式記憶體單元，每個電阻式記憶體單元分別經由第 一線和第二線在驅動器和接受器間電性連接。當多個電阻式記憶體單元中的一個基於反應記憶體行中的導通電阻式記憶體單元的列位置的地址解碼資訊被導通，驅動器提供一寫入電流，其流經第一線、導通的電阻式記憶體單元和第二線到接受器，且可微調電阻值是基於列位置調整。
本揭示內容之另一些實施方式係關於一種電阻式記憶體裝置，其包含一記憶體行、一參考行、一參考電阻和一比較器。記憶體行包含複數個電阻式記憶體單元，且參考行包含複數個參考位元單元。參考電阻用以具有介於電阻式記憶體單元的高阻態和低阻態間的參考電阻值，且和參考列電性連接。當多個電阻式記憶體單元中的一個和與位置對應的多個參考位元單元中的一個基於地址解碼資訊被導通時，比較器用以感測被記憶體行消耗的讀取電流和被參考列和參考電阻所消耗的參考電流。
本揭示內容之次一些實施方式係關於一種電阻式記憶體裝置的操作方法，其包含：在記憶體行中複數個電阻式記憶體單元中的一個會基於反應記憶體行中的導通的電阻式記憶體單元列位置的地址解碼資訊被導通，其中多個電阻式記憶體單元的每一個分別經由第一線和第二線在驅動器和接受器間被電性連接。驅動器和接受器中的一個的可微調電阻值是基於其列位置調整。驅動器提供一寫入電流，其流經第一線、導通的電阻式記憶體單元和第二線到接受器。
本揭示內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此揭示內容並非本揭 示內容的完整概述，且其用意並非在指出本揭示實施例的重要(或關鍵)元件或界定本揭示的範圍。
100‧‧‧記憶體裝置
110‧‧‧記憶體陣列
115‧‧‧電阻式記憶體單元
120、125‧‧‧驅動器
130、135‧‧‧接受器
SLD、BLD‧‧‧訊號
Iw1、Iw2‧‧‧寫入電流
WR[0]、WR[n]‧‧‧選擇訊號
P1、P2、P3、P4‧‧‧開關
N1、N2、N3、N4‧‧‧開關
WL[0]、...WL[m-1]、WL[m]‧‧‧字元線
BL[0]、BL[n]‧‧‧位元線
SL[0]、SL[n]‧‧‧源極線
MR‧‧‧電阻
MT‧‧‧電晶體
MUX[0]、MUX[n]‧‧‧選擇訊號
SLS、BLS‧‧‧訊號
VCH‧‧‧電壓源
PD、PD1、PD2、PD3‧‧‧P型電晶體
NS、NS1、NS2、NS3‧‧‧N型電晶體
GND‧‧‧接地電位
R1、R2、R3、R4‧‧‧電阻
W/L_o‧‧‧通道寬度和通道長度的比例
W/L_n‧‧‧通道寬度和通道長度的比例
W/L_k‧‧‧通道寬度和通道長度的比例
600‧‧‧方法
605、610、615‧‧‧操作
700‧‧‧記憶體裝置
710‧‧‧參考列
715‧‧‧參考位元
720‧‧‧參考電阻
725‧‧‧金屬氧化物半導體(MOS)電阻
730‧‧‧感測單元
RDB[0]、RDB[n]‧‧‧選擇訊號
RDS[0]、RDS[n]‧‧‧選擇訊號
MUXB[0]、MUXB[n]‧‧‧選擇訊號
MUXS[0]、MUXS[n]‧‧‧選擇訊號
N5、N6、N7、N8、N9、N10、N11、N12‧‧‧開關
MUXBR、MUXSR、REFSL、REFBL‧‧‧選擇訊號
RESL‧‧‧參考源極線
REBL‧‧‧參考位元線
Icell‧‧‧讀取電流
Iref‧‧‧參考電流
RT‧‧‧電晶體
Vr‧‧‧驅動電壓
800‧‧‧比較器
I1‧‧‧第一電流
I2‧‧‧第二電流
MCT‧‧‧記憶體箝位電晶體
RCT‧‧‧參考箝位電晶體
MRE‧‧‧記憶體讀取節點
RRE‧‧‧參考讀取節點
900‧‧‧電阻驅動單元
910‧‧‧驅動金屬氧化物半導體電阻
920‧‧‧驅動電源
930‧‧‧驅動比較器
Vd‧‧‧回授電壓
Id‧‧‧電流
Vread‧‧‧預設電壓
FE‧‧‧回授節點
Vgs‧‧‧閘極到源極電壓
I_RL、I_RH‧‧‧電流值
第1圖為根據本揭示內容的各種實施例所繪示的一種記憶體裝置的電路圖；第2A圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置之一部份的簡化電路圖；第2B圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置之一部份的簡化電路圖；第3A圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置之一部份的簡化電路圖；第3B圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置之一部份的簡化電路圖；第4A圖係依照本揭示內容的各種實施例所繪示在第1圖中一部分記憶體裝置的簡化電路圖；第4B圖係依照本揭示內容的各種實施例所繪示在第1圖中一部分記憶體裝置的簡化電路圖；第5A圖及第5B圖係依照本揭示內容的各種實施例所繪示在第1圖中接受器的示例性的多個變化設置方式；第5C圖及第5D圖係依照本揭示內容的各種實施例所繪示在第1圖中接受器的示例性的多個變化設置方式； 第6圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置操作方法的流程圖；第7圖係依照本揭示內容的替代實施例所繪示的一種記憶體裝置的電路圖；第8圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置之一簡化部分的電路圖；第9圖係依照本揭示內容的各種實施例所繪示在第8圖中用於驅動參考電阻的電阻驅動單元的電路圖；以及第10圖係依照本揭示內容的各種實施例所繪示在第9圖中的驅動金屬氧化物半導體電阻的操作的電流對電壓的曲線。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。
為了執行所提供內容的不同特徵，以下的揭示內容提供多種不同的實施例或例子。下面描述組件和佈置的具體例示以簡化本揭示內容。也就是說，這些例子不會被有意地限制。舉例來說，在描述中第一特徵在第二特徵之上或以上的組成會包含第一特徵和第二特徵有直接接連接組成的實施例，也 包含有額外的特徵介於第一特徵和第二特徵之間的組成的實施例，也就是說第一特徵和第二特徵並沒有直接的連接。此外，本揭示內容可能會在各個例子中重複參考數字或英文字。這個重複是為了簡化和釐清的用意而並不是在討論各種實施例和配置之間的關係。
本說明書中使用的用字通常具有使用這類術語的領域或特殊內容中的平常意義。本說明書中使用的例子，包含本文所討論的所有術語例子僅供說明，並決不限制本揭示內容或任何範例術語的範圍和含義。同樣的，本揭示內容不限至於本說明書中給的各種實施例。
儘管在本文中使用術語『第一』和『第二』等來描述各種元件，這些元件不應該被這些術語所限制，這是應當被理解的。這些術語是被用來分別不同的元件的。舉例來說，在不脫離本揭示內容的規範的情況下，第一個元件可以被稱作第二個元件，同樣的，第二個元件也可以被稱作第一個元件。如本文中使用的”和/或”有包含一個或多個有關聯的術語的任一和所有的組合。
在本文中所使用的術語『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
貫穿本說明書對『一個實施例』或『一實施例』意味著結合實施例描述的一特定特徵、架構、實施或特性最少包含在本揭示內容中的一個實施例中。因此，在說明書中很多地方使用一句話『在一個實施例中』或『在一實施例中』不一 定指同一個的實施例。再者，在一個或多個實施例中一特定特徵、架構、實現或特性可以以任何合適的方式組合。
參考第1圖。第1圖係依照本揭示內容的各種實施例所繪示的一種記憶體裝置100的電路圖。
例示而言，記憶體裝置100包含由行和列排列而成之記憶體陣列110。記憶體陣列110包含複數個電阻式記憶體單元115，複數個電阻式記憶體單元115中的每一者配置在多個記憶體列的其中一列和多個記憶體行的其中一行之交叉處。為了簡要說明，只有一個電阻式記憶體單元115被標在第1圖中。在第1圖中類似電阻式記憶體單元也被稱作電阻式記憶體單元115。
在一些實施例中，每一個電阻式記憶體單元115是磁阻式隨機存取記憶體(MRAM)。在其他一些實施例中，每一個電阻式記憶體單元115是電阻式隨機存取記憶體(RRAM)。在一些實施例中，每一個電阻式記憶體單元115的架構是一個電晶體和一個電阻(1T1R)。例示而言，在第1圖中將每一個電阻式記憶體單元115例示性地表示為電性串聯的電晶體MT和電阻MR。
每一個電阻式記憶體單元115具有基於在其上執行的寫入操作可互換的高阻態和低阻態。例示而言，在高阻態(也可以稱為『高狀態電阻值』)下，這些電阻式記憶體單元115中的每一個的電阻值比其在低阻態(也可以稱為『低狀態電阻值』)下的電阻值高。在操作中，可以通過加在其上的寫入電流來改變這些電阻式記憶體單元115的電阻值狀態。
於第1圖中繪示的電阻式記憶體單元115的類型和架構用於例示。各種類型和架構的電阻式記憶體單元115皆在本揭示內容的保護範圍內。
在一些實施例中，記憶體裝置100更包含一驅動器120、一驅動器125、一接受器(sinker)130和一接受器135。例示而言，在多個記憶體行中之一行的每個電阻式記憶體單元115會經由，例如為，多條源極線SL[0]、...和SL[n]中之一源極線和驅動器120電性連接。進一步來說，其中一記憶體行中的每個電阻式記憶體單元115會經由，例如為，多條位元線BL[0]，...和BL[n]其中一位元線和接受器135電性連接。
在一些實施例中，其中一記憶體行中的每個電阻式記憶體單元115也會經由，例如為，多條位元線BL[0]，...和BL[n]其中一位元線和驅動器125電性連接。進一步來說，其中一記憶體行中的每個電阻式記憶體單元115會經由，例如為，多條源極線SL[0]，...和SL[n]中之一源極線和接受器130電性連接。
以標記在第1圖中的電阻式記憶體單元115例示地來說，電阻式記憶體單元115分別通過源極線SL[0]和位元線BL[0]和驅動器120及接受器135電性連接。進一步來說，標記在第1圖中的電阻式記憶體單元115亦分別通過位元線BL[0]和源極線SL[0]和驅動器125及接受器130電性連接。標記在第1圖中的電阻式記憶體單元115僅供說明。在第1圖中相似的電阻式記憶體單元被配置為類似於電阻式記憶體單元115，不再進一步詳加描述。
在一些實施例中，記憶體裝置100更包含多組開關，且每一組對應於這些電阻式記憶體單元115的一行。如第1圖所示，開關組P1、P2、N1和N2對應到電性連接於位元線BL[0]及源極線SL[0]的記憶體行。上述的開關P3，P4，N3和N4對應到電性連接於位元線BL[n]及源極線SL[n]的記憶體行。在上面提及的每組開關群是用以選擇相應的行以執行寫入操作。
如第1圖所示，開關P1電性連接於驅動器125和位元線BL[0]之間，開關P2電性連接於驅動器120和源極線SL[0]之間，且選擇訊號WR[0]控制開關P1和開關P2。
開關N1電性連接於接受器135和位元線BL[0]之間，開關N2電性連接於接受器130和源極線SL[0]之間，且選擇訊號MUX[0]控制開關N1和開關N2。
在一些實施例中，開關P1和P2是P型電晶體而開關N1和N2是N型電晶體。在操作中，當選擇訊號WR[0]在低狀態，且選擇訊號MUX[0]在高狀態時，開關P1、P2、N1和N2被導通。因此，位元線BL[0]及源極線SL[0]對應的電阻式記憶體單元115之行被選擇，以執行寫入操作。
另一個例子，開關P3電性連接於驅動器125和位元線BL[n]之間，開關P4電性連接於驅動器120和源極線SL[n]之間，且選擇訊號WR[n]控制開關P1和開關P2。
開關N3電性連接於接受器135和位元線BL[n]之間，開關N4電性連接於接受器130和源極線SL[n]之間，且選擇訊號MUX[n]控制開關N3和開關N4。
在一些實施例中，開關P3和P4是P型電晶體而開關N3和N4是N型電晶體。在操作中，當選擇訊號WR[n]在低狀態，且選擇訊號MUX[n]在高狀態時，多個開關P3、P4、N3和N4為導通的。因此，與位元線BL[n]及源極線SL[n]對應的電阻式記憶體單元115之行被選擇，以執行寫入操作。
在第1圖中繪示的上述開關P1-P4和N1-N4的詳細電路圖僅供說明。用以執行行選擇的不同電路皆在本揭示內容的保護範圍內。進一步來說，本揭示內容所討論的開關僅供說明，而不同型態的開關皆在本揭示內容的保護範圍內。
例示而言，在其中一記憶體列中的每個電阻式記憶體單元115電性連接於字元線(例如為多條字元線WL[0]、...WL[m-1]和WL[m]中的其中一者)。在操作中，在選定的記憶體行中的電阻式記憶體單元115是根據對應於字元線的控制訊號被控制而導通，以執行寫入操作。例示而言，在選定的記憶體行中的第一記憶體列中之電阻式記憶體單元115，是根據從字元線WL[0]傳來的控制訊號控制以導通。
在一些實施例中，選擇訊號WR[0]到WR[n]和MUX[0]到MUX[n]和經由字元線WL[0]-WL[n]傳來的控制訊號是基於至少一個地址解碼資訊(未繪示)而產生。地址解碼資訊反映出該記憶體行中被導通的電阻式記憶體單元115之列位置。
如此一來，基於上述的選擇訊號和控制訊號，在多個記憶體行中之一行的多個電阻式記憶體單元中之電阻式記憶體單元115被選擇以執行寫入操作。例示而言，當上述開 關P1、P2、N1和N2根據選擇訊號WR[0]和選擇訊號MUX[0]而導通，且控制訊號經由字元線WL[0]傳送時，寫入操作在設置在第一記憶體行和第一記憶體列上的電阻式記憶體單元115上執行。
為了執行寫入操作，驅動器120和驅動器125中的其中一者被訊號SLD或BLD啟動以提供寫入電流。進一步來說，與驅動器120和125互補的接受器130和135會分別被訊號SLS和BLS啟動。
例示而言，驅動器120被訊號SLD控制而導通以提供寫入電流Iw1，上述寫入電流Iw1流經對應於選定的記憶體行的其中一條源極線(例如為源極線SL[0])至被導通的電阻式記憶體單元115。接受器135被訊號BLS控制而導通以汲取寫入電流Iw1，該寫入電流Iw1是從上述導通的電阻式記憶體單元115流經對應於選定的記憶體行的其中一條位元線(例如位元線BL[0])。在這樣的情況下，驅動器125和接受器130分別被訊號BLD和SLS所禁能。
以其他例示而言，驅動器125被訊號BLD控制而導通以提供寫入電流Iw2，寫入電流Iw2流經對應於該選定的記憶體行的其中一條位元線(例如位元線BL[0])至被導通的電阻式記憶體單元115。接受器130被訊號BLS控制而導通以降低寫入電流Iw2，寫入電流Iw2從被導通的電阻式記憶體單元115流經對應於該選定的記憶體行的其中一條源極線(例如源極線SL[0])。在這樣的情況下，驅動器120和接受器135分別被訊號SLD和BLS所禁能。
在一些實施例中，當驅動器120和接受器135被用來執行寫入操作時，驅動器120和接受器135中的其中一者具有可微調電阻值。該可微調電阻值可基於在記憶體行中的被導通的電阻式記憶體單元115之列位置調整。
參考第2A圖和第2B圖。第2A圖係依照本揭示內容的各種實施例所繪示的第1圖中的驅動器120、字元線WL[0]相關的導通的電阻式記憶體單元115、接受器135、源極線SL[0]和位元線BL[0]之簡化電路圖。第2B圖係依照本揭示內容的各種實施例所繪示的第1圖中驅動器120、和字元線WL[m]相關的導通的電阻式記憶體單元115、接受器135、源極線SL[0]和位元線BL[0]之一簡化電路圖。
例示而言，驅動器120包含電性連接於電壓源VCH的P型電晶體PD。驅動器120被訊號SLD控制而導通以提供寫入電流Iw1。
該接受器135包含電性連接於接地電位GND的三個並聯的電阻式單元。例示而言，該電阻式單元為N型電晶體NS1、NS2和NS3。
根據被導通的電阻式記憶體單元115不同的列位置，不同數量的N型電晶體(NS1、NS2和NS3)被訊號BLS控制而導通以降低寫入電流Iw1。在一些實施例中，訊號BLS包含多個位元以分別控制多個N型電晶體NS1、NS2和NS3的操作。
如第2A圖所示，對應於字元線WL[0]的導通的電阻式記憶體單元115的列位置更接近驅動器120。於此情況 下，在沿著電流流經路徑上，源極線SL[0]造成的電阻值小於的位元線BL[0]造成的電阻值。
如此一來，越多的N型電晶體(例如包含全部的N型電晶體NS1、NS2和NS3)被控制而導通。因此，接受器135的電阻值相應的越小。
如第2B圖所示，對應於字元線WL[m]的導通的電阻式記憶體單元115的列位置更遠離驅動器120。在這樣的情況下，在沿著電流流經的路徑上，源極線SL[0]造成的電阻值大於位元線BL[0]造成的電阻值。
如此一來，越少的N型電晶體(例如NS1)被控制而導通，接受器135的電阻值相應的越大。
在一些方法中，當導通的電阻式記憶體單元115的多個列位置不同時，源極線和位元線之間的多個導線電阻比例會不同。導線電阻值的不平衡導致施加在導通的電阻式記憶體單元上的寫入電壓不同。這些方法潛在導致可靠性問題。
相較於以上討論的方法，在本揭示內容中，接受器135的可微調電阻值會根據導通的電阻式記憶體單元115之不同的多個列位置變動。源極線和位元線之間的導線電阻值比例不平衡會被補償。施加在對應於不同的多個列位置上的多個導通的電阻式記憶體單元115上的寫入電壓會被控制在一相同範圍。可靠性的問題就因此被改善了。
參考第3A圖和第3B圖。第3A圖係依照本揭示內容的各種實施例所繪示的第1圖中的驅動器125、對應於字元線WL[0]的導通的電阻式記憶體單元115、接受器130、源極 線SL[0]以及位元線BL[0]之簡化電路圖。第3B圖係依照本揭示內容的各種實施例所繪示的第1圖中的驅動器120、對應於字元線WL[m]的導通的電阻式記憶體單元115、接受器130、源極線SL[0]和位元線BL[0]之簡化電路圖。
例示而言，接受器130包含電性連接於接地電位GND的一個N型電晶體NS。接受器130被訊號SLS控制而導通以下沉寫入電流Iw2。
該驅動器125包含電性連接於電壓源VCH的三個並聯電阻式單元。這三個電阻式單元是P型電晶體PD1、PD2和PD3。
根據導通的電阻式記憶體單元115不同的列位置，不同數量的P型電晶體被訊號BLD控制而導通以提供寫入電流Iw2。在一些實施例中，該訊號BLD包含多個位元以分別控制多個P型電晶體PD1、PD2和PD3。
如第3A圖所示，對應於字元線WL[0]的導通的電阻式記憶體單元115的列位置更接近驅動器125。在這樣的情況下，在沿著電流流經路徑上字元線BL[0]造成的電阻值小於源極線SL[0]造成的電阻值。
如此一來，越少的P型電晶體(例如僅有P-型電晶體PD1)被控制而導通。因此，該驅動器125的電阻值變大。
如第3B圖所示，對應於字元線WL[m]的導通的電阻式記憶體單元115的列位置更遠離驅動器125。在這樣的情況下，在沿著電流流經路徑上位元線BL[0]造成的電阻值大於源極線SL[0]造成的電阻值。
如此一來，越多的P型電晶體(例如包含全部的P型電晶體PD1、PD2和PD3)被控制而導通。因此，驅動器125的電阻值變小。
在上述的一些方法中，當導通的電阻式記憶體單元115的列位置不同時，源極線的導線電阻值和位元線的導線電阻值之間的比例亦不同。多個導線電阻值之間的不平衡導致施加在導通的電阻式記憶體單元上的寫入電壓不同。這些方法潛在導致可靠性的問題。
相較於以上討論的方法，在本揭示內容中，驅動器125的可微調電阻值會根據導通的電阻式記憶體單元115的不同的列位置而變動。源極線的導線電阻值和位元線的導線電阻值之間的不平衡會被補償。施加在對應於多個不同列位置的導通的電阻式記憶體單元115上的寫入電壓會被控制在相同範圍內。可靠性的問題就因此被改善了。
參考第4A圖和第4B圖。第4A圖係依照本揭示內容的各種實施例所繪示的第1圖中的驅動器120、對應於字元線WL[0]的導通的電阻式記憶體單元115、接受器135、源極線SL[0]以及位元線BL[0]之簡化電路圖。第4B圖係依照本揭示內容的各種實施例所繪示的第1圖中的驅動器120、對應於字元線WL[m]的導通的電阻式記憶體單元115、接受器135、源極線SL[0]以及位元線BL[0]之簡化電路圖。
在一些實施例中，驅動器120和接受器135都具有可微調電阻值。例示而言，該驅動器120包含電性連接於電壓源VCH的三個並聯電阻式單元，且這三個電阻式單元是P型電 晶體PD1、PD2和PD3。進一步說，接受器135包含電性連接於接地電位GND的三個並聯電阻式單元，且這三個電阻式單元是N型電晶體NS1、NS2和NS3。
根據該導通的電阻式記憶體單元115的列位置，在接受器135中的不同數量的N型電晶體被訊號BLS控制而導通以汲取寫入電流Iw1，且在驅動器120中的不同數量的P型電晶體被訊號SLD控制而導通以汲取寫入電流Iw1。
如第4A圖所示，對應於字元線WL[0]的導通的電阻式記憶體單元115的列位置更接近驅動器120。在這樣的情況下，在沿著電流流經路徑上，源極線SL[0]造成的電阻值小於位元線BL[0]造成的電阻值。
如此一來，越多的N型電晶體(例如包含全部的N型電晶體NS1、NS2和NS3)被控制而導通。接受器135的電阻值變低。進一步來說，越少的P型電晶體(例如僅有P型電晶體PD1)被控制而導通，該驅動器120的電阻值因此變大。
如第4B圖所示，對應於字元線WL[m]的導通的電阻式記憶體單元115的列位置更遠離驅動器120。在這樣的情況下，在沿著電流流經路徑上，源極線SL[0]造成的電阻值大於位元線BL[0]造成的電阻值。
如此一來，越少的N型電晶體(例如僅有N型電晶體NS1)被控制而導通，接受器135的電阻值越大。進一步來說，越多的P型電晶體(例如包含全部的P型電晶體PD1、PD2和PD3)被控制而導通，驅動器120的電阻值因此變小。
在上述的其他一些方法中，當該導通的電阻式記 憶體單元115的列位置不同時，源極線和位元線的導線電阻值比例會不同。導線電阻值的不平衡導致施加在電阻式記憶體單元上的寫入電壓不同。這些方法潛在導致可靠性的問題。
相較於以上討論的方法，驅動器125和接受器135兩者的可微調電阻值會根據不同導通的電阻式記憶體單元115的列位置變動。源極線和位元線之間的導線電阻值比例不平衡會被補償。施加在對應於不同列位置的電阻式記憶體單元115上的寫入電壓會被控制在一相同範圍。可靠性的問題就因此被解決了。
在第2A圖、第2B圖、第3A圖、第3B圖、第4A圖和第4B圖中所描繪的由P型和N型電晶體所實施的電阻式單元僅供說明。各種類型的電阻式單元(例如包含金屬氧化半導體(MOS)電晶體、金屬電阻、多晶矽電阻或其組合)皆在本揭示內容的保護範圍內。進一步來說，電阻式單元的不同數量和配置皆在本揭示內容保護範圍內。
參考第5A圖至第5D圖。第5A圖及第5B圖係分別依照本揭示內容的各種實施例繪示在第1圖中接受器135的配置的例示性變化。第5C圖及第5D圖係分別依照本揭示內容的各種實施例繪示在第1圖中驅動器125的配置的例示性變化。
在一些實施例中，在第5A圖和第5C圖中的接受器135和驅動器125皆包含具有不同尺寸的多個電晶體(例如包含，通道寬度和通道長度的比例(W/L ratio)。例示而言，接受器135包含多個N型電晶體NS1、NS2和NS3，且其通道寬 度和通道長度的比例分別為W/L_o、W/L_k和W/L_n，其中L_o<L_k<L_n。驅動器125包含多個P型電晶體PD1、PD2和PD3，且其通道寬度和通道長度的比例分別為W/L_o、W/L_k和W/L_n，其中L_o<L_k<L_n。
不同的W/L比例的電晶體會有不同的電阻值。接受器135和驅動器125的可微調電阻值的不同組合可由此完成。
例示而言，在第5B圖和第5D圖中的接受器135和驅動器125皆包含經由串聯或並聯的方式互相電性連接的多個電晶體和多個電阻。在第5B圖中，接受器135包含和電性連接於電阻R1的N型電晶體NS1，且進一步並聯電性連接於N型電晶體NS2。N型電晶體NS1和NS2的組合和電阻R1用串聯的方式電性連接於電阻R2，且進一步用並聯的方式電性連接於N型電晶體NS3。
在第5D圖中，驅動器125包含電性連接於電阻R3的P型電晶體PD1，且進一步用並聯的方式電性連接於P型電晶體PD2。P型電晶體PD1，PD2的組合和電阻R3用串聯的方式電性連接於電阻R4，且進一步用並聯的方式電性連接於P型電晶體PD3。
藉由附加電阻的連接，包含上述電晶體和上述電阻的電阻式單元會有不同的電阻值。接受器135和驅動器125的可微調電阻值的不同組合可由此完成。
參考第6圖。第6圖係依照本揭示內容的各種實施例所繪示在第1圖中記憶體裝置100操作方法600的流程 圖。例示而言，第1圖中記憶體裝置100的操作是由方法600所描述的。
參考第6圖中的方法600，在操作605中，對應於源極線SL[0]和BL[0]的選定的記憶體行的多個電阻式記憶體單元115中之一被導通，其導通是基於反映出記憶體行中的導通的電阻式記憶體單元115的列位置的地址解碼資訊。
在操作610中，在驅動器120和接受器135中至少其中一者的可微調電阻值是基於該行位置所調整的。
在操作615中，驅動器120提供寫入電流Iw1以執行寫入操作。該寫入電流Iw1流經源極線SL[0]、導通的電阻式記憶體單元115和位元線BL[0]，到接受器135。
參考第7圖。第7圖係依照本揭示內容的替代實施例所繪示的一種記憶體裝置700的電路圖。
例示而言，和在第1圖中說明的一樣，該記憶體裝置700包含以行和列布置的記憶體陣列110。上述記憶體陣列110包含電阻式記憶體單元115，且每個電阻式記憶體單元115配置在其中一記憶體行和其中一記憶體行交叉處。第7圖所示的記憶體陣列110的配置和第1圖所示的記憶體陣列110是相同的。如此一來，此處不討論記憶體陣列110的詳細描述。
相較於第1圖中的記憶體裝置100，在一些實施例中，記憶體裝置700更包含參考列710。上述參考列710包含複數個參考位元單元715。在一些實施例中，每一個參考位元單元715包含一電晶體RT且和電阻式記憶體單元115一樣不具有可變阻態。
進一步來說，在一些實施例中，記憶體裝置700更包含電性連接於參考行710的參考電阻720。上述參考電阻720用以具有介於電阻式記憶體單元115的高阻態和低阻態間的參考電阻值。在一些實施例中，該參考電阻值為電阻式記憶體單元115的高態電阻值和低態電阻值的中間值。
在一些實施例中，參考電阻720包含響應於驅動電壓Vr在線性區間內導通的金屬氧化物半導體(MOS)電阻725，以將上述參考電阻值保持在高阻態和低阻態的中間值。
記憶體裝置700更包含一感測單元730。例示而言，其中一個記憶體行的每個電阻式記憶體單元115經由一源極線(SL[0]、...和SL[n]的其中之一)電性連接於上述感測單元730。進一步來說，其中一個記憶體行的每個電阻式記憶體單元115經由一位元線(BL[0]，...和BL[n]的其中之一)電性連接於上述感測單元730。
進一步來說，每個參考位元單元715經由參考源極線RESL電性連接於感測單元730。進一步來說，每個參考位元單元715經由參考位元線REBL電性連接於感測單元730。
在一些實施例中，記憶體裝置700更包含複數個開關組，且每一組對應到電阻式記憶體單元115的其中一列。例示而言，開關組N5、N6、N1和N2對應到電性連接於位元線BL[0]及源極線SL[0]的上述記憶體行。開關組N7、N8、N3和N4對應到電性連接於位元線BL[n]及SL[n]的記憶體行。之前提到的每組開關用以選擇一相應的列以執行讀取操作。
例示而言，開關N5電性連接在感測單元730和位元線BL[0]之間，且開關N5處在選擇訊號RDB[0]的控制之下。開關N6電性連接在感測單元730和源極線SL[0]之間，且開關N6處在選擇訊號RDS[0]的控制之下。
開關N1電性連接在接受器135和位元線BL[0]之間，開關N2電性連接在接受器130和源極線SL[0]之間，且開關N1和開關N2分別處在選擇訊號MUXB[0]和MUXS[0]的控制之下。
在一些實施例中，開關N1、N2、N5和N6為N型電晶體。在操作中，當選擇訊號RDB[0]和RDS[0]的其中一者在高狀態且對應的選擇訊號MUXB[0]和MUXS[0]的其中一者也在高狀態時，開關N1和N2的其中一個及開關N5和N6的其中一個導通，使得對應於位元線BL[0]及源極線SL[0]的電阻式記憶體單元115被選擇以執行寫入操作。
舉例來說，當選擇訊號RDS[0]和MUXB[0]皆在高狀態且選擇訊號RDB[0]和MUXS[0]皆在低狀態時，開關N6和N1導通，而N5和N2被關閉，使得讀取電流流經開關N6，源極線SL[0]、被相應的字元線啟動的電阻式記憶體單元115、位元線BL[0]、開關N1，最後流到接受器135以完成源極線的讀取操作。
另一方面來說，當選擇訊號RDB[0]和MUXS[0]皆在高狀態且選擇訊號RDB[0]和MUXS[0]皆在低狀態時，開關N5和N2導通，而N6和N1被關閉，使得讀取電流流經開關N5、位元線BL[0]、被相應的字元線啟動的電阻式記憶體單元 115、源極線SL[0]、開關N2，最後流到接受器130以完成位元線的讀取操作。
例示而言，開關N7電性連接在感測單元730和位元線BL[n]之間，且開關N7處在選擇訊號RDB[n]的控制之下。開關N8電性連接在感測單元730和源極線SL[n]之間，且開關N8處在選擇訊號RDS[n]的控制之下。
開關N3電性連接在接受器135和位元線BL[n]之間，開關N4電性連接在接受器130和源極線SL[n]之間，且開關N3和開關N4分別處在選擇訊號MUXB[n]和MUXS[n]的控制之下。
在一些實施例中，開關N3、N4、N7和N8為N型電晶體。在操作中，當選擇訊號RDB[n]和RDS[n]的其中一者在高狀態且對應的選擇訊號MUXB[n]和MUXS[n]的其中一者也在高狀態時，開關N3和N4的其中一個及開關N7和N8的其中一個導通，使得對應於位元線BL[n]及源極線SL[n]的電阻式記憶體單元115被選擇以執行寫入操作。
例示而言，當選擇訊號RDS[n]和MUXB[n]皆在高狀態且選擇訊號RDB[n]和MUXS[n]皆在低狀態時，開關N8和N3導通，而N7和N4關閉，使得讀取電流流經開關N8、源極線SL[n]、被相應的字元線啟動的電阻式記憶體單元115、位元線BL[n]、開關N3，最後流到接受器135以完成源極線的讀取操作。
另一方面來說，當選擇訊號RDB[n]和MUXS[n]皆在高狀態且選擇訊號RDB[n]和MUXS[n]皆在低狀態時，開 關N7和N4導通，而N8和N3關閉，使得讀取電流流經開關N7、位元線BL[n]、被相應的字元線啟動的電阻式記憶體單元115、源極線SL[n]、開關N4，最後流到接受器130以完成位元線的讀取操作。
在第7圖中所示的開關N1-N8的詳細電路圖僅供說明。執行行選擇的不同電路皆在本揭示內容的保護範圍內。
在一些實施例中，記憶體裝置700更包含一開關組。上述開關組中的每一者用於選擇參考列710以執行讀取操作。
例示而言，開關N9電性連接在感測單元730和參考源極線RESL之間，且開關N9在選擇訊號REFSL的控制之下。開關N10電性連接在感測單元730和參考位元線REBL之間，且開關N10在選擇訊號REFBL的控制之下。
開關N11電性連接在參考電阻720和參考源極線RESL之間，開關N12電性連接在參考電阻720和參考位元線REBL之間，且開關N11和開關N12在選擇訊號MUXSR和MUXBR的控制之下。
在一些實施例中，開關N9、N10、N11和N12為N型電晶體。在操作中，當選擇訊號REFSL和REFBL的其中一者在高狀態且對應的選擇訊號MUXSR和MUXBR的其中一者也在高狀態時，開關N9和N10的其中一個及開關N11和N12的其中一個導通，使得該參考列710被選擇以執行讀取操作。
例示而言，在多個記憶體列中之一列中的每個電阻式記憶體單元115電性連接於一字元線(例如為多條字元線 WL[0]、...WL[m-1]和WL[m]的其中之一者)。
在操作中，在一記憶體行中的其中一個電阻式記憶體單元115，根據一從對應的字元線來的控制訊號，被控制而導通以執行讀取操作。舉例來說，在一選定的記憶體行(例如，可以是第一記憶體行)中的第一記憶體列中的電阻式記憶體單元115會根據字元線WL[0]來的控制訊號被控制以導通。
進一步來說，對應於其中一記憶體列的每個參考位元單元715電性連接於字元線，例如，該字元線可能是WL[0]，...WL[m-1]和WL[m]的其中之一。
在操作中，在參考行710中的其中一個參考位元單元715，根據從對應的字元線來的控制訊號，被控制而導通以執行寫入操作。舉例來說，在第一記憶體列中的參考位元單元715會根據字元線WL[0]來的控制訊號被控制以導通。
在一些實施例中，選擇訊號RDB[0]、RDS[0]、RDB[n]、RDS[n]、REFSL、REFBL、MUXB[0]到MUXB[n]、MUXS[0]到MUXS[n]、MUXSR和MUXBR會基於地址解碼資訊被產生。
如此一來，基於選擇訊號和控制訊號，其中一個電阻式記憶體單元115會被選擇以執行讀取操作。舉例來說，當開關N1和N2中之一者及開關N5和N6中之一者，根據選擇訊號RDB[0]、RDS[0]、MUXB[0]和MUXS[0]被導通，且控制訊號經由字元線WL[0]發送，讀取操作會基於配置在第一記憶體行和第一記憶體列的電阻式記憶體單元115而被執行。
進一步來說，基於選擇訊號和控制訊號，其中一 個參考位元單元715會被選擇以執行讀取操作。當開關N9和N10中之一者及開關N11和N12中之一者，根據選擇訊號REFSL、REFBL、MUXSR和MUXBR導通，且控制訊號經由字元線WL[0]發送，讀取操作會基於配置在參考行的參考位元單元710而被執行。
例示而言，當選擇訊號REFSL和MUXBR在高狀態且選擇訊號REFBL和MUXSR在低狀態時，開關N9和N12導通，而開關N10和N11關閉。因此，讀取電流(未標記)會流經開關N9、參考源極線RESL、被相應字元線啟動的參考位元單元715、參考位元線REBL、開關N12，最後到參考電阻720。如此一來，就完成了源極線的讀取操作。
另一方面來說，當選擇訊號REFBL和MUXSR在高狀態且選擇訊號REFSL和MUXBR在低狀態時，開關N10和N11導通而開關N9和N12關閉。因此，讀取電流(未標記)會流經開關N10、參考位元線REBL、被相應字元線啟動的參考位元單元715、參考字元線RESL、開關N11，最後到參考電阻720。如此一來，就完成了位元線的讀取操作。
在操作中，當其中一個電阻式記憶體單元115和位置上資訊對應的其中一個參考位元單元715基於地址解碼資訊被導通時，上述感測單元730用以感測被所選定的記憶體行消耗的讀取電流Icell，並且感測被所參考行710和參考電阻720所消耗的參考電流Iref。上述感測單元730進一步執行比較讀取電流Icell和參考電流Iref以決定導通的電阻式記憶體單元115的電阻值狀態。
在一些實施例中，當讀取電流Icell比參考電流Iref大時，導通的電阻式記憶體單元115被決定具有低阻態。當比較器決定讀取電流Icell比參考電流Iref小時，導通的電阻式記憶體單元115被決定具有高阻態。
參考第8圖。第8圖是根據本揭示內容的各種實施例簡化的選定記憶體行(例如，對應於源極線SL[0]和位元線BL[0]的記憶體行)，簡化的參考行710和感測單元730的電路圖。
例示而言，對應於選定的記憶體行，導通的電阻式記憶體單元115、開關N1、源極線SL[0]和位元線BL[0]是例示性地說明。對應於參考行710，導通參考位元單元715、參考電阻720、開關N11、參考位元線REBL和參考源極線RESL是例示性說明。
感測單元730包含一記憶體驅動器MPD和一參考驅動器RPD。在一些實施例中，每一個記憶體驅動器MPD和參考驅動器RPD包含一P型電晶體，且記憶體驅動器MPD和參考驅動器RPD像電流鏡一樣電性連接。在一些實施例中，記憶體驅動器MPD和參考驅動器RPD具有相同尺寸以具有相同的驅動能力。
每一個電阻式記憶體單元115(繪示於第8圖中)作為讀取電流Icell，電性連接於記憶體驅動器MPD，以消耗從記憶體驅動器MPD來的電流。每一個參考位元單元715(繪示於第8圖中)作為參考電流Iref，電性連接於參考驅動器RPD以消耗從參考驅動器RPD來的電流。
感測單元730更包含一記憶體箝位電晶體MCT，其經由記憶體讀取節點MRE電性連接於位元線BL[0]，且經由記憶體感測節點MSE電性連接於記憶體驅動器MPD。在操作中，當記憶體驅動器MPD提供第一電流I1給位元線BL[0]時，記憶體箝位電晶體MCT用以箝住記憶體讀取節點MRE在一固定電壓下。
感測單元730更包含一參考箝位電晶體RCT，其經由參考讀取節點RRE電性連接於參考位元線REBL，且經由參考感測節點RSE電性連接於參考驅動器RPD。在操作中，當參考驅動器RPD提供和第一電流I1相同的第二電流I2給位元線REBL時，參考箝位電晶體RCT用以箝住參考讀取節點RRE在一固定電壓下。
感測單元730更包含一比較器800，其用以感測記憶體感測節點MSE和參考感測節點RSE的電壓差。讀取電流Icell和參考電流Iref分別流經記憶體感測節點MSE和參考感測節點RSE。
當導通的電阻式記憶體單元115具有低阻態時，導通的電阻式記憶體單元115的電阻值變得比參考電阻720小。因此，記憶體感測節點MSE的電壓變得比參考感測節點RSE小。
相反的，當導通的電阻式記憶體單元115具有高阻態時，導通的電阻式記憶體單元115的電阻值變得比參考電阻720大。因此，記憶體感測節點MSE的電壓變得比參考感測節點RSE大。
基於比較記憶體感測節點MSE和參考感測節點RSE的電壓，感測單元730會決定導通的電阻式記憶體單元115的電阻值狀態。
在一些實施例中，當記憶體感測節點MSE的電壓比參考感測節點RSE的電壓小時，感測單元730產生一具有低狀態的讀出訊號RD。進一步來說，當記憶體感測節點MSE的電壓比參考感測節點RSE的電壓大時，感測單元730產生一具有高狀態的讀出訊號RD。
在一些方法中會使用兩個參考行，其中每一個參考行都包含多個高阻態參考單元和多個低阻態參考單元。參考電流根據對應於高阻態和低阻態的中間值的兩個參考行所產生。在這樣的方法中，讀取邊界會因為兩個參考行間的製程變異而被侵蝕。
相較於以上討論的方法，參考電阻720被用來製造具有介於高阻態和低阻態中間值的電阻值。經由具備參考電阻720，不再會有任何有關介於不同參考行間的製程變異的議題。不僅參考行的元件和面積很少，讀取邊界亦因此被改善了。
進一步來說，由導通參考位元單元715、參考位元線REBL及參考源極線RESL造成的電阻值，和由導通的電阻式記憶體單元115、位元線BL[0]和源極線SL[0]造成的電阻值是相同的。如此一來，不論導通的電阻式記憶體單元115的位置在哪，讀取電流Icell和參考電流Iref的比較準確度還是能維持住。
在第7圖和第8圖中所示的參考電阻720具有一金 屬氧化物半導體(MOS)725僅供說明。不同數量和配置的金屬氧化物半導體(MOS)電阻皆在本揭示內容的保護範圍內。舉例來說，在各種實施例中，參考電阻720包含多個並聯的金屬氧化物半導體(MOS)電阻。因此，電阻值會根據被控制而導通的金屬氧化物半導體(MOS)電阻的數量來微調。
在一些實施例中，參考電阻720的操作是被一電阻驅動單元(標示在第9圖中)所控制的。控制參考電阻720的操作的不同單元和電路皆在本揭示內容的保護範圍內。
參考第9圖。第9圖係依照本揭示內容的各種實施例所繪示在第8圖中為了驅動參考電阻720的電阻驅動單元900的電路圖。
例示而言，電阻驅動單元900包含與在參考電阻720中的金屬氧化物半導體電阻725相同的驅動金屬氧化物半導體電阻910。進一步來說，驅動金屬氧化物半導體電阻900響應於導通金屬氧化物半導體電阻725的驅動電壓Vr，而在線性區間被導通。
電阻驅動單元900更包含和參考驅動器RPD具有相同驅動能力的電流源920，且電流源920用以提供電流I3經由回授節點FE的到驅動金屬氧化物半導體電阻910。在一些實施例中，電流源920具有非零的溫度係數，使電流Id因不同的環境條件而微調。
電阻驅動單元900更包含驅動比較器930，用來比較回授節點FE的回授電壓Vd和預設電壓Vread以產生驅動電壓Vr。
參考第9圖來說明第10圖。第10圖係依照本揭示內容的各種實施例所繪示在第9圖中的驅動金屬氧化物半導體電阻910的操作的電流對電壓(I-V)的曲線。
例示而言，驅動金屬氧化物半導體電阻910是在線性區間內操作的，其中驅動金屬氧化物半導體電阻910的閘極到源極電壓Vgs是驅動電壓Vr。如此一來，預設電壓Vread被預先決定好，使得流經驅動金屬氧化物半導體電阻910的電流Id被固定在I_RL和I_RH的中間值。
在一些實施例中，當導通的電阻式記憶體單元115具有低阻態時，I_RL值和讀取電流Icell的數值相同。當導通的電阻式記憶體單元115具有高阻態時，I_RH值和讀取電流Icell的數值相同。如此一來，驅動金屬氧化物半導體電阻910的電值阻被控制為低阻態和高阻態的中間值。
經由上面的討論，金屬氧化物半導體電阻725和驅動金屬氧化物半導體電阻910是相同的。因此，金屬氧化物半導體電阻725的電阻值亦被控制為低阻態和高阻態的中間值。
第9圖所示用來驅動參考電阻720的電阻驅動單元900配置僅供說明。各種配置皆在本揭示內容的保護範圍內。
在本揭示內容中的組件的操作皆僅供說明。不同組件的操作皆在本揭示內容的保護範圍內。舉例來說，在本揭示內容中討論的和寫入操作相關的組件可以在讀取操作中做相應的操作，而在本揭示內容中討論的和讀取操作有關的組件可以在寫入操作中做相應的操作。
在一些實施例中，一種記憶體裝置，其包含一驅動器、一接受器和一記憶體行。驅動器和接受器中至少一個具有可微調電阻值。記憶體行包含複數個電阻式記憶體單元，每個電阻式記憶體單元分別經由第一線和第二線在驅動器和接受器間電性連接。當多個電阻式記憶體單元中的一個基於反應記憶體行中的導通的電阻式記憶體單元的列位置的地址解碼資訊被導通，驅動器提供一寫入電流，其流經第一線、導通的電阻式記憶體單元和第二線到接受器，且可微調電阻值是基於列位置調整。
本揭示內容之另一實施方式係關於一種電阻式記憶體裝置，其包含一記憶體行、一參考行、一參考電阻和一比較器。記憶體行包含複數個電阻式記憶體單元，且參考行包含複數個參考位元單元。參考電阻用以具有介於電阻式記憶體單元的高阻態和低阻態間的參考電阻值，且和參考列電性連接。當多個電阻式記憶體單元中的一個和與位置對應的多個參考位元單元中的一個基於地址解碼訊息被導通時，比較器用以感測被記憶體行消耗的讀取電流和被參考列和參考電阻所消耗的參考電流。
本揭示內容之次一實施方式係關於一種電阻式記憶體裝置的操作方法，其包含：在記憶體行中複數個電阻式記憶體單元中的一個會基於反應記憶體行中的導通的電阻式記憶體單元列位置的地址解碼資訊被導通，其中多個電阻式記憶體單元的每一個分別經由第一線和第二線在驅動器和接受器間被電性連接。驅動器和接受器中的一個的可微調電 阻值是基於其列位置調整。驅動器提供一寫入電流，其流經第一線、導通的電阻式記憶體單元和第二線到接受器。
雖然本揭示已以實施方式揭露如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種記憶體裝置，包含：一驅動器；一接受器，該驅動器和該接受器中至少一者具有一可微調電阻值；以及一記憶體行，包含複數個電阻式記憶體單元，且該些電阻式記憶體單元中之每一者分別經由一第一線和一第二線電性連接於該驅動器和該接受器之間；其中當該些電阻式記憶體單元中之一第一電阻式記憶體單元基於一地址解碼資訊被導通時，該驅動器用以提供流經該第一線、該第一電阻式記憶體單元和該第二線到該接受器的一寫入電流，且該可微調電阻值基於一列位置被調整。
  2. 如請求項1所述之記憶體裝置，其中該第一線和該第二線中的一者為一位元線，該第一線和該第二線中的另一者為一源極線，且該些電阻式記憶體單元中每一者均根據一控制訊號被控制以導通，且該控制訊號是基於該地址解碼資訊而自一字元線產生的。
  3. 如請求項1所述之記憶體裝置，其中該接受器包含具有該可微調電阻值的複數個並聯電阻式單元，使得當在該行中的該第一電阻式記憶體單元的該列位置和該驅動器越接近時，被控制而導通的該些電阻式單元之數量越多，以具有一較低電阻值；或該驅動器包含具有該可微調電阻值的複數個並聯電阻式單元，使得當在該行中的該第一電阻式記憶體單元的該列位置和該驅動器越接近時，被控制而導通的該些電阻式單元之數量越少，以具有一較高電阻值。
  4. 如請求項1所述之記憶體裝置，其中該記憶體行被設置在由複數列和複數行排列而成之一記憶體陣列中，其中該記憶體行係該些行中的一行，並且在該記憶體行中的該第一電阻式記憶體單元的該列位置對應到該些列中的一列，且該第一線及該第二線中的每一者經由一開關電性連接於該驅動器及該接受器，使得該記憶體行係基於該地址解碼資訊而被選擇。
  5. 一記憶體裝置，包含：一記憶體行，包含複數個電阻式記憶體單元；一參考行，包含複數個參考位元單元；一參考電阻，用以具有一參考電阻值且和該參考行電性連接，其中該參考電阻值介於該些電阻式記憶體單元的一高阻態和一低阻態間；以及一感測單元，當該些電阻式記憶體單元的其中一者和位置上相應的該些參考位元單元的其中一者基於一地址解碼資訊而被導通時，該感測單元用以感測由該記憶體行汲取的一讀取電流和由該參考行和該參考電阻汲取的一參考電流。
  6. 如請求項5所述之記憶體裝置，該感測單元更包含：一記憶體驅動器和一記憶體接受器，其中該些電阻式記憶體單元中的每一者經由一第一記憶體線和一第二記憶體線電性連接於該記憶體驅動器和該記憶體接受器之間；一參考驅動器，其中該些參考位元單元中的每一者係經由一第一參考線和一第二參考線電性連接於該參考驅動器和該參考電阻之間；一記憶體箝位電晶體，經由一記憶體讀取節點電性連接於該第一記憶體線，且經由一記憶體感測節點電性連接於該記憶體驅動器，其中當該記憶體驅動器提供一第一電流給該第一記憶體線時，該記憶體箝位電晶體用以箝位該記憶體讀取節點於一固定讀取電壓；一參考箝位電晶體，經由一參考讀取節點電性連接到該第一參考線，且經由一參考感測節點電性連接到該參考驅動器，其中當該參考驅動器提供和該第一電流相同的一第二電流給該第一參考線時，該參考箝位電晶體用以箝位該參考讀取節點於一固定讀取電壓；以及一比較器，用以分別在該記憶體感測節點和該參考感測節點感測一第一電壓和一第二電壓，其中在該記憶體感測節點的該讀取電流流經該第一記憶體線、該些電阻式記憶體單元中之一被導通者、該第二記憶體線和該記憶體接受器，且在該參考感測節點的該參考電流流經該第一參考線、導通的該些參考位元單元、該第二參考線和該參考電阻。
  7. 如請求項6所述之記憶體裝置，其中該參考電阻包含一金屬氧化物半導體(MOS)電阻，該金屬氧化物半導體(MOS)電阻響應於一驅動電壓而在一線性區間內導通，其中該記憶體裝置更包含一電阻驅動單元，該電阻驅動單元包含：一驅動金屬氧化物半導體電阻，和該金屬氧化物半導體電阻相同，且響應於該驅動電壓而在該線性區間內導通；一電流源，和該參考驅動器具有相同的驅動能力，且用以提供一電流經由一回授節點至該驅動金屬氧化物半導體電阻；以及一驅動比較器，比較該回授節點的一回授電壓和一預設電壓以產生該驅動電壓。
  8. 一個記憶體裝置的操作方法，包含：基於一地址解碼資訊，導通在一記憶體行中的複數個電阻式記憶體單元中的一第一記憶體單元，其中該地址解碼資訊反映該記憶體行中的被導通的該第一電阻式記憶體單元的一列位置，且該些電阻式記憶體單元中的每一者分別經由一第一線和一第二線電性連接於一驅動器和一接受器；基於該地址解碼資訊調整該驅動器和該接受器中至少一者的一可微調電阻值；以及由該驅動器提供一流經該第一線、該第一電阻式記憶體單元和該第二線到該接受器之寫入電流。
  9. 如請求項8所述之記憶體裝置的操作方法，其中該接受器包含具有該可微調電阻值的複數個並聯電阻式單元，該操作方法更包含：當在該行中的該第一電阻式記憶體單元的該列位置和該驅動器越接近時，控制更多數量的該些電阻式單元導通，以具有一較低電阻值。
  10. 如請求項8所述之記憶體裝置的操作方法，其中該驅動器包含具有該可微調電阻值的複數個並聯電阻式單元，該操作方法更包含：當在該行中的該第一電阻式記憶體單元的該行列置和驅動器越接近時，控制更多數量的該些電阻式單元導通，以具有一較高電阻值。
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