KR20140107948A - 반도체 장치 및 이를 포함하는 프로세서와 시스템 - Google Patents
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Abstract
반도체 장치는, 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
Description
본 발명은 반도체 장치 및 이를 포함하는 프로세서와 시스템에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는, 가변 저항 소자에 데이터를 기록하는 라이트 동작시에 가변 저항 소자에 흐르는 전류를 항상 일정하게 유지할 수 있는 기술을 제공하고자 한다.
본 발명의 일실시예에 따른 반도체 장치는, 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 제1방향으로 배열된 비트라인; 상기 비트라인과 평행하게 배열된 소스라인; 상기 비트라인과 상기 소스라인 사이에서 직렬로 연결된 가변저항 소자와 트랜지스터 소자를 포함하는 다수의 메모리 셀; 상기 제1방향과 수직인 제2방향으로 배열되고, 상기 다수의 메모리 셀 중 자신에 대응하는 메모리 셀의 트랜지스터 소자를 제어하는 다수의 워드라인; 상기 비트라인과 상기 소스라인 간에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 다수의 메모리 셀에 서로 다른 레벨을 가지는 2이상의 백바이어스 전압들을 공급하되, 상기 라이트 드라이버 회로와의 거리가 가까운 메모리 셀일 수록 높은 레벨을 가지는 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 일실시예에 따른 마이크로 프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 일실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 일실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 일실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장장치; 외부로부터 입력된 명령에 따라 상기 저장장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장장치; 및 상기 저장장치, 상기 콘트롤러 및 상기 임시 저장장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장장치 및 상기 임시 저장장치 중 하나 이상은 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 일실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장장치의 데이터 입출력을 제어하는 메모리 콘트롤러; 상기 저장장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장장치, 상기 메모리 콘트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이; 상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및 상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함한다.
본 발명의 실시예에 따르면, 가변 저항 소자에 데이터를 기록하는 과정에서 가변 저항 소자의 위치와 상관없이 항상 일정한 양의 전류를 흐르게 할 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예 구성도.
도 2a 및 2b는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 구성도.
도 4는 도 3의 백바이어스 전압 공급부(350)의 일실시예 구성도.
도 5는 본 발명의 일실시예에 따른 마이크로 프로세서(1000)의 구성도.
도 6은 본 발명의 일실시예에 따른 프로세서(1100)의 구성도.
도 7은 본 발명의 일실시예에 따른 시스템(1200)의 구성도.
도 8은 본 발명의 일실시예에 따른 데이터 저장 시스템(1300)의 구성도.
도 9는 본 발명의 일실시예에 따른 메모리 시스템(1400)의 구성도.
도 2a 및 2b는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 구성도.
도 4는 도 3의 백바이어스 전압 공급부(350)의 일실시예 구성도.
도 5는 본 발명의 일실시예에 따른 마이크로 프로세서(1000)의 구성도.
도 6은 본 발명의 일실시예에 따른 프로세서(1100)의 구성도.
도 7은 본 발명의 일실시예에 따른 시스템(1200)의 구성도.
도 8은 본 발명의 일실시예에 따른 데이터 저장 시스템(1300)의 구성도.
도 9는 본 발명의 일실시예에 따른 메모리 시스템(1400)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층과 하부전극으로서의 제2전극층, 한 쌍의 자성층인 제1자성층과 제2자성층 및 한 쌍의 자성층 사이에 형성되는 터널 베리어층을 포함한다.
여기에서, 제1자성층은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(R)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(R)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(R)를 선택하기 위해 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 트랜지스터(T)가 턴온된다. 그리고, 일단(A)으로부터 타단(B) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층으로부터 하부전극인 제2전극층으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층의 방향과 고정 자성층인 제2자성층의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(R)가 저저항 상태가 되며, 가변 저항 소자(R)가 저저항 상태일 때 가변 저항 소자(R)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(R)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 트랜지스터(T)가 턴온된다. 그리고, 타단(B)으로부터 일단(A) 방향, 즉 제2전극층으로부터 제1전극층으로 전류가 흐르게 되면(화살표 방향), 도 1에서 자기 터널 접합 소자(100)에서 제1자성층의 방향과 제2자성층의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(R)가 고저항 상태를 갖게 되고, 가변 저항 소자(R)가 고저항 상태일 때 가변 저항 소자(R)에 '하이'데이터가 저장된 것으로 정의된다.
한편, 가변 저항 소자(R)와 트랜지스터(T)를 포함하는 메모리 셀은 어레이 형태 (다수의 컬럼(column) X 다수의 로우(row))로 배치되며, 라이트 동작시에 라이트 드라이버 회로에 의해 전류를 공급받는다. 그런데, 라이트 드라이버 회로와 가까운 위치에 있는 메모리 셀은 라이트 드라이버 회로로부터 충분한 양의 전류를 공급받을 수 있지만, 라이트 드라이버 회로와 먼 위치에 있는 메모리 셀은 라이트 드라이버 회로로부터 충분한 양의 전류를 공급받기 힘들며, 이로 인해 올바른 라이트 동작이 수행되지 못할 가능성이 있다. 따라서, 라이트 동작시에 어레이로 배치된 메모리 셀에 균일한 양의 전류를 공급해 줄 수 있는 기술이 필요하다.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도 3을 참조하면, 반도체 장치는, 셀어레이(310, 320, 330), 라이트 드라이버 회로(340), 백바이어스 전압 공급부(350), 센스앰프(360), 레퍼런스 셀(370), 소스라인(SL), 비트라인(BL) 및 워드라인들(WL1~WL6)을 포함한다.
소스라인(SL)과 비트라인(BL)은 평행하게 배열될 수 있으며, 소스라인(SL)과 비트라인(BL) 사이에 메모리 셀들이 배열된다(도면에는 6개의 메모리 셀들을 도시함). 각각의 메모리 셀들은 소스라인(SL)과 비트라인(BL) 사이에서 직렬로 연결되는 가변저항 소자(R1~R6)와 트랜지스터(T1~T6)를 포함한다. 가변저항 소자(R1~R6)는 저장된 데이터의 논리값에 따라 고저항 값과 저저항 값 중 하나의 저항값을 가지며, 트랜지스터들(T1~T6)은 대응하는 워드라인(WL1~WL6)에 응답해 온/오프 된다. 워드라인들(WL1~WL6)은 소스라인(SL) 및 비트라인(BL)과 수직인 방향으로 배열될 수 있다.
셀어레이는 다수개의 영역(310, 320, 330)으로 나뉘어지는데, 영역(310, 320, 330)은 라이트 드라이버 회로(340)와의 거리에 따라 나뉘어질 수 있다. 도면에서는 라이트 드라이버 회로(340)와의 거리에 따라 셀어레이를 3개의 영역(310, 320, 330)으로 나누고, 각각의 영역(310, 320, 330)마다 2개의 메모리 셀을 포함하는 것을 예시했다. 각각의 영역(310, 320, 330)마다 서로 다른 레벨을 가지는 백바이어스 전압(VBB1, VBB2, VBB3)이 공급되는데, 라이트 드라이버 회로(340)와의 거리가 멀수록 더 낮은 레벨의 백바이어스 전압이 인가된다. 즉, 라이트 드라이버 회로(340)와 가장 가까운 영역(330)에 공급되는 백바이어스 전압(VBB3)은 영역(320)에 공급되는 백바이어스 전압(VBB2)보다 높은 레벨을 가지며, 라이트 드라이버 회로(340)와 가장 먼 영역(310)에 공급되는 백바이어스 전압(VBB1)은 영역(320)에 공급되는 백바이어스 전압(VBB2)보다 낮은 레벨을 갖는다.
영역들(310, 320, 330)로 공급된 백바이어스 전압(VBB1, VBB2, VBB3)은 해당 영역 내의 트랜지스터(T1~T6)의 백바이어스로 인가된다. 트랜지스터(T1~T6)는 백바이어스에 인가되는 전압이 낮을수록 더욱 잘 턴온되는 특성을 갖는다. 따라서, 영역(310)의 트랜지스터들(T1, T2)이 영역(320)의 트랜지스터들(T3, T4)보다 잘 턴온되고, 영역(320)의 트랜지스터들(T3, T4)이 영역(330)의 트랜지스터들(T5, T6)보다 잘 턴온된다. 메모리 셀과 라이트 드라이버 회로(340)와의 거리가 멀수록 라이트 드라이버 회로(340)로부터 공급되는 전류가 메모리 셀에 충분히 공급되지 못하는데, 영역들(310, 320, 330)마다 서로 다른 레벨의 백바이어스 전압이 인가되는 것에 의해 이러한 단점이 상쇄된다. 즉, 영역(310) 내의 메모리 셀은 영역(330) 내의 메모리 셀보다 적은양의 라이트 전류를 공급받게 되지만, 영역(310) 내의 메모리 셀의 트랜지스터(T1, T2)가 영역(330) 내의 메모리 셀의 트랜지스터(T5, T6)보다 강하게 턴온되므로, 결과적으로 두 영역(310, 330)의 가변 저항 소자(R1, R2, R5, R6)에 동일한 양의 전류가 공급될 수 있다.
라이트 드라이버 회로(340)는 소스라인(SL)과 비트라인(BL)에 라이트 전류를 공급한다. 기록하고자 하는 데이터가 '로우'데이터인 경우에 라이트 드라이버 회로(340)는 비트라인(BL)으로부터 소스라인(SL) 방향으로 라이트 전류를 공급한다. 이 경우에 전류원들(342, 343)이 활성화되고, 전류원들(341, 344)이 비활성화된다. 기록하고자 하는 데이터가 '하이'데이터인 경우에 라이트 드라이버 회로(340)는 소스라인(SL)으로부터 비트라인(BL) 방향으로 라이트 전류를 공급한다. 이 경우에 전류원들(341, 344)이 활성화되고, 전류원들(342, 343)이 비활성화된다.
백바이어스 전압 공급부(350)는 서로 다른 레벨을 가지는 백바이어스 전압들(VBB1, VBB2, VBB3)을 생성하고, 이들을 셀어레이 내부의 영역들(310, 320, 330)에 공급한다. 백바이어스 전압들(VBB1, VBB2, VBB3)은 접지전압보다 낮은 음(negative)전압인 것이 일반적이며, 전압들은 VBB1 < VBB2 < VBB3의 레벨을 가질 수 있다. 예컨대, VBB1 = -0.8V, VBB2 = -0.7V, VBB3 = -0.8V의 레벨을 가질 수 있다.
센스앰프(360)는 비트라인(BL)을 통해 흐르는 전류(I_DATA)와 레퍼런스 전류(I_REF)를 비교해, 선택된 메모리 셀의 데이터를 센싱한다. 비트라인(BL)을 통해 흐르는 전류(I_DATA)가 레퍼런스 전류(I_REF)보다 많은 경우에는 선택된 메모리 셀의 데이터를 '로우'로 인식하고, 비트라인(BL)을 통해 흐르는 전류(I_DATA)가 레퍼런스 전류(I_REF)보다 적은 경우에는 선택된 메모리 셀의 데이터를 '하이'로 인식한다. 레퍼런스 전류(I_REF)는 레퍼런스 셀(370)을 이용해 생성되는데, 레퍼런스 셀(370)은 가변저항 소자(R)의 저저항값(로우 데이터가 저장되었을 때의 저항값)과 고저항값(하이 데이터가 저장되었을 때의 저항값)의 중간 저항값을 갖는다.
이제, 메모리 셀에 데이터가 라이트되고 리드되는 과정에 대해 알아보기로 한다. 설명의 편의를 위해 도면에 도시된 6개의 메모리 셀들 중 워드라인(WL2)에 대응하는 메모리 셀(R2, T2)이 선택되었다고 가정하기로 한다.
(1) 메모리 셀(R2, T2)에 '로우'데이터를 기록하는 라이트 동작 과정
라이트 동작시에 비트라인 선택신호(BS)가 활성화되고 리드 신호(RD)는 비활성화되므로, 트랜지스터(302)는 턴온되고 트랜지스터들(301, 303)은 오프된다. 그리고, 워드라인(WL2)이 활성화되고 나머지 워드라인들(WL1, WL3~WL6)이 비활성화되므로 트랜지스터(T2)가 턴온되고 트랜지스터들(T1, T3~T6)이 오프된다. 따라서, 6개의 메모리 셀들 중 메모리 셀(R2, T2)을 통해서만 비트라인(BL)과 소스라인(SL) 간의 전류 경로가 형성된다. 그리고, 라이트 드라이버 회로(340)의 전류원들(342, 343)이 활성화되므로, 비트라인(BL)으로부터 소스라인(SL) 방향으로 라이트 전류가 흐른다. 따라서, 가변 저항 소자(R2)는 저저항 상태, 즉 로우 데이터를 저장한 상태, 가 된다. 메모리 셀(R2, T2)은 라이트 드라이버 회로(340)와 먼 거리에 위치해 충분한 라이트 전류가 흐르기 어려운 상황이지만 낮은 레벨의 백바이어스 전압(VBB1)이 인가되는 것에 의해 트랜지스터(T2)가 강하게 턴온되므로, 가변 저항 소자(R2)가 저저항 상태를 가질 수 있도록 하는 충분한 양의 전류가 흐를 수 있다.
(2) 메모리 셀(R2, T2)에 '하이'데이터를 기록하는 라이트 동작 과정
라이트 동작시에 비트라인 선택신호(BS)가 활성화되고 리드 신호(RD)는 비활성화되므로, 트랜지스터(302)는 턴온되고 트랜지스터들(301, 303)은 오프된다. 그리고, 워드라인(WL2)이 활성화되고 나머지 워드라인들(WL1, WL3~WL6)이 비활성화되므로 트랜지스터(T2)가 턴온되고 트랜지스터들(T1, T3~T6)이 오프된다. 따라서, 6개의 메모리 셀들 중 메모리 셀(R2, T2)을 통해서만 비트라인(BL)과 소스라인(SL) 간의 전류 경로가 형성된다. 그리고 라이트 드라이버 회로(340)의 전류원들(341, 344)이 활성화되므로, 소스라인(SL)으로부터 비트라인(BL) 방향으로 라이트 전류가 흐른다. 따라서, 가변 저항 소자(R2)는 고저항 상태, 즉 하이 데이터를 저장한 상태, 가 된다. 메모리 셀(R2, T2)은 라이트 드라이버 회로(340)와 먼 거리에 위치해 충분한 라이트 전류가 흐르기 어려운 상황이지만 낮은 레벨의 백바이어스 전압(VBB1)이 인가되는 것에 의해 트랜지스터(T2)가 강하게 턴온되므로, 가변 저항 소자(R2)가 고저항 상태를 가질 수 있도록 하는 충분한 양의 전류가 흐를 수 있다.
(3) 메모리 셀(R2, T2)에 저장된 데이터를 읽는 리드 동작 과정
리드 동작시에 리드 신호(RD)가 활성화되고 비트라인 선택신호(BS)가 비활성화되므로, 트랜지스터들(301, 303)은 턴온되고 트랜지스터(302)는 오프된다. 그리고, 워드라인(WL2)이 활성화되고 나머지 워드라인들(WL1, WL3~WL6)이 비활성화되므로 트랜지스터(T2)가 턴온되고 트랜지스터들(T1, T3~T6)이 오프된다. 따라서, 6개의 메모리 셀들 중 메모리 셀(R2, T2)을 통해서만 비트라인(BL)과 소스라인(SL) 간의 전류 경로가 형성된다. 가변 저항 소자(R2)가 고저항 상태를 가지는 경우(즉 하이 데이터가 저장되어 있는 경우)에는 비트라인(BL)을 통해 센스앰프(360)로 흐르는 전류(I_DATA)의 양이 기준전류(I_REF)보다 적어진다. 따라서, 센스앰프(360)는 가변 저항 소자(R2)에 저장된 데이터가 '하이'라는 것을 센싱할 수 있다. 또한, 가변 저항 소자(R2)가 저저항 상태를 가지는 경우(즉 로우 데이터가 저장되어 있는 경우)에는 비트라인(BL)을 통해 센스앰프(360)로 흐르는 전류(I_DATA)의 양이 기준전류(I_REF)보다 많아진다. 따라서, 센스앰프(360)는 가변 저항 소자(R2)에 저장된 데이터가 '로우'라는 것을 센싱할 수 있다.
간단한 설명을 위해, 도 3에서는 셀어레이(310, 320, 330)가 하나의 컬럼(column, 비트라인과 소스라인 쌍이 하나의 컬럼을 형성)과 6개의 로우(row, 워드라인이 하나의 로우를 형성)로 배열되는 것을 예시하였지만, 셀어레이가 수십~수백개의 로우와 컬럼으로 배열될 수 있음은 당연하다. 또한, 셀어레이 내부의 영역은 반드시 3개의 영역이 아니라, 라이트 드라이버 회로와의 거리에 따라 2개 이상의 다수개의 영역으로 나뉘어질 수 있다. 그리고, 셀어레이의 면적이 넓어질수록, 셀어레이의 영역을 나누고 라이트 드라이버 회로와의 거리에 따라 다른 레벨의 백바이어스 전압들을 공급하는 것에 의한 효과가 더욱 증대될 수 있다.
도 4는 도 3의 백바이어스 전압 공급부(350)의 일실시예 구성도이다.
도 4를 참조하면, 백바이어스 전압 공급부(350)는 음전압 펌핑부(410), 트리밍부들(421, 422, 423), 및 퓨즈회로들(431, 432, 433)을 포함할 수 있다.
음전압 펌핑부(410)는 펌핑동작을 통해 접지전압보다 낮은 레벨을 갖는 음전압(VNEG)을 생성한다. 이 음전압(VNEG)은 백바이어스 전압들(VBB1, VBB2, VBB3)의 레벨보다 충분히 낮게 생성된다. 예를 들어, 백바이어스 전압들(VBB1, VBB2, VBB3)의 레벨이 (-0.8V, -0.7V, -0.6V)라면 음전압(VNEG)은 이보다 낮은 -1.0V의 레벨을 갖도록 생성된다.
트리밍부들(421, 422, 423)은 음전압을 트리밍해(예를 들어, 전압분배해) 백바이어스 전압들(VBB1, VBB2, VBB3)을 생성한다. 트리밍부들(421, 422, 423)이 생성하는 목표 전압의 레벨은 퓨즈회로들(431, 432, 433)에 저장된다. 예를 들어, 퓨즈회로(432)에 -0.7V에 대응하는 정보가 저장되는 경우에 트리밍부(422)는 음전압(VNEG)을 전압분배해 -0.7V의 레벨을 가지는 백바이어스 전압(VBB2)을 생성할 수 있다. 여기서는 트리밍부들(421, 422, 423)이 생성할 백바이어스 전압(VBB1, VBB2, VBB3)의 레벨에 대응하는 정보를 저장하는 회로로 퓨즈회로들(431, 432, 433)이 예시되었지만, 퓨즈회로들(431, 432, 433) 대신에 정보를 저장하는 다른 형태의 회로들이 사용될 수도 있다. 퓨즈회로들(431, 432, 433)에 저장되는 백바이어스 전압들(VBB1, VBB2, VBB3)의 목표전압 레벨은 반도체 장치의 제조시에 리드 및 라이트 동작을 테스트 하는 과정에서 최적의 레벨을 찾을 수 있다.
도 5는 본 발명의 일실시예에 따른 마이크로 프로세서(1000)의 구성도이다.
도 5에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 적어도 2이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 기억부(1010)의 라이트 성능이 개선될 수 있으며, 기억부(1010)를 포함하는 마이크로 프로세서(1000)의 동작 안정성을 개선할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일실시예에 따른 프로세서(1100)의 구성도이다.
도 6에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 적어도 2이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 저장부의 라이트 성능이 개선될 수 있으며, 저장부를 포함하는 프로세서(1100)의 동작 안정성을 개선할 수 있다. 도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일실시예에 따른 시스템(1200)의 구성도이다.
도 7에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 주기억장치는 적어도 2이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 주기억장치의 라이트 성능이 개선될 수 있으며, 주기억장치(1220)를 포함하는 시스템(1200)의 동작 안정성을 개선할 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 적어도 2 이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 보조기억장치의 라이트 성능이 개선될 수 있으며, 보조기억장치를 포함하는 시스템(1200)의 동작 안정성을 개선할 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8은 본 발명의 일실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 8에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 적어도 2 이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 저장장치 또는 임시 저장 장치의 라이트 성능이 개선될 수 있으며, 데이터 저장 시스템(1300)의 동작 안정성을 개선할 수 있다.
도 9는 본 발명의 일실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 9에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 적어도 2 이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 메모리의 라이트 성능이 개선될 수 있으며, 메모리 시스템(1400)의 동작 안정성을 개선할 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 적어도 2 이상의 영역이 나누어진 셀어레이, 라이트 드라이버 회로 및 백바이어스 전압 공급부를 포함할 수 있다. 셀어레이 내부의 영역 마다 서로 다른 레벨의 백바이어스 전압을 공급하는 것에 의해 셀어레이의 어느 영역에서나 균일한 라이트 전류를 공급받을 수 있으며, 이를 통해 메모리의 라이트 성능이 개선될 수 있으며, 메모리 시스템(1400)의 동작 안정성을 개선할 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310, 320, 330: 셀어레이의 내부의 영역들
340: 라이트 드라이버 회로 350: 백바이어스 전압 공급부
360: 센스앰프 370: 레퍼런스 셀
340: 라이트 드라이버 회로 350: 백바이어스 전압 공급부
360: 센스앰프 370: 레퍼런스 셀
Claims (19)
- 적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부
를 포함하는 반도체 장치.
- 제 1항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
반도체 장치.
- 제 2항에 있어서,
상기 라이트 드라이버 회로와 거리가 먼 구역일수록 낮은 레벨의 백바이어스 전압이 공급되는
반도체 장치.
- 제 1항에 있어서,
상기 서로 다른 레벨의 백바이어스 전압은 대응하는 구역 내부의 트랜지스터 소자들에 공급되는
반도체 장치.
- 제 1항에 있어서,
상기 가변저항 소자는
금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는
반도체 장치.
- 제 1항에 있어서,
상기 백바비어스 전압 공급부는
음전압을 생성하는 음전압 펌핑부; 및
상기 음전압을 서로 다른 레벨로 트리밍해 상기 서로 다른 레벨의 백바이어스 전압을 공급하기 위한 2이상의 트리밍부를 포함하는
반도체 장치.
- 제1방향으로 배열된 비트라인;
상기 비트라인과 평행하게 배열된 소스라인;
상기 비트라인과 상기 소스라인 사이에서 직렬로 연결된 가변저항 소자와 트랜지스터 소자를 포함하는 다수의 메모리 셀;
상기 제1방향과 수직인 제2방향으로 배열되고, 상기 다수의 메모리 셀 중 자신에 대응하는 메모리 셀의 트랜지스터 소자를 제어하는 다수의 워드라인;
상기 비트라인과 상기 소스라인 간에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 다수의 메모리 셀에 서로 다른 레벨을 가지는 2이상의 백바이어스 전압들을 공급하되, 상기 라이트 드라이버 회로와의 거리가 가까운 메모리 셀일 수록 높은 레벨을 가지는 백바이어스 전압을 공급하는 백바이어스 전압 공급부
를 포함하는 반도체 장치.
- 제 7항에 있어서,
상기 라이트 드라이버 회로는 데이터의 논리 레벨에 따라 상기 비트라인에서 상기 소스라인 방향으로 라이트 전류를 공급하거나, 상기 소스라인에서 상기 비트라인 방향으로 라이트 전류를 공급하는
반도체 장치.
- 제 7항에 있어서,
상기 가변저항 소자는
금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물 중 하나 이상을 포함하는
반도체 장치.
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는
적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함하는
마이크로 프로세서.
- 제 10항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
마이크로 프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는
적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함하는
프로세서.
- 제 12항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은
적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함하는
시스템.
- 제 14항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
시스템. - 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장장치;
외부로부터 입력된 명령에 따라 상기 저장장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장장치; 및
상기 저장장치, 상기 콘트롤러 및 상기 임시 저장장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장장치 및 상기 임시 저장장치 중 하나 이상은
적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함하는
데이터 저장 시스템.
- 제 16항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 콘트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 콘트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은
적어도 2이상의 구역들로 나누어지며, 각각의 구역마다 트랜지스터 소자와 가변저항 소자를 포함하는 메모리 셀을 다수개 포함하는 셀어레이;
상기 셀어레이 내부의 메모리 셀들 중 선택된 메모리 셀에 라이트 전류를 공급하기 위한 라이트 드라이버 회로; 및
상기 셀어레이 내부의 구역들에 서로 다른 레벨의 백바이어스 전압을 공급하는 백바이어스 전압 공급부를 포함하는
메모리 시스템.
- 제 18항에 있어서,
상기 라이트 드라이버 회로와 상기 구역들 간의 거리에 따라 상기 구역들에 공급되는 백바이어스 전압의 레벨이 결정되는
메모리 시스템.
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