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TWI570842B - 電子封裝件及其製法 - Google Patents

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TWI570842B
TWI570842B TW104121622A TW104121622A TWI570842B TW I570842 B TWI570842 B TW I570842B TW 104121622 A TW104121622 A TW 104121622A TW 104121622 A TW104121622 A TW 104121622A TW I570842 B TWI570842 B TW I570842B
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程呂義
呂長倫
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矽品精密工業股份有限公司
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Description

電子封裝件及其製法
本發明係有關一種電子封裝件，尤指一種具輕薄短小化之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知3D晶片堆疊之半導體封裝件1之剖面示意圖。如第1圖所示，提供一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有相對之置晶側10a與轉接側10b、及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該轉接側10b上具有複數線路重佈層(Redistribution layer，簡稱RDL)101。將間距較小之半導體晶片19之電 極墊190係藉由複數銲錫凸塊102電性結合至該置晶側10a上，再以底膠192包覆該些銲錫凸塊102，且形成封裝膠體18於該矽中介板10上，以覆蓋該半導體晶片19。於該線路重佈層101上藉由複數如凸塊之導電元件103電性結合間距較大之封裝基板17之銲墊170，並以底膠172包覆該些導電元件103。
製作該半導體封裝件1時，係先將該半導體晶片19置放於該矽中介板10上，再將該矽中介板10以該些導電元件103接置於該封裝基板17上，之後形成該封裝膠體18。
惟，習知半導體封裝件1之製法中，使用該矽中介板10作為該半導體晶片19與該封裝基板17之間訊號傳遞的介質，因需具備一定深寬比之控制(即該導電矽穿孔100之深寬比為100um/10um)，才能製作出適用的矽中介板10，因而往往需耗費大量製程時間及化學藥劑之成本，進而提高製程難度及製作成本。
再者，該封裝基板17具有含玻纖材料之核心層，致使該封裝基板17厚度相當厚，因而不利於產品之輕薄短小化。
又，當該半導體晶片19具有細線寬線距的高I/O數時，則需加大該矽中介板10之面積，因而相對應之封裝基板17的面積亦需加大，故不利於產品之輕薄短小化。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：第一線路結構，係具有相對之第一表面及第二表面；第一電子元件，係設於該第一線路結構之第一表面上；第一導電元件，係形成於該第一線路結構之第一表面上；以及第一封裝層，係形成於該第一線路結構之第一表面上，以包覆該些第一電子元件與該第一導電元件，且令該第一導電元件外露於該第一封裝層。
本發明復提供一種電子封裝件之製法，係包括：提供一具有相對之第一表面及第二表面之第一線路結構；形成第一導電元件於該第一線路結構之第一表面上，且設置複數第一電子元件於該第一線路結構之第一表面上；以及形成第一封裝層於該第一線路結構之第一表面上，以包覆該些第一電子元件與該第一導電元件，且令該第一導電元件外露於該第一封裝層。
前述之電子封裝件及其製法中，復包括形成第一金屬層於該第一封裝層上。例如，該第一金屬層接觸該第一導電元件。
前述之電子封裝件及其製法中，復包括形成第二線路結構於該第一線路結構之第二表面上；形成第二導電元件於該第二線路結構上，且設置複數第二電子元件於該第二線路結構上；以及形成第二封裝層於該第二線路結構上，以包覆該些第二電子元件與該第二導電元件，且令該第二導電元件外露於該第二封裝層。復包括形成第二金屬層於 該第二封裝層上，且該第二金屬層接觸該第二導電元件。復包括形成導體牆於該第二線路結構上，使該第二封裝層包覆該導體牆，且該導體牆係外露於該第二封裝層。又，該第二線路結構之部分結構係外露於該第二封裝層。另包括對該第一電子元件、第一導電元件、第一與第二線路結構進行電性測試。
前述之電子封裝件及其製法中，復包括形成導體牆於該第一線路結構之第一表面上，使該第一封裝層包覆該導體牆，且該導體牆係外露於該第一封裝層。
另外，前述之電子封裝件及其製法中，該第一線路結構之部分結構係外露於該第一封裝層。
由上可知，本發明之電子封裝件及其製法，主要藉由直接將高I/O功能之第一電子元件接置於該第一線路結構上，因而不需使用一含核心層之封裝基板，故可減少該電子封裝件之厚度。
再者，該電子封裝件可形成有第一與第二線路結構，故於該電子封裝件之結構中，其上、下兩側皆可接置電子元件，因而能縮小該電子封裝件之面積。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
10a‧‧‧置晶側
10b‧‧‧轉接側
100‧‧‧導電矽穿孔
101,211,241,241’,441‧‧‧線路重佈層
102,231‧‧‧銲錫凸塊
103‧‧‧導電元件
17‧‧‧封裝基板
170‧‧‧銲墊
172,192‧‧‧底膠
18‧‧‧封裝膠體
19‧‧‧半導體晶片
190‧‧‧電極墊
2,4‧‧‧電子封裝件
20,30‧‧‧承載件
200,300‧‧‧結合層
21‧‧‧第一線路結構
21a‧‧‧第一表面
21b‧‧‧第二表面
210,240‧‧‧介電層
22,22’‧‧‧第一導電元件
23,23’‧‧‧第一電子元件
230‧‧‧結合材
24,44‧‧‧第二線路結構
25,25’‧‧‧第二電子元件
26,26’‧‧‧第二導電元件
27,47‧‧‧導體牆
28a,28a’‧‧‧第一封裝層
28b,28b’‧‧‧第二封裝層
29a‧‧‧第一金屬層
29b‧‧‧第二金屬層
290‧‧‧片部
291‧‧‧天線部
292‧‧‧電性接觸墊
293‧‧‧接點
301‧‧‧離形層
302‧‧‧保護層
31‧‧‧承載板
310‧‧‧絕緣層
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2H圖係為本發明之電子封裝件之製法之第一實施例的剖面示意圖；其中，第2G’圖係為第2G圖之上視平面圖，第2H’圖係為第2H圖之下視平面圖；第3A至3E圖係為本發明之電子封裝件之製法之第二 實施例的剖面示意圖；第4圖係為本發明之電子封裝件之另一實施例之剖面示意圖；以及第4’圖係為第4圖之上視平面圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一設有第一線路結構21之承載件20。
於本實施例中，該承載件20係為半導體板體，例如矽 晶圓(Si wafer)或玻璃，且該承載件20上具有一結合層200，以結合該第一線路結構21。例如，該結合層200係為熱化二氧化矽層(thermal SiO2 layer)、離形層或保護層。於本實施例中，該承載件20係矽晶圓，而該結合層200係為熱化二氧化矽層。
再者，該第一線路結構21係具有相對之第一表面21a與第二表面21b，並以該第二表面21b結合於該結合層200上，且該第一線路結構21係包含至少一介電層210及形成於該介電層210上之線路重佈層211(Redistribution layer，簡稱RDL)。
如第2B圖所示，設置複數第一電子元件23,23’於該第一線路結構21之第一表面21a上，且形成至少一第一導電元件22於該第一線路結構21之第一表面21a上；接著，形成第一封裝層28a於該結合層200與該第一線路結構21之第一表面21a上，以包覆該些第一電子元件23,23’與第一導電元件22。
於本實施例中，該第一電子元件23,23’係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
再者，該第一電子元件23,23’係以覆晶方式電性連接該第一線路結構21。具體地，該第一電子元件23藉由複數銲錫凸塊231電性結合至該第一線路結構21之線路重佈層211上，且該第一電子元件23’亦可以如底膠之結合材230固定於該第一線路結構21之第一表面21a上。或者， 該第一電子元件23,23’亦可以打線方式電性連接該第一線路結構21。
又，該第一導電元件22係以打線製程所形成之銲線，故該第一導電元件22呈現拱形體，即弧線狀。然而，該第一導電元件亦可為導電柱。
另外，形成該第一封裝層28a之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
如第2C圖所示，先研磨移除該承載件20之大部分材質，再清除剩餘該承載件20之材質，而保留該結合層200。
於本實施例中，該結合層200作為止蝕層，故可利用蝕刻方式清除剩餘之承載件20。
如第2D圖所示，形成第二線路結構24於該第一線路結構21之第二表面21b上。接著，對該第一電子元件23,23’、第一導電元件22、第一與第二線路結構21,24進行電性測試。
於本實施例中，該第二線路結構24係包含至少一介電層240及形成於該介電層240上之線路重佈層241。
再者，部分線路重佈層241’係延伸至該結合層200中。具體地，係先形成介電層240於該結合層200上，再形成盲孔於該介電層240與該結合層200中，之後形成該線路重佈層241’於該介電層240上與該盲孔中。
又，可先接置便宜之第一電子元件23,23’(晶片及被動元件)後，再進行線路測試，待確認第一與第二線路結 構21,24正常後，再接置良好裸晶粒(Known Good Die，簡稱KGD)，即後述之第二電子元件25,25’，以防止最終封裝件發生良率不佳之問題。
如第2E圖所示，形成至少一第二導電元件26於該第二線路結構24上，再設置複數第二電子元件25,25’於該第二線路結構24上；接著，形成第二封裝層28b於該第二線路結構24上，以包覆該些第二電子元件25,25’與第二導電元件26。
於本實施例中，該第二電子元件25,25’係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件25,25’係以覆晶方式電性連接該第二線路結構24。當然，該第二電子元件25,25’亦可以打線方式電性連接該第二線路結構24。
再者，該第二導電元件26係以打線製程所形成之銲線，故該第二導電元件26呈現拱形體，即弧線狀。然而，該第二導電元件亦可為導電柱。
又，該第二封裝層28b之材質與該第一封裝層28a之材質係相同或不相同，且形成該第二封裝層28b之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
另外，於設置該些第二電子元件25,25’前，復形成至少一導體牆27(如金屬材)於該第二線路結構24上，且該第二封裝層28b包覆該導體牆27。
如第2F圖所示，於該第二封裝層28b上進行整平製程，使部分該第二電子元件25之表面與該導體牆27之端面係外露於該第二封裝層28b’之表面。
於本實施例中，係以研磨方式移除該第二封裝層28b之部分材質，且同時移除部分該第二電子元件28之材質與該導體牆27之材質。
再者，於移除該第二封裝層28b之部分材質時，亦同時移除該第二導電元件26之部分材質，使該第二導電元件26’變成兩條線段，且該第二導電元件26’之端面係外露於該第二封裝層28b’之表面。
如第2G圖所示，形成第二金屬層29b於該第二封裝層28b’上，且該第二金屬層29b接觸部分該第二電子元件25之表面、該導體牆27與第二導電元件26’。
於本實施例中，該第二金屬層29b係為圖案化線路層，其包含片部290與天線部291，如第2G’圖所示。具體地，該片部290係接觸該第二電子元件25與該導體牆27以供作為散熱與屏蔽之用，且該天線部291係接觸該些第二導電元件26’。
再者，於第2D至2G圖之製程中，係以第一封裝層28a作為承載件，以省用其它額外承載件。
如第2H圖所示，於該第一封裝層28a上進行整平製程，使部分該第一電子元件23之表面係外露於該第一封裝層28a’之表面，且形成第一金屬層29a於該第一封裝層28a’上。
於本實施例中，移除該第一封裝層28a之部分材質時，同時移除部分該第一電子元件23之材質。
再者，於移除該第一封裝層28a之部分材質時，亦同時移除該第一導電元件22之部分材質，使該第一導電元件22’變成兩條線段，且該第一導電元件22’之端面係外露於該第一封裝層28a’之表面。
又，該第一金屬層29a係為圖案化線路層，其包含複數電性接觸墊292與複數接點293，如第2H’圖所示，該電性接觸墊292係接觸該些第一導電元件22’。
第3A至3E圖係為本發明之電子封裝件2之製法之第二實施例的剖面示意圖。本實施例與第一實施例之方式大致相同，主要差異在於先後順序的不同，故以下僅詳述相異處，而相同處不再贅述。
如第3A圖所示，接續第2B圖之製程，於該第一封裝層28a上進行整平製程，使部分該第一電子元件23之表面係外露於該第一封裝層28a’之表面，再形成第一金屬層29a於該第一封裝層28a’上。
於本實施例中，第3A圖之製程的具體方式係可參考上述第2H圖之相關說明。
再者，該承載件30係玻璃，且該結合層300係為離形層301與保護層302相疊而構成，且形成該保護層302之材質係為聚對二唑苯(Polybenzoxazole，簡稱PBO)。
又，該第一線路結構21之部分線路重佈層可形成於該保護層302中(圖未示)。例如，形成盲孔於該離形層301 與保護層302中，再形成該線路重佈層於該保護層302上與該盲孔中。
如第3B圖所示，設置一承載板31於該第一封裝層28a’上。
於本實施例中，該承載板31係藉由絕緣層310(如黏膠)結合於該第一封裝層28a’上，且該絕緣層310包覆該第一金屬層29a。
如第3C圖所示，利用離形層301移除該承載件30，使該結合層300僅剩該保護層302保留於該第一線路結構21上。
如第3D圖所示，進行上述第2D至2G圖所示之製程，且具體方式可參考上述第2D至2G圖之相關說明。
如第3E圖所示，移除該承載板31及該絕緣層310，以形成如第2H圖所示之電子封裝件2。
第4及4’圖係為本發明之電子封裝件4之另一實施例的示意圖。以下僅詳細說明本實施例與上述實施例之差異處，兩者之相同處將省略或簡述。
如第4圖所示，該第二封裝層28b’未覆蓋部分該第二線路結構44，使部分線路重佈層441外露於該第二封裝層28b’。
於本實施例中，外露之線路重佈層441係為排線，以作為延伸出之電性接點，俾供該電子封裝件4以插卡方式與其它電子裝置直接電性連結。
再者，亦可形成至少一導體牆47(如金屬材)於該第 一線路結構21之第一表面21a上，且該第一封裝層28a’包覆該導體牆47，但該導體牆47之端面外露於該第一封裝層28a’之表面。
又，該第一線路結構21之部分線路重佈層亦可外露於該第一封裝層28a’(圖未示)，以作為延伸出之電性接點，俾供該電子封裝件以插卡方式與其它電子裝置直接電性連結。
本發明之製法中，藉由直接將高I/O功能之電子元件(第一與第二電子元件23,23’,25,25’)接置於該第一與第二線路結構21,24上，因而不需使用一含核心層之封裝基板，故可減少該電子封裝件2,4之厚度。
再者，該電子封裝件2,4形成有第一與第二線路結構21,24，故於該電子封裝件2,4之結構中，其上、下兩側皆可接置電子元件(第一與第二電子元件23,23’,25,25’)，因而能縮小該電子封裝件2,4之面積。
本發明提供一種電子封裝件2,4，係包括：第一線路結構21、第一電子元件23,23’、第一封裝層28a’、第一金屬層29a、第二線路結構24、第二電子元件25,25’、第二封裝層28b’以及第二金屬層29b。
所述之第一線路結構21係具有相對之第一表面21a及第二表面21b。
所述之第一電子元件23,23’係設於該第一線路結構21之第一表面21a上。
所述之第一封裝層28a’係形成於該第一線路結構21 之第一表面21a上，以包覆該些第一電子元件23,23’。
所述之第一金屬層29a係形成於該第一封裝層28a’上並接觸該第一電子元件23。
所述之第二線路結構24係形成於該第一線路結構21之第二表面21b上。
所述之第二電子元件25,25’係設於該第二線路結構24上。
所述之第二封裝層28b’係形成於該第二線路結構24上，以包覆該些第二電子元件25,25’。
所述之第二金屬層29b係形成於該第二封裝層28b’上並接觸該第二電子元件25。
於一實施例中，該電子封裝件2,4復包括第一導電元件22’，係形成於該第一線路結構21之第一表面21a上，使該第一封裝層28a’包覆該第一導電元件22’，且該第一導電元件22’係外露於該第一封裝層28a’。
於一實施例中，該電子封裝件2,4復包括第二導電元件26’，係形成於該第二線路結構24上，使該第二封裝層28b’包覆該第二導電元件26’，且該第二導電元件26’係外露於該第二封裝層28b’。
於一實施例中，該電子封裝件2,4復包括導體牆27，係形成於該第二線路結構24上，使該第二封裝層28b’包覆該導體牆27，且該導體牆27係外露於該第二封裝層28b’。
於一實施例中，該電子封裝件4復包括導體牆47，係 形成於該第一線路結構21上，使該第一封裝層28a’包覆該導體牆47，且該導體牆47係外露於該第一封裝層28a’。
於一電子封裝件4之實施例中，該第二線路結構44之部分結構係外露於該第二封裝層28b’。
綜上所述，本發明之電子封裝件及其製法，係藉由直接將高I/O功能之電子元件接置於該第一與第二線路結構上，因而不需使用一含核心層之封裝基板，故可減少該電子封裝件之厚度。
再者，該電子封裝件形成有第一與第二線路結構，故於該電子封裝件之結構中，其上、下兩側皆可接置電子元件，因而能縮小該電子封裝件之面積。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
21‧‧‧第一線路結構
21a‧‧‧第一表面
21b‧‧‧第二表面
22’‧‧‧第一導電元件
23,23’‧‧‧第一電子元件
24‧‧‧第二線路結構
25,25’‧‧‧第二電子元件
26’‧‧‧第二導電元件
27‧‧‧導體牆
28a’‧‧‧第一封裝層
28b’‧‧‧第二封裝層
29a‧‧‧第一金屬層
29b‧‧‧第二金屬層

Claims (25)

  1. 一種電子封裝件，係包括：第一線路結構，係具有相對之第一表面及第二表面；第一電子元件，係設於該第一線路結構之第一表面上；第一導電元件，係形成於該第一線路結構之第一表面上；第一封裝層，係形成於該第一線路結構之第一表面上，以包覆該些第一電子元件與該第一導電元件，且令該第一導電元件外露於該第一封裝層；第二線路結構，係接觸地形成於該第一線路結構之第二表面上；以及第二電子元件，係設於該第二線路結構上。
  2. 如申請專利範圍第1項所述之電子封裝件，復包括第一金屬層，係形成於該第一封裝層上。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該第一金屬層接觸該第一導電元件。
  4. 如申請專利範圍第1項所述之電子封裝件，復包括：第二導電元件，係形成於該第二線路結構上；以及第二封裝層，係形成於該第二線路結構上，以包覆該些第二電子元件與該第二導電元件，且令該第二導電元件外露於該第二封裝層。
  5. 如申請專利範圍第4項所述之電子封裝件，復包括第二金屬層，係形成於該第二封裝層上。
  6. 如申請專利範圍第5項所述之電子封裝件，其中，該第二金屬層接觸該第二導電元件。
  7. 如申請專利範圍第4項所述之電子封裝件，復包括導體牆，係形成於該第二線路結構上，使該第二封裝層包覆該導體牆。
  8. 如申請專利範圍第7項所述之電子封裝件，其中，該導體牆係外露於該第二封裝層。
  9. 如申請專利範圍第4項所述之電子封裝件，其中，該第二線路結構之部分結構係外露於該第二封裝層。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括導體牆，係形成於該第一線路結構之第一表面上，使該第一封裝層包覆該導體牆。
  11. 如申請專利範圍第10項所述之電子封裝件，其中，該導體牆係外露於該第一封裝層。
  12. 如申請專利範圍第1項所述之電子封裝件，其中，該第一線路結構之部分結構係外露於該第一封裝層。
  13. 一種電子封裝件之製法，係包括：提供一具有相對之第一表面及第二表面之第一線路結構；形成第一導電元件於該第一線路結構之第一表面上，且設置複數第一電子元件於該第一線路結構之第一表面上； 形成第一封裝層於該第一線路結構之第一表面上，以包覆該些第一電子元件與該第一導電元件，且令該第一導電元件外露於該第一封裝層；接觸地形成第二線路結構於該第一線路結構之第二表面上；以及設置複數第二電子元件於該第二線路結構上。
  14. 如申請專利範圍第13項所述之電子封裝件之製法，復包括形成第一金屬層於該第一封裝層上。
  15. 如申請專利範圍第14項所述之電子封裝件之製法，其中，該第一金屬層接觸該第一導電元件。
  16. 如申請專利範圍第13項所述之電子封裝件之製法，復包括：形成第二導電元件於該第二線路結構上；以及形成第二封裝層於該第二線路結構上，以包覆該些第二電子元件與該第二導電元件，且令該第二導電元件外露於該第二封裝層。
  17. 如申請專利範圍第16項所述之電子封裝件之製法，復包括形成第二金屬層於該第二封裝層上。
  18. 如申請專利範圍第17項所述之電子封裝件之製法，其中，該第二金屬層接觸該第二導電元件。
  19. 如申請專利範圍第16項所述之電子封裝件之製法，復包括形成導體牆於該第二線路結構上，使該第二封裝層包覆該導體牆。
  20. 如申請專利範圍第19項所述之電子封裝件之製法，其 中，該導體牆係外露於該第二封裝層。
  21. 如申請專利範圍第16項所述之電子封裝件之製法，其中，該第二線路結構之部分結構係外露於該第二封裝層。
  22. 如申請專利範圍第16項所述之電子封裝件之製法，復包括對該第一電子元件、第一導電元件、第一與第二線路結構進行電性測試。
  23. 如申請專利範圍第13項所述之電子封裝件之製法，復包括形成導體牆於該第一線路結構之第一表面上，使該第一封裝層包覆該導體牆。
  24. 如申請專利範圍第23項所述之電子封裝件之製法，其中，該導體牆係外露於該第一封裝層。
  25. 如申請專利範圍第13項所述之電子封裝件之製法，其中，該第一線路結構之部分結構係外露於該第一封裝層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535622B2 (en) 2017-12-07 2020-01-14 Dyi-chung Hu Substrate structure and electronic device having coarse redistribution layer electrically connected to fine redistribution layer
TWI718415B (zh) * 2017-12-07 2021-02-11 胡迪群 基板結構及電子裝置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
TWI638411B (zh) * 2017-01-11 2018-10-11 矽品精密工業股份有限公司 電子封裝件之製法
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
TWI612627B (zh) * 2017-01-26 2018-01-21 矽品精密工業股份有限公司 電子封裝件及其製法
TWI652787B (zh) * 2017-05-25 2019-03-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN108962868B (zh) * 2017-05-25 2020-07-03 矽品精密工业股份有限公司 封装结构及其制法
US11101209B2 (en) 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
CN111627867A (zh) * 2019-02-28 2020-09-04 富泰华工业（深圳）有限公司 芯片封装结构及其制作方法
TWI696255B (zh) * 2019-04-09 2020-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
KR20210009762A (ko) 2019-07-18 2021-01-27 삼성전자주식회사 팬-아웃 웨이퍼 레벨 패키지 제조 방법
CN113013125B (zh) 2019-12-20 2024-07-09 奥特斯奥地利科技与系统技术有限公司 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
US11201127B2 (en) * 2020-03-09 2021-12-14 Qualcomm Incorporated Device comprising contact to contact coupling of packages
WO2022160084A1 (en) * 2021-01-26 2022-08-04 Yangtze Memory Technologies Co., Ltd. Substrate structure, and fabrication and packaging methods thereof
TWI787805B (zh) * 2021-05-04 2022-12-21 矽品精密工業股份有限公司 電子模組及其製法與電子封裝件
TWI778654B (zh) * 2021-06-09 2022-09-21 矽品精密工業股份有限公司 電子封裝件及其製法
US12255381B2 (en) * 2022-02-24 2025-03-18 Qualcomm Incorporated Antenna modules employing three-dimensional (3D) build-up on mold package to support efficient integration of radio-frequency (RF) circuitry, and related fabrication methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201130061A (en) * 2010-02-25 2011-09-01 Tripod Technology Corp Electronic device with vertical conductive connectors and method thereof
TW201340288A (zh) * 2012-03-29 2013-10-01 Unimicron Technology Corp 晶片封裝結構
TW201507078A (zh) * 2013-08-12 2015-02-16 矽品精密工業股份有限公司 半導體封裝件及其製法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
JP5346578B2 (ja) * 2005-03-31 2013-11-20 スタッツ・チップパック・リミテッド 半導体アセンブリおよびその作製方法
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
CN102054821B (zh) * 2009-10-30 2013-09-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
CN103794573B (zh) * 2012-11-02 2016-09-14 环旭电子股份有限公司 电子封装模块及其制造方法
TWI492344B (zh) * 2013-04-09 2015-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9773757B2 (en) * 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201130061A (en) * 2010-02-25 2011-09-01 Tripod Technology Corp Electronic device with vertical conductive connectors and method thereof
TW201340288A (zh) * 2012-03-29 2013-10-01 Unimicron Technology Corp 晶片封裝結構
TW201507078A (zh) * 2013-08-12 2015-02-16 矽品精密工業股份有限公司 半導體封裝件及其製法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535622B2 (en) 2017-12-07 2020-01-14 Dyi-chung Hu Substrate structure and electronic device having coarse redistribution layer electrically connected to fine redistribution layer
TWI718415B (zh) * 2017-12-07 2021-02-11 胡迪群 基板結構及電子裝置

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Publication number Publication date
TW201703195A (zh) 2017-01-16
CN106328632B (zh) 2019-05-31
US10796970B2 (en) 2020-10-06
US10141233B2 (en) 2018-11-27
CN106328632A (zh) 2017-01-11
US20170005023A1 (en) 2017-01-05
US20190057911A1 (en) 2019-02-21

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