[go: up one dir, main page]

KR20210009762A - 팬-아웃 웨이퍼 레벨 패키지 제조 방법 - Google Patents

팬-아웃 웨이퍼 레벨 패키지 제조 방법 Download PDF

Info

Publication number
KR20210009762A
KR20210009762A KR1020190086739A KR20190086739A KR20210009762A KR 20210009762 A KR20210009762 A KR 20210009762A KR 1020190086739 A KR1020190086739 A KR 1020190086739A KR 20190086739 A KR20190086739 A KR 20190086739A KR 20210009762 A KR20210009762 A KR 20210009762A
Authority
KR
South Korea
Prior art keywords
layer
carrier substrate
sacrificial
sacrificial layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020190086739A
Other languages
English (en)
Other versions
KR102801212B1 (ko
Inventor
장연호
전광재
김동규
박정호
이석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190086739A priority Critical patent/KR102801212B1/ko
Priority to US16/748,138 priority patent/US11056461B2/en
Publication of KR20210009762A publication Critical patent/KR20210009762A/ko
Application granted granted Critical
Publication of KR102801212B1 publication Critical patent/KR102801212B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

팬-아웃 웨이퍼 레벨 패키지 제조 방법은 캐리어 기판을 제공하는 것; 상기 캐리어 기판 상에 제1 및 제2 희생층을 형성하는 것; 상기 제1 및 제2 희생층 상에 재배선층을 형성하는 것; 상기 재배선층 상에 복수의 반도체 칩들을 실장하는 것; 상기 캐리어 기판 상에, 상기 제1 및 제2 희생층, 상기 재배선층, 및 상기 복수의 반도체 칩들을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것; 상기 제1 희생층과 상기 제2 희생층을 분리하여 상기 웨이퍼 레벨 적층체로부터 상기 제1 희생층과 상기 캐리어 기판을 제거하는 것; 및 상기 제2 희생층, 상기 재배선층, 및 상기 몰드층을 다이싱하여 상기 복수의 반도체 칩들 중 적어도 하나를 포함하는 반도체 패키지들을 형성하는 것을 포함하되, 상기 제1 및 제2 희생층은 상기 캐리어 기판보다 작은 직경을 갖도록 형성되고, 상기 재배선층은 상기 제1 및 제2 희생층보다 작은 직경을 갖도록 형성되고, 상기 몰드층은 상기 재배선층보다 크고 상기 제1 희생층보다 작은 직경을 갖도록 형성될 수 있다.

Description

팬-아웃 웨이퍼 레벨 패키지 제조 방법{Fan-out wafer level package manufacturing method}
본 발명은 캐리어 기판을 이용하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법에 관한 것이다.
반도체 제품의 소형화와 고용량의 데이터 처리가 요구됨에 따라, 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 이에 패키지 분야에서는 소형의 크기를 가지면서 다수의 I/O 단자를 구현하는 팬-아웃 웨이퍼 레벨 패키지가 개발되었다. 팬-아웃 웨이퍼 레벨 패키지는 접속 단자를 반도체 칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 I/O 단자를 구현할 수 있다.
본 개시의 실시예들에 따른 과제는 트림(Trim) 공정 없이 패키지로부터 캐리어 기판을 분리하며, 패키지를 형성하는 공정 중에서 발생하는 불량을 줄일 수 있는 캐리어 기판을 이용하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 팬-아웃 웨이퍼 레벨 패키지 제조 방법은, 캐리어 기판을 제공하는 것; 상기 캐리어 기판 상에 제1 및 제2 희생층을 형성하는 것; 상기 제1 및 제2 희생층 상에 재배선층을 형성하는 것; 상기 재배선층 상에 복수의 반도체 칩들을 실장하는 것; 상기 캐리어 기판 상에, 상기 제1 및 제2 희생층, 상기 재배선층, 및 상기 복수의 반도체 칩들을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것; 상기 제1 희생층과 상기 제2 희생층을 분리하여 상기 웨이퍼 레벨 적층체로부터 상기 제1 희생층과 상기 캐리어 기판을 제거하는 것; 및 상기 제2 희생층, 상기 재배선층, 및 상기 몰드층을 다이싱하여 상기 복수의 반도체 칩들 중 적어도 하나를 포함하는 반도체 패키지들을 형성하는 것을 포함하되, 상기 제1 및 제2 희생층은 상기 캐리어 기판보다 작은 직경을 갖도록 형성되고, 상기 재배선층은 상기 제1 및 제2 희생층보다 작은 직경을 갖도록 형성되고, 상기 몰드층은 상기 재배선층보다 크고 상기 제1 희생층보다 작은 직경을 갖도록 형성될 수 있다.
본 발명의 일 실시예에 의한 팬-아웃 웨이퍼 레벨 패키지 제조 방법은 캐리어 기판 상에 순차로 적층되는 희생층, 및 재배선층과 상기 재배선층 상에 배열되는 복수의 반도체 칩들을 형성하는 것; 상기 복수의 반도체 칩을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것; 상기 웨이퍼 레벨 적층체에서 상기 희생층과 상기 캐리어 기판을 제거하여 상기 재배선층의 하면을 노출하는 것; 및 상기 웨이퍼 레벨 적층체을 다이싱하여 상기 복수의 반도체 칩 중 적어도 하나를 포함하는 반도체 패키지를 형성하는 것을 포함하되, 상기 몰드층은 상기 복수의 반도체 칩 각각의 상면과 측면, 상기 재배선층의 상면과 측면 및 상기 희생층의 상면 일부에 접촉하며, 상기 웨이퍼 레벨 적층체는 계단 형상의 단면을 가질 수 있다.
본 발명의 일 실시예에 의한 팬-아웃 웨이퍼 레벨 패키지 제조 방법은 원판 형상의 캐리어 기판을 제공하는 것; 상기 캐리어 기판 상에 희생층을 형성하는 것; 상기 희생층 상에 재배선층을 형성하는 것; 상기 재배선층 상에 배열되는 복수의 반도체 칩을 형성하는 것; 상기 복수의 반도체 칩을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것; 상기 웨이퍼 레벨 적층체에서 상기 희생층과 상기 캐리어 기판을 제거하여 상기 재배선층의 하면을 노출하는 것; 및 상기 웨이퍼 레벨 적층체을 다이싱하여 상기 복수의 반도체 칩 중 적어도 하나를 포함하는 반도체 패키지를 형성하는 것을 포함하되, 상기 희생층은 순차로 적층되는 릴리즈층과 배리어층을 포함하고, 상기 재배선층은 상기 반도체 패키지와 전기적으로 연결되는 도전층과 상기 도전층을 덮는 절연층을 포함하고, 상기 도전층은 상기 희생층의 상면에 배치되는 하부 패드, 상기 하부 패드 상의 배선층 및 상기 하부 패드와 상기 배선층을 연결하는 비아를 포함하고, 상기 몰드층은 상기 재배선층의 상면과 외측면 및 상기 희생층 상면의 일부에 접촉하고, 상기 웨이퍼 레벨 적층체는 단면이 단차를 가지는 계단 형상을 가지며, 상기 몰드층의 외측면과 상기 캐리어 기판의 외측면의 최단 거리는 상기 희생층의 외측면과 상기 캐리어 기판의 외측면의 최단 거리보다 클 수 있다.
본 개시의 실시예에 따른 팬-아웃 웨이퍼 레벨 패키지 제조 방법은 반도체 칩을 덮는 몰드층이 캐리어 기판에 부착되지 않되 재배선층을 덮도록 함으로써, 캐리어 기판이 트림(Trim) 공정 없이도 패키지로부터 분리 가능하여 캐리어 기판의 재사용에 따른 원가 절감의 효과를 제공할 수 있으며, 공정 과정에서 몰드층과 재배선층의 박리 현상을 감소시켜 패키지 불량률을 줄일 수 있다.
도 1 내지 도 12 및 도 16 내지 도 19는 본 개시의 일 실시예에 따른 팬-아웃 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 1, 도 3, 도 7, 도 9, 도 11 및 도 17은 팬-아웃 웨이퍼 레벨 패키지의 제조 방법에 따른 중간 단계들의 모습을 개략적으로 도시한 사시도들이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 8은 도 7의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 10은 도 9의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 12는 도 11의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 13 내지 15는 도 12의 실시예들에 따른 P 영역을 확대 도시한 단면도들이다.
도 18은 도 17의 Ⅱ-Ⅱ'대한 단면도이다.
도 20은 본 개시의 일 실시예에 따른 팬 아웃 웨이퍼 레벨 패키지 제조 방법을 설명하기 위한 단면도이다.
도 1 내지 도 12 및 도 16 내지 도 19는 본 개시의 일 실시예에 따른 팬-아웃 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 1, 도 3, 도 7, 도 9, 도 11 및 도 17은 팬-아웃 웨이퍼 레벨 패키지의 제조 방법에 따른 중간 단계들의 모습을 개략적으로 도시한 사시도들이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 4는 도 3의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 8은 도 7의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 10은 도 9의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 12는 도 11의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 18은 도 17의 Ⅱ-Ⅱ'대한 단면도이다.
도 1을 참조하면, 팬-아웃 웨이퍼 레벨 패키지를 제조하는 방법은 캐리어 기판(10)을 제공하는 것을 포함할 수 있다. 캐리어 기판(10)은 팬-아웃 레벨 패키지 형성을 용이하게 수행하기 위해 이용되는 임시 캐리어(Temporary carrier)일 수 있다. 일 실시예에 있어서, 캐리어 기판(10)은 프리프레그(prepreg) 보다 평탄성(Flatness)이 우수한 재질로 이루어질 수 있다. 예를 들어, 캐리어 기판(10)은 유리(glass) 기판, 사파이어(sapphire) 기판 또는 실리콘(Si) 기판일 수 있다. 유리 기판은 유리성분을 포함하는 비결정질의 고형물일 수 있다. 예를 들어, 캐리어 기판(10)은 원형 패널일 수 있으나, 이에 한정되는 것은 아니며, 사각 패널일 수도 있다. 캐리어 기판(10)은 단층 또는 다층일 수 있다.
도 1 내지 도 5를 참조하면, 상기 방법은 캐리어 기판(10) 상에 희생층(20)을 형성하는 것을 포함할 수 있다. 희생층(20)은 복수의 층을 포함할 수 있으며, 예를 들어, 희생층(20)은 제1 희생층(21)과 제2 희생층(23)을 포함할 수 있다.
도 1 내지 도 4를 참조하면, 캐리어 기판(10) 상에 캐리어 기판(10)의 상면을 직접적으로 덮도록 제1 희생층(21)이 형성될 수 있다. 제1 희생층(21)을 형성하는 것은 제1 희생층(21)의 테두리를 제거하는 것을 포함할 수 있다. 제1 희생층(21)은 릴리즈층(release layer)으로 지칭될 수 있다. 릴리즈층(21)은 캐리어 기판(10)을 제거하는 공정의 용이성을 위해서 형성될 수 있다.
제1 희생층(21)은 스핀 코팅(spin coating) 방식으로 형성될 수 있다. 캐리어 기판(10)의 상면에 릴리즈 부재가 분사 장치를 통해 스핀 코팅 방식으로 분사되어 릴리즈막(release film)(2)이 형성될 수 있다. 제1 희생층(21)은 릴리즈막(2)의 테두리가 제거되고, 테두리가 제거된 릴리즈막(2)이 가열되고 경화되어 형성될 수 있다. 예를 들어, 릴리즈막(2)의 테두리는 EBR(edge bead removal) 또는 WEE(wafer edge expose)을 통해 제거될 수 있다. 일 실시예에 있어서, 스핀 코팅 방식으로 릴리즈막(2)이 형성되면서 표면 장력에 의해 캐리어 기판(10)의 가장자리 상에 비드(bead)(BD)가 형성될 수 있다. 비드(bead) (BD)는 EBR(edge bead removal) 또는 WEE(wafer edge expose)을 통해 제거될 수 있다. 릴리즈막(2)의 테두리가 제거되고 캐리어 기판(10)의 상면(10a)이 일부 노출될 수 있다. 예를 들어, 제1 희생층(21)은 폴리머(Polymer) 물질, UV 필름 또는 레진(resin)으로 형성될 수 있다.
제1 희생층(21)은 캐리어 기판(10)과 실질적으로 동일한 원판 형태를 가지며, 캐리어 기판(10)보다 작은 직경을 가질 수 있다. 캐리어 기판(10)의 노출된 상면(10a)은 탑 뷰에서 실질적으로 링(ring) 형상을 가질 수 있다.
도 5를 참조하면, 제1 희생층(21) 상에 제1 희생층(21)의 상면을 덮는 제2 희생층(23)이 형성될 수 있다. 제2 희생층(23)은 배리어층 또는 글루층으로 지칭될 수 있다. 제2 희생층(23)은 PVD 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 제2 희생층(23)은 티타늄(Ti), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.
제2 희생층(23)은 제1 희생층(21) 또는 캐리어 기판(10)과 실질적으로 동일한 원판 형태로 형성될 수 있다. 제2 희생층(23)은 캐리어 기판(10)보다 작은 직경을 가지며, 제1 희생층(21)과 실질적으로 동일한 직경을 가질 수 있다. 이에, 제2 희생층(23)은 제1 희생층(21)의 상면을 완전히 덮을 수 있다. 제2 희생층(23)은 캐리어 기판(10)의 노출된 상면(10a)은 덮지 않는다.
일 실시예에 있어서, 제2 희생층(23)은 제1 희생층(21)보다 작은 직경을 가질 수 있다. 제2 희생층(23)보다 큰 직경을 가지는 제1 희생층(21)은 테두리의 상면(21a)이 노출될 수 있다. 예를 들어, 제1 희생층(21)의 노출된 상면(21a)은 캐리어 기판(10)의 노출된 상면(10a)과 동일하거나 그보다 작은 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 6 내지 도 8을 참조하면, 상기 방법은 캐리어 기판(10) 상에 재배선층(50)을 형성하는 것을 포함할 수 있다. 재배선층(50)은 절연층(30)과 도전층(40)을 포함할 수 있다. 절연층(30)은 복수의 층으로 형성될 수 있으며, 예를 들어, 제1 내지 제4 절연층(31, 33, 35, 37)을 포함할 수 있다. 도전층(40)은 하부 패드들(41), 비아들(43), 배선층들(45) 및 상부 패드들(47)를 포함할 수 있다.
일 실시예에 있어서, 절연층(31)은 스핀 코팅 방식으로 형성될 수 있다. 캐리어 기판(10) 상에 절연 물질이 분사 장치를 통해 스핀 코팅(spin coating) 방식으로 분사되어 절연막(3)이 형성될 수 있다. 절연막(3)은 희생층(20)과 캐리어 기판(10)을 완전히 덮도록 형성될 수 있다. 절연막(3)의 테두리가 제거되고, 테두리가 제거된 절연막(3)이 가열되고 경화되어 절연층(31)이 형성될 수 있다. 예를 들어, EBR(edge bead removal) 또는 WEE(wafer edge expose)를 통해 절연막(3)의 테두리가 제거될 수 있다. 스핀 코팅 방식으로 절연막(3)이 형성되면서 표면 장력에 의해 캐리어 기판(10)의 가장자리에 비드(bead)(BD)가 형성될 수 있다. EBR(edge bead removal) 또는 WEE(wafer edge expose) 공정을 통해 절연막(3)의 테두리가 제거되면서 비드(bead) (BD)가 제거될 수 있다. 절연막(3)의 테두리가 제거되고, 캐리어 기판(10)의 상면(10a)이 노출되고, 희생층(20)의 상면(20a)이 일부 노출될 수 있다. 예를 들어, 절연층(31)은 PID(Photo Imagable Dielectric) 수지와 같은 감광성 절연물질을 포함할 수 있다. 이 경우, 절연층(31)이 보다 얇게 형성될 수 있으며, 보다 용이하게 비아의 파인 피치를 달성할 수 있다.
일 실시예에 있어서, 도전층(40)은 전기 도금 방법으로 형성될 수 있다. 예를 들어, 도전층(40)은 씨드 금속층(도면 미도시)을 포함할 수 있다.
도 6을 참조하면, 제1 절연층(31)이 하부 패드들(41)이 희생층(20) 상에 형성될 수 있다. 하부 패드들(41)은 전기 도금 방법(예를 들어, 펄스 도금 방법 및/또는 직류 도금 방법) 또는 증착 방법을 이용하여 형성될 수 있다. 제1 절연층(31)이 희생층(20) 상에 형성될 수 있다. 제1 절연층(31)은 하부 패드들(41)을 덮도록 형성될 수 있다. 제1 절연층(31)은 하부 패드들(41)을 절연시킬 수 있다. 제1 절연층(31)은 절연막(3)이 희생층(20) 및 하부 패드들(41)을 덮고, 절연막(3)의 테두리가 EBR 공정에 의해 제거되어 형성될 수 있다. 테두리가 제거된 절연막(3)은 가경화(pre-bake) 될 수 있다. 가경화된 절연막(3)에 노광 및 현상 공정을 통해 개구부가 형성될 수 있다. 개구부가 형성된 절연막(3)이 경화(post-bake)되어 제1 절연층(31)이 형성될 수 있다.
제1 절연층(31) 상에 포토레지스트 패턴(도면 미도시)이 형성될 수 있다. 포토레지스트 패턴은 제1 절연층(31) 상면의 일부와 하부 패드(41)를 노출할 수 있다. 포토레지스트 패턴, 노출된 제1 절연층(31)의 상면의 일부 및 노출된 하부 패드(41) 상에 씨드 금속층(도면 미도시)을 형성할 수 있다. 예를 들어, 씨드 금속층은 구리, 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄을 포함할 수 있다. 배선층(45)은 씨드 금속층 상에 형성될 수 있다. 씨드 금속층 상에 비아(43)와 배선층(45)이 형성될 수 있다. 비아(43)는 제1 절연층(31)의 개부구 내에 형성될 수 있다. 배선층(45)은 제1 절연층(31) 상에 형성될 수 있다. 비아(43)는 배선층(45)과 하부 패드(41)를 연결할 수 있다. 씨드 금속층은 배선층(45) 형성 시에 전류 제공층으로 사용될 수 있다. 예를 들어, 비아(43)와 배선층(45)은 구리(Cu)를 포함할 수 있다.
이후에, 제2 내지 제4 절연층(33, 35, 37) 및 제2 절연층(33) 상에 배치되는 도전층(40)은 전술한 내용과 동일한 방식으로 형성되어 도 7 및 도 8에 도시된 것과 같은 재배선층(50)이 형성될 수 있다. 제1 내지 제4 절연층(31, 33, 35, 37)의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제1 내지 제4 절연층(31, 33, 35, 37)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
도 7 및 도 8을 참조하면, 재배선층(50)은 캐리어 기판(10)과 실질적으로 동일한 원판 형태를 가지며, 희생층(20)보다 작은 직경을 가질 수 있다. 즉, 재배선층(50)의 절연층(30)이 희생층(20)보다 작은 직경을 가질 수 있다. 절연층(30)보다 큰 직경을 가지는 희생층(20)은 테두리 상면(20a)이 노출될 수 있다. 희생층(20)의 노출된 상면(20a)은 탑 뷰에서 실질적으로 링(ring) 형상을 가질 수 있다. 재배선층(50)의 상면에는 상부 패드의 상면(47)이 노출될 수 있다.
도 9 및 도 10을 참조하면, 상기 방법은 재배선층(50) 상에 복수의 반도체 칩들(60)을 실장하는 것을 포함할 수 있다. 도 9에 도시된 것과 같이, 복수의 반도체 칩들(60)은 재배선층(50) 상에 규칙적으로 배열될 수 있으나, 이에 한정되는 것은 아니다. 복수의 반도체 칩들(60)은 각각 복수의 칩 패드들(65)을 포함할 수 있다. 복수의 칩 패드들(65) 각각에는 범프(70)가 배치되며, 반도체 칩들(60)은 범프(70)를 통해 재배선층(50) 상에 플립-칩(Flip-chip) 본딩 방식으로 실장될 수 있다. 복수의 칩 패드들(65)은 메모리 반도체 칩 또는 로직 반도체 칩을 포함할 수 있다. 예를 들어, 복수의 반도체 칩들(60)은 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM), ASICs(Application Specific Integrated Circuits), AP(Application Processor) 또는 MODEM 중 적어도 하나를 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 방법은 복수의 반도체 칩들(60)을 덮는 몰드층(80)을 형성하여 웨이퍼 레벨 적층체(100)를 형성하는 것을 포함할 수 있다. 몰드층(80)은 캐리어 기판(10) 상에서 희생층(20), 재배선층(50) 및 복수의 반도체 칩들(60)을 덮도록 형성되며, 복수의 반도체 칩들(60)의 상면과 측면을 직접적으로 덮을 수 있다. 몰드층(80)은 복수의 반도체 칩들(60)을 밀봉하도록 형성되어 복수의 반도체 칩들(60)을 외부로부터 보호할 수 있다. 예를 들어, 몰드층(80)은 액상의 에폭시 수지(Epoxy Molding Compound, EMC)를 금형 내에 침투시키고 고체화 하는 방법, 필름 형태의 수지를 라미네이션한 후 고체화 하는 방법, 또는 MUF(molded underfill) 방법 등을 사용하여 형성될 수 있다. 예를 들어, 몰드층(80)은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
일 실시예에 따르면, 몰드층(80)이 형성된 웨이퍼 레벨 적층체(100)는 가장자리에서 제1 계단 면(10a)과 제2 계단 면(20b)을 포함할 수 있다. 제1 계단 면(10a)과 제2 계단 면(20b)은 단차를 가지며 계단 형상의 단면을 형성할 수 있다. 제2 계단 면(20b)은 제1 계단 면(10a)보다 높은 레벨에 위치하며, 탑 뷰에서 캐리어 기판(10)에 대하여 제1 계단 면(10a)보다 내측에 배치될 수 있다. 도 11 및 도 12에 도시된 캐리어 기판(10) 테두리의 노출된 상면(10a)이 제1 계단 면이며, 희생층(20)의 노출된 상면(20b)이 제2 계단 면일 수 있다.
일 실시예에 있어서, 몰드층(80)은 재배선층(50)보다 크고, 희생층(20)보다 작은 직경을 가질 수 있다. 이에, 몰드층(80)은 재배선층(50)의 상면과 측면 및 희생층(20)의 노출된 상면(20a)(즉, 제2 계단 면)의 일부를 덮을 수 있다. 몰드층(80)은 희생층(20)의 노출된 상면(20a)(도 10 참조)을 완전히 덮지 않으며, 희생층(20)의 테두리의 상면 일부(20b)가 노출할 수 있다. 예를 들어, 몰드층(80)은 희생층(20)의 노출된 상면(20a) 면적의 1% 이상 99% 이하에 해당하는 면적을 덮을 수 있다.
도 13 내지 도 15는 도 12의 실시예들에 따른 P 영역을 확대 도시한 단면도들이다.
도 13을 참조하면, 일 실시예에 있어서, 몰드층(80)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(L1)는 희생층(20)의 외측면과 캐리어 기판(10)의 외측면의 최단거리(L2)보다 클 수 있다. 몰드층(80)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(L1)는 재배선층(50)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(L3)보다 작을 수 있다.
도 14를 참조하면, 도 1 내지 도 12에서 설명한 것과 동일한 방식으로, 제2 희생층(23) 상에 재배선층(50), 복수의 반도체 칩들(60) 및 몰드층(80)이 형성되어 웨이퍼 레벨 적층체(100)가 형성될 수 있다. 일 실시예에 있어서, 제1 희생층(21)은 캐리어 기판(10)보다는 작고 제2 희생층(23) 보다는 큰 직경을 가지도록 형성될 수 있다. 제2 희생층(23) 상에 절연층(30)과 도전층(40)을 포함하는 재배선층(50)이 형성될 수 있다. 절연층(30)을 형성하는 것은, 캐리어 기판(10), 제1 희생층(21), 제2 희생층(23)을 덮는 절연막을 형성하고, 절연막의 테두리를 제거하는 것을 포함할 수 있다. 절연막의 테두리가 제거되어 캐리어 기판(10)의 테두리의 상면, 제1 희생층(21)의 테두리의 상면 및 제2 희생층(23)의 테두리의 상면이 노출될 수 있다. 재배선층(50) 상에 복수의 반도체 칩들(60)이 실장되고, 복수의 반도체 칩들(60)을 덮는 몰드층(80)이 형성되어 웨이퍼 레벨 적층체가 형성될 수 있다. 몰드층(80)이 형성된 웨이퍼 레벨 적층체는 가장자리에서 제1 계단 면(10a), 제2 계단 면(21a) 및 제3 계단 면(23a)을 포함할 수 있다. 제1 계단 면(10a), 제2 계단 면(21a) 및 제3 계단 면(23a)은 단차를 가지며, 계단 형상의 단면을 형성할 수 있다. 제2 계단 면(21a)은 제1 계단 면(10a) 보다 높은 레벨에 위치하며, 탑 뷰에서 캐리어 기판(10)에 대하여 제1 계단 면(10a)보다 내측에 배치될 수 있다. 제3 계단 면(23a)은 제2 계단 면(21a)보다 높은 레벨에 위치하며, 탑 뷰에서 캐리어 기판(10)에 대하여 제2 계단 면(21a)보다 내측에 배치될 수 있다. 도 14에 도시된 캐리어 기판(10) 테두리의 노출된 상면(10a)이 제1 계단 면이고, 제1 희생층(21)의 노출된 상면이 제2 계단 면(21a)이며, 제2 희생층(23)의 노출된 상면이 제3 계단 면(23a)일 수 있다.
제1 희생층(21)이 캐리어 기판(10)보다는 작고 제2 희생층(23) 보다는 큰 직경을 가지도록 형성되는 경우, 제1 희생층(21)의 외측단과 캐리어 기판(10)의 외측면의 최단 거리(W1)는 제2 희생층(23)의 외측단과 캐리어 기판(10)의 외측면의 최단 거리(W2)보다 작을 수 있다. 일 실시예에 있어서, 몰드층(80)은 몰드층(80)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(W1)가 제2 희생층(23)의 외측단과 캐리어 기판(10)의 외측면의 최단 거리(W3)보다 크고, 재배선층(50)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(W4)보다는 작도록 형성될 수 있다.
도 15를 참조하면, 일 실시예에 있어서, 제1 희생층(21)은 캐리어 기판(10)보다는 작고 제2 희생층(23) 보다는 큰 직경을 가지도록 형성되며, 몰드층(80)은 제1 희생층(21)보다 작고 제2 희생층(23)보다 큰 직경을 갖도록 형성될 수 있다. 이에, 몰드층(80)은 제2 희생층(23)과 복수의 반도체 칩들(60)을 덮고, 제1 희생층(21)의 상면은 일부만 덮도록 형성될 수 있다.
제1 희생층(21)은 캐리어 기판(10)보다는 작고 제2 희생층(23) 보다는 큰 직경을 가지도록 형성되는 경우, 몰드층(80)의 외측면과 캐리어 기판(10)의 외측면의 최단 거리(W1)는 제1 희생층(21)의 외측단과 캐리어 기판(10)의 외측면의 최단 거리(W2)보다 크고, 제2 희생층의 외측단과 캐리어 기판(10)의 외측면의 최단 거리(W3)보다는 작을 수 있다.
도 12 내지 도 15에 도시된 것과 다르게, 몰드층(80)이 재배선층(50) 보다 작은 직경을 갖고 몰드층(80)은 재배선층(50) 상에 배치되는 경우, 패키지 제조 과정에서 재배선층과 몰드층의 박리 현상(delamination)이 발생하여 반도체 패키지의 수율 및 신뢰성 저하 등의 문제가 발생될 수 있다. 또한, 몰드층(80)이 재배선층(50)을 덮되, 캐리어 기판(10)까지 덮는 경우 몰드층(80)은 캐리어 기판(10)에 영구 부착되어 캐리어 기판(10)을 제거하기 위해서 트림(Trim) 공정이 필요하게 된다. 트림 공정(Trim) 공정이 실시되는 경우, 캐리어 기판(10)은 재사용이 불가능해 진다. 이에, 도 12 내지 도 15와 같이, 몰드층(80)을 재배선층(50)의 측면을 덮도록 형성하되, 희생층에만 접하고 캐리어층에는 접하지 않도록 함으로써, 박리 현상의 문제점을 개선하면서도 캐리어 기판을 재사용할 수 있다.
도 16을 참조하면, 상기 방법은 웨이퍼 레벨 적층체(100)에서 희생층(20)과 캐리어 기판을 제거하는 것을 포함할 수 있다. 희생층(20)과 캐리어 기판(10)을 제거하는 것은, 제2 희생층(23)인 배리어층(23)으로부터 제1 희생층(21)인 릴리즈층(21)을 분리하는 것을 포함할 수 있다. 예를 들어, 릴리즈층(21)은 캐리어 기판(10)의 하면을 향하여 레이저를 조하사고, 레이저가 릴리즈층(21)까지 도달하여 릴리즈층(21)의 계질이 변형되어 제거될 수 있다. 예를 들어, 레이저는 엑시머 레이저가 사용될 수 있으나, 이에 한정되는 것은 아니다. 레이저가 조사된 릴리즈층(21)은 계질이 변화하여 접착력이 약해질 수 있다. 이에, 릴리즈층(21)과 배리어층(23)을 분리할 수 있다. 릴리즈층(21)이 배리어층(23)으로부터 분리되면서, 릴리즈층(21)이 접착된 캐리어 기판(10)이 웨이퍼 레벨 적층체(100)에서 제거될 수 있다.
일 실시예에 있어서, 웨이퍼 레벨 적층체(100)에서 희생층(20)과 캐리어 기판(10)을 제거하는 것은 배리어층(23)을 제거하는 것을 포함할 수 있다. 릴리즈층(21)과 배리어층(23)이 서로 분리되어 배리어층(23)의 하면이 노출되고, 하면이 노출된 배리어층(23)은 식각 공정에 의해 제거될 수 있다. 배리어층(23)이 제거되고, 재배선층(50)과 몰드층(80)의 하면이 노출될 수 있다. 예를 들어, 제1 절연층(31)의 하면과 하부 패드(41)의 하면이 노출될 수 있다.
일 실시예 있어서, 상기 방법은 배리어층(23)을 제거하기 이전에 배리어층(23)의 하면에 남아있는 릴리즈층(21)의 잔여물을 제거하는 것을 더 포함할 수 있다. 예를 들어, 배리어층(23)과 릴리즈층(21)이 서로 분리된 후에, 배리어층(23)의 하면에는 릴리즈층(21) 중 일부가 잔여물로 잔존할 수 있다. 이에, 플라즈마 디스컴(Plasma Descom) 공정을 통해 릴리즈층(21)의 잔여물을 완전히 제거할 수 있다. 배리어층(23)은 플라즈마 디스컴 공정 과정에서 재배선층(50)과 몰드층(80) 등을 보호하는 역할을 할 수 있다.
도 17 내지 도 19를 참조하면, 상기 방법은 웨이퍼 레벨 적층체(100)를 다이싱하여 개별화된 복수의 반도체 패키지들(200)을 형성하는 것을 포함할 수 있다. 개별화된 복수의 반도체 패키지들(200) 각각은 복수의 반도체 칩들(60) 중 적어도 하나를 포함하도록 형성될 수 있다.
복수의 반도체 패키지들(200)은 웨이퍼 레벨 적층체(100)의 절연층(30)과 몰드층(80)을 절단 예정선(DL)을 따라 절단하여 형성될 수 있다. 절단 예정선(DL)은 하나의 반도체 패키지가 적어도 하나의 반도체 칩(60)을 포함하도록 형성될 수 있다. 절단 예정선(DL)을 따라 다이싱을 하는 경우 개별 반도체 패키지(200)의 재배선층(50)(즉, 절연층(30))과 몰드층(80)는 동일한 평면적을 가질 수 있다. 웨이퍼 레벨 적층체(100)의 가장자리에 형성되는 반도체 패키지도 재배선층(50)(즉, 절연층(30))과 몰드층(80)이 동일한 평면적을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 가장자리에 형성되는 반도체 패키지는 몰드층(80)의 평면적이 더 크며, 재배선층(50)의 측면을 덮는 몰드층(80)의 오버행(OH)이 잔존할 수도 있다. 반도체 패키지(200)의 하면에는 하부 패드(41)가 노출하며, 하부 패드(41) 상에 솔더 볼(90)이 형성될 수 있다. 반도체 패키지(200)는 솔더 볼(90)을 통해 메인 보드에 실장될 수 있다.
도 20은 본 개시의 일 실시예에 따른 팬 아웃 웨이퍼 레벨 패키지 제조 방법을 설명하기 위한 단면도이다. 도 20은 도 11에서 인접한 2개의 반도체 칩이 포함되도록 절단된 웨이퍼 레벨 패키지의 단면도를 도시한다.
도 20을 참조하면, 웨이퍼 레벨 적층체(100)를 형성하는 것은 복수의 반도체 칩 중 적어도 하나의 반도체 칩(60)을 포함하는 복수의 패키지 구조체들(110, 130)을 형성하는 것을 포함할 수 있다. 일 실시예에 있어서, 복수의 패키지 구조체들(110, 130)은 외측 패키지 구조체(110)와 내측 패키지 구조체(130)를 포함할 수 있다.
외측 패키지 구조체(110)는 웨이퍼 레벨 적층체(100)의 가장자리에 인접하게 배치될 수 있다. 외측 패키지 구조체(110)는 계단 형상의 단면을 가질 수 있으며, 제1 계단 면(10a)과 제2 계단 면(20a)을 포함할 수 있다. 외측 패키지 구조체(110)는 웨이퍼 레벨 적층체(100)의 몰드층(80) 중에서 하면이 단차를 가지는 외측 몰드층(81)을 포함할 수 있다. 외측 몰드층(81)은 재배선층(50)의 측면을 덮는 오버행(OH)을 포함할 수 있다.
내측 패키지 구조체(130)는 웨이퍼 레벨 적층체(100)에서 외측 패키지 구조체(110)보다 안쪽에 배치될 수 있다. 즉, 내측 패키지 구조체(130)는 외측 패키지 구조체(110)보다 캐리어 기판(10)의 외측면에서 멀리 위치할 수 있다.
내칙 패키지 구조체(130)는 하면의 레벨이 균일한 내측 몰드층(83)을 포함할 수 있다. 내측 몰드층(83)의 하면은 절연층(30)의 상면의 레벨과 대응될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 캐리어 기판 10a: 제1 계단면
20: 희생층 20a: 제2 계단면
21: 제1 희생층, 릴리즈층
23: 제2 희생층, 배리어층
30: 절연층 50: 재배선층
31: 제1 절연층 33: 제2 절연층
35: 제3 절연층 37: 제4 절연층
40: 도전층 41: 하부 패드
43: 상부 패드 45: 배선층
47: 비아 60: 반도체 칩
65: 칩 패드 70: 범프
80: 몰드층 90: 솔더 볼

Claims (10)

  1. 캐리어 기판을 제공하는 것;
    상기 캐리어 기판 상에 제1 및 제2 희생층을 형성하는 것;
    상기 제1 및 제2 희생층 상에 재배선층을 형성하는 것;
    상기 재배선층 상에 복수의 반도체 칩들을 실장하는 것;
    상기 캐리어 기판 상에, 상기 제1 및 제2 희생층, 상기 재배선층, 및 상기 복수의 반도체 칩들을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것;
    상기 제1 희생층과 상기 제2 희생층을 분리하여 상기 웨이퍼 레벨 적층체로부터 상기 제1 희생층과 상기 캐리어 기판을 제거하는 것; 및
    상기 제2 희생층, 상기 재배선층, 및 상기 몰드층을 다이싱하여 상기 복수의 반도체 칩들 중 적어도 하나를 포함하는 반도체 패키지들을 형성하는 것을 포함하되,
    상기 제1 및 제2 희생층은 상기 캐리어 기판보다 작은 직경을 갖도록 형성되고, 상기 재배선층은 상기 제1 및 제2 희생층보다 작은 직경을 갖도록 형성되고,
    상기 몰드층은 상기 재배선층보다 크고 상기 제1 희생층보다 작은 직경을 갖도록 형성되는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 희생층을 형성하는 것은,
    상기 캐리어 기판 상에 직접적으로 제1 희생층을 형성하는 것; 및
    상기 제1 희생층 상에 Ti 및 Cu를 포함하는 제2 희생층을 형성하는 것을 포함하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 제1 희생층을 형성하는 것은,
    상기 캐리어 기판 상에 릴리즈막을 형성하고, 상기 릴리즈막의 테두리를 제거하여 상기 캐리어 기판의 테두리의 상면을 노출하는 것을 포함하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 재배선층을 형성하는 것은,
    상기 제2 희생층 상에 도전층을 형성하는 것; 및
    상기 캐리어 기판, 상기 제2 희생층 및 상기 도전층을 덮으며, PID(photo Imageable dielectric)를 포함하는 절연층을 형성하는 것을 포함하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 제1 희생층과 상기 제2 희생층은 (실질적으로) 동일한 직경을 갖도록 형성되는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  6. 제5항에 있어서,
    상기 재배선층을 형성하는 것은,
    상기 절연층의 테두리를 제거하여 상기 캐리어 기판의 테두리의 상면과 상기 제2 희생층의 테두리의 상면을 노출하는 것을 포함하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 몰드층은,
    상기 제2 희생층의 노출된 테두리의 상면 면적의 적어도 1%이상 99%이하의 면적을 덮도록 형성되는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  8. 캐리어 기판 상에 순차로 적층되는 희생층, 및 재배선층과 상기 재배선층 상에 배열되는 복수의 반도체 칩들을 형성하는 것;
    상기 복수의 반도체 칩들을 덮는 몰드층을 형성하여 웨이퍼 레벨 적층체를 형성하는 것;
    상기 웨이퍼 레벨 적층체에서 상기 희생층과 상기 캐리어 기판을 제거하여 상기 재배선층의 하면을 노출하는 것; 및
    상기 웨이퍼 레벨 적층체을 다이싱하여 상기 복수의 반도체 칩 중 적어도 하나를 포함하는 반도체 패키지를 형성하는 것을 포함하되,
    상기 몰드층은 상기 복수의 반도체 칩 각각의 상면과 측면, 상기 재배선층의 상면과 측면 및 상기 희생층의 상면 일부를 덮으며,
    상기 웨이퍼 레벨 적층체는 계단 형상의 단면을 갖는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 희생층은 상기 캐리어 기판보다 작은 직경을 갖고, 상기 재배선층은 상기 희생층보다 작은 직경을 가지며,
    상기 몰드층은 상기 재배선층보다 크고 상기 희생층보다 작은 직경을 갖는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 웨이퍼 레벨 적층체는,
    상기 캐리어 기판의 상면이 노출된 제1 계단면과, 상기 제1 계단면과 단차를 가지며 상기 희생층의 상면이 노출된 제2 계단면을 포함하는 팬-아웃 웨이퍼 레벨 패키지 제조 방법.
KR1020190086739A 2019-07-18 2019-07-18 팬-아웃 웨이퍼 레벨 패키지 제조 방법 Active KR102801212B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190086739A KR102801212B1 (ko) 2019-07-18 2019-07-18 팬-아웃 웨이퍼 레벨 패키지 제조 방법
US16/748,138 US11056461B2 (en) 2019-07-18 2020-01-21 Method of manufacturing fan-out wafer level package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190086739A KR102801212B1 (ko) 2019-07-18 2019-07-18 팬-아웃 웨이퍼 레벨 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20210009762A true KR20210009762A (ko) 2021-01-27
KR102801212B1 KR102801212B1 (ko) 2025-04-29

Family

ID=74238783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190086739A Active KR102801212B1 (ko) 2019-07-18 2019-07-18 팬-아웃 웨이퍼 레벨 패키지 제조 방법

Country Status (2)

Country Link
US (1) US11056461B2 (ko)
KR (1) KR102801212B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102736602B1 (ko) * 2020-02-10 2024-12-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11355454B2 (en) * 2020-07-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US11574817B2 (en) * 2021-05-05 2023-02-07 International Business Machines Corporation Fabricating an interconnection using a sacrificial layer
CN115346885A (zh) * 2022-08-31 2022-11-15 长电集成电路(绍兴)有限公司 一种扇出封装结构的制备方法
CN115458501A (zh) * 2022-09-20 2022-12-09 盛合晶微半导体(江阴)有限公司 一种芯片封装结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441136B2 (en) * 2009-09-14 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US20130168849A1 (en) * 2011-12-30 2013-07-04 Deca Technologies, Inc. Fully Molded Fan-Out
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9698121B2 (en) 2014-01-27 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for packaging semiconductor dies
US9978729B2 (en) 2015-03-06 2018-05-22 Mediatek Inc. Semiconductor package assembly
TWI570842B (zh) 2015-07-03 2017-02-11 矽品精密工業股份有限公司 電子封裝件及其製法
US9786586B1 (en) 2016-08-21 2017-10-10 Micron Technology, Inc. Semiconductor package and fabrication method thereof
CN107195607B (zh) 2017-07-03 2020-01-24 京东方科技集团股份有限公司 一种芯片封装方法及芯片封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441136B2 (en) * 2009-09-14 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US20130168849A1 (en) * 2011-12-30 2013-07-04 Deca Technologies, Inc. Fully Molded Fan-Out

Also Published As

Publication number Publication date
US11056461B2 (en) 2021-07-06
US20210020600A1 (en) 2021-01-21
KR102801212B1 (ko) 2025-04-29

Similar Documents

Publication Publication Date Title
US11901319B2 (en) Semiconductor package system and method
US20220320029A1 (en) Dummy Structure of Stacked and Bonded Semiconductor Device
CN110957229B (zh) 半导体器件和形成半导体器件的方法
US9716080B1 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
KR102801212B1 (ko) 팬-아웃 웨이퍼 레벨 패키지 제조 방법
KR101962508B1 (ko) 트렌치 형성을 통한 쏘잉 유도 박리의 제거
TWI677027B (zh) 半導體封裝及封裝半導體裝置之方法
US20190122929A1 (en) Methods of packaging semiconductor devices and structures thereof
CN108292628A (zh) 全模制周边堆叠封装设备
CN114256170B (zh) 扇出型封装结构及其制备方法
US12080653B2 (en) Formation method of chip package with fan-out structure
US20240321780A1 (en) Semiconductor package and manufacturing method thereof
US9947552B2 (en) Structure and formation method of chip package with fan-out structure
US10998202B2 (en) Semiconductor package and manufacturing method thereof
US11133198B2 (en) Method of manufacturing packaged device chip

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20190718

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220602

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20190718

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240417

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20241126

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20250208

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20250423

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20250424

End annual number: 3

Start annual number: 1

PG1601 Publication of registration