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TWI524752B - 用於高解析度影像及視訊擷取之裝置及方法 - Google Patents

用於高解析度影像及視訊擷取之裝置及方法 Download PDF

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TWI524752B
TWI524752B TW100115447A TW100115447A TWI524752B TW I524752 B TWI524752 B TW I524752B TW 100115447 A TW100115447 A TW 100115447A TW 100115447 A TW100115447 A TW 100115447A TW I524752 B TWI524752 B TW I524752B
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麥可Ｒ 馬隆
皮埃爾Ｈ Ｒ 戴拉奈弗
麥可Ｃ 布雷丁
傑斯Ｊ Ｙ 李
田輝
伊果Ｃ 伊凡諾夫
愛德華Ｈ 沙真特
Original Assignee
量宏科技股份有限公司
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Publication date
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Description

用於高解析度影像及視訊擷取之裝置及方法 參考相關申請案
本案請求美國臨時專利申請案第61/330,864號名稱「影像感測器、影像感測器系統、及應用」之優先權，該案全文係以引用方式併入此處。
發明領域
本發明主旨大致上係有關包括光學敏感材料諸如奈米晶體或其它光學敏感材料之光學及電氣裝置、系統及方法，及該等裝置及系統之製造及使用方法。
 發明背景
影像感測器將載於光域之空間及空-時資訊轉換成記錄印記。數位影像感測器提供此種於電子域之記錄印記。
影像感測器系統期望地提供視野或變焦程度範圍，其允許使用者在一特定關注角度範圍內獲得具有特高保真度(諸如解析度，或信號對雜訊比，或影像中的其它期望特徵)之影像。
 發明概要
依據本發明之一實施例，係特地提出一種成像系統包含一第一影像感測器陣列；一第一光學系統，其係經組配來將一第一影像投影至該第一影像感測器陣列上，該第一光學系統具有一第一變焦程度；一第二影像感測器陣列；一第二光學系統，其係經組配來將一第二影像投影至該第二影像感測器陣列上，該第二光學系統具有一第二變焦程度；其中該第二影像感測器陣列及第二光學系統係指向該第一影像感測器陣列及第一光學系統之相同方向；其中該第二變焦程度係大於該第一變焦程度，使得投影在第二影像感測器陣列上之第二影像為投影在第一影像感測器陣列上之第一影像之變焦部分；及其中該第一影像感測器陣列包括至少4百萬像素；及其中該第二影像感測器陣列包括之像素數目為該第一影像感測器陣列中之像素數目之半數或以下。
圖式簡單說明
經由參考下列各圖可瞭解此處所述系統及方法。
第1圖顯示依據一實施例總體結構及區域；
第2圖為可組合此處所述實施例使用之系統組態實例之方塊圖；
第3A至18B圖例示說明「通用」像素快門配置；
第19圖顯示一實施例之垂直輪廓圖，此處積體電路之金屬互連體層屏蔽在半導體基體上之像素電路避免照射入射光；
第20圖顯示一實施例之布局(頂視圖)，此處積體電路之金屬互連體層屏蔽在半導體基體上之像素電路避免照射入射光；
第21圖為陣列操作實例之流程圖；
第22及23圖顯示從該成像場景之透視角度多孔隙變焦之一具體實施例；
第24-27圖為影像上之操作實例之流程圖；
第28-37圖顯示從該成像場景之透視角度多孔隙變焦之具體實施例；
第38圖顯示像素之配置實例；
第39圖為可用來測定該等電極中之哪一者係在作用中被施加偏壓之電子電路之實施例；
第40圖顯示一成像陣列區之實例；
第41圖顯示「自動-相位-調整」實例之流程圖；
第42圖顯示一量子點之實例；
第43A圖顯示像素之閉合-簡單幾何形狀排列之一構面；
第43B圖顯示像素之開放-簡單幾何形狀排列之一構面；
第43C圖顯示在頂面電極之一大致上較大陣列內部之一2列×3行子區；
第44A圖顯示一拜耳(Bayer)濾波器樣式；
第44B-44F圖顯示若干其它像素布局實例；
第44G-44L圖顯示不同大小之像素、布局、及用在像素布局之類型；
第44M圖顯示具有不同形狀諸如六角形之像素布局；
第44N圖顯示具有不同形狀諸如三角形之像素布局；
第44O圖顯示與一光學元件關聯而提供之一量子點像素，諸如多頻譜量子點像素或其它像素；
第44P圖顯示像素布局實例；
第45A、45B及45C圖呈示一CMOS影像感測器像素之剖面圖，其中一光學敏感材料已經與該矽二極體呈緊密接觸式整合；
第46A及46B圖呈示一CMOS影像感測器像素之剖面圖，其中一光學敏感材料已經與該矽光二極體呈緊密接觸式整合；
第47圖為電路圖顯示已經以光學敏感材料增大之一像素；
第48圖為剖面圖闡釋一種藉由結合光阻擋層於該彩色濾光片陣列或該鈍化或封裝或其組合而減少像素間之光串擾之手段；
第49圖為剖面圖闡釋一種藉由結合光阻擋層於該彩色濾光片陣列或該鈍化或封裝或其組合，及亦結合入該光學敏感材料而減少像素間之光串擾之手段；
第50A-50F圖為剖面圖闡釋製造一減少光串擾結構之手段，諸如第48圖所示；及
第51圖為該像素電路之操作流程圖。
實施例係參考附圖描述，僅供舉例說明之用。圖式並非必要照比例繪製。為求清晰與精簡，實施例之某些特徵可誇大且以示意形式顯示。
 較佳實施例之詳細說明
實施例包括一種成像系統具有一第一影像感測器陣列；一第一光學系統，其係經組配來將一第一影像投影至該第一影像感測器陣列上，該第一光學系統具有一第一變焦程度；一第二影像感測器陣列；一第二光學系統，其係經組配來將一第二影像投影至該第二影像感測器陣列上，該第二光學系統具有一第二變焦程度；其中該第二影像感測器陣列及第二光學系統係指向該第一影像感測器陣列及第一光學系統之相同方向；其中該第二變焦程度係大於該第一變焦程度，使得投影在第二影像感測器陣列上之第二影像為投影在第一影像感測器陣列上之第一影像之變焦部分；及其中該第一影像感測器陣列包括至少4百萬像素；及其中該第二影像感測器陣列包括之像素數目為該第一影像感測器陣列中之像素數目之半數或以下。
實施例包括一種成像系統其中該第一影像感測器陣列包括至少6百萬像素。
實施例包括一種成像系統其中該第一影像感測器陣列包括至少8百萬像素。
實施例包括一種成像系統其中該第二影像感測器陣列包括4百萬像素或以下。
實施例包括一種成像系統其中該第二影像感測器陣列包括2百萬像素或以下。
實施例包括一種成像系統其中該第二影像感測器陣列包括1百萬像素或以下。
實施例包括一種成像系統其中該第一影像感測器陣列包括第一像素區之一第一陣列，及該第二影像感測器陣列包括第二像素區之一第二陣列，其中第一像素區中之各者係大於第二像素區中之各者。
實施例包括一種成像系統其中該等第一像素區各自具有小於2.5微米之橫過該第一像素區之橫向距離。
實施例包括一種成像系統其中該等第一像素區各自具有小於約2.5微米平方之一區。
實施例包括一種成像系統其中該等第一像素區各自具有小於2微米之橫過該第一像素區之橫向距離。
實施例包括一種成像系統其中該等第一像素區各自具有小於約2微米平方之一區。
實施例包括一種成像系統其中該等第一像素區各自具有小於1.5微米之橫過該第一像素區之橫向距離。
實施例包括一種成像系統其中該等第一像素區各自具有小於約1.5微米平方之一區。
實施例包括一種成像系統其中該等第二像素區各自具有小於2.1微米之橫過該第二像素區之橫向距離。
實施例包括一種成像系統其中該等第二像素區各自具有小於約2.1微米平方之一區。
實施例包括一種成像系統其中該等第二像素區各自具有小於1.6微米之橫過該第二像素區之橫向距離。
實施例包括一種成像系統其中該等第二像素區各自具有小於約1.6微米平方之一區。
實施例包括一種成像系統其中該等第二像素區各自具有小於1.3微米之橫過該第二像素區之橫向距離。
實施例包括一種成像系統其中該等第二像素區各自具有小於約1.3微米平方之一區。
實施例包括一種成像系統其係進一步包含一第三影像感測器陣列及一第三光學系統，其係經組配來將一第三影像投影至該第三影像感測器陣列上，該第三光學系統具有一第三變焦程度；其中該第三影像感測器陣列及第三光學系統係指向該第一影像感測器陣列及第一光學系統之相同方向。
實施例包括一種成像系統其中該第三變焦程度係大於該第二變焦程度。
實施例包括一種成像系統其中該第三變焦程度係小於該第一變焦程度。
實施例包括一種成像系統其中該第三影像感測器陣列包括與該第二影像感測器陣列相等數目之像素。
實施例包括一種成像系統其中該第三影像感測器陣列包括4百萬像素或以下。
實施例包括一種成像系統其中該第三影像感測器陣列包括2百萬像素或以下。
實施例包括一種成像系統其中該第三影像感測器陣列包括1百萬像素或以下。
實施例包括一種成像系統其中該第三影像感測器陣列包括第三像素區之一第三陣列，其中第三像素區中之各者係小於第一像素區中之各者。
實施例包括一種成像系統其中該等第三像素區各自具有小於1.9微米之橫過該像素區之橫向距離。
實施例包括一種成像系統其中該等第三像素區各自具有小於約1.9微米平方之一區。
實施例包括一種成像系統其中該等第三像素區各自具有小於1.4微米之橫過該像素區之橫向距離。
實施例包括一種成像系統其中該等第三像素區各自具有小於約1.4微米平方之一區。
實施例包括一種成像系統其中該等第三像素區各自具有小於1.2微米之橫過該像素區之橫向距離。
實施例包括一種成像系統其中該等第三像素區各自具有小於約1.2微米平方之一區。
實施例包括一種成像系統其中該第一影像感測器陣列及第二影像感測器陣列係形成在同一基體上。
實施例包括一種成像系統其中該第三影像感測器陣列係形成在同一基體上。
實施例包括一種成像系統其係進一步包含一使用者介面控制裝置用以選擇一變焦程度，及基於所選變焦程度而從該第一感測器陣列及第二感測器陣列讀取出影像及產生一輸出影像之電路。
實施例包括一種成像系統其中當該第一變焦程度係經擇定時，係選擇該第一影像用於輸出。
實施例包括一種成像系統其中該第二影像係當該第一變焦程度係經擇定時用以加強該第一影像。
實施例包括一種成像系統其中當該第一變焦程度係經擇定及第一影像係用來加強第二影像時，係選擇該第二影像用於輸出。
實施例包括一種成像系統其中該成像系統係屬一相機裝置之一部分，及其中一使用者控制裝置可經選擇來從該相機裝置輸出第一影像及第二影像二者。
實施例包括一種成像系統其中該成像系統係屬一相機裝置之一部分，及其中一使用者控制裝置可經選擇來從該相機裝置輸出第一影像、第二影像及第三影像。
實施例包括一種成像系統其係進一步包含用以從該第一影像感測器陣列讀取影像資料之第一像素電路，及用以從該第二影像感測器陣列讀取影像資料之第二像素電路，及一電子通用快門，其係經組配來實質上同時停止該第一影像感測器陣列與第一像素電路間之及該第二影像感測器陣列與第二像素電路間之電荷整合。
實施例包括一種成像系統其中該電子通用快門係經組配來針對在該第一像素感測器陣列及第二像素感測器陣列內的各個像素區在相對於彼此之一毫秒以內停止該整合週期。
實施例包括一種成像系統其係進一步包含用以從該第三影像感測器陣列讀取影像資料之第三像素電路，及一電子通用快門，其係經組配來與該第一感測器陣列及第二感測器陣列實質上同時停止該第三影像感測器陣列與第三像素電路間之電荷整合。
實施例包括一種成像系統其中該電子通用快門係經組配來針對在該第三像素感測器陣列的各個第三像素區在該第一影像感測器陣列及第二影像感測器陣列中之像素區各自的一毫秒以內停止該整合週期。
實施例包括一種成像系統具有一一次影像感測器陣列；一一次光學系統，其係經組配來將一一次影像投影至該一次影像感測器陣列上，該一次光學系統具有一第一變焦程度；多個二次影像感測器陣列；針對該等二次影像感測器陣列之一二次光學系統，其中各二次光學系統係經組配來將一二次影像投影至該等二次影像感測器陣列中之個別一者上，該等二次光學系統各自具有與該第一變焦程度不同之一個別變焦程度；其中該等二次影像感測器陣列各自及二次光學系統各自係指向該一次影像感測器陣列及一次光學系統之相同方向；及其中該一次影像感測器陣列係大於該二次影像感測器陣列。
實施例包括一種成像系統其係進一步包含一控制電路來於一第一操作模式期間，基於投影在該一次影像感測器陣列上之第一影像而輸出一一次影像輸出，其中該一次影像輸出並非基於投影在該二次影像感測器陣列上之二次影像中之任一者而產生。
實施例包括一種成像系統其係進一步包含一控制電路來於一第一操作模式期間，基於投影在該一次影像感測器陣列上之第一影像而輸出一一次影像輸出，其中該一次影像輸出係基於該等二次影像中之至少一者而予加強。
實施例包括一種成像系統其中該控制電路係經組配來於一第二操作模式期間輸出具有變焦程度大於該第一變焦程度之一變焦影像，其中該變焦影像係基於該等二次影像中之至少一者及該一次影像。
實施例包括一種成像系統其中該等二次影像感測器陣列之數目係至少為2。
實施例包括一種成像系統其中該等二次影像感測器陣列之數目係至少為4。
實施例包括一種成像系統其中該等二次影像感測器陣列之數目係至少為6。
實施例包括一種成像系統其中該等二次光學系統各自係具有彼此不同之一變焦程度。
實施例包括一種成像系統其中該等多個二次光學系統之變焦程度中之至少部分係大於該第一變焦程度。
實施例包括一種成像系統其中該等多個二次光學系統之變焦程度中之至少部分係小於該第一變焦程度。
實施例包括一種成像系統其中該等多個二次光學系統包括具有大於該第一變焦程度之一變焦程度之至少兩個個別二次光學系統及具有小於該第一變焦程度之一變焦程度之至少兩個個別二次光學系統。
實施例包括一種成像系統其中該成像系統係屬一相機裝置之一部分，其係進一步包含控制電路其係經組配來於一操作模式期間輸出多個影像，其中該等多個影像包括與該等影像感測器陣列中之各者相對應之至少一個影像。
實施例包括一種成像系統其中該成像系統係屬一相機裝置之一部分，其係進一步包含控制電路其係經組配來從該第一影像及該等二次影像中之至少一者產生具有超高解析度之一影像。
實施例包括一種成像系統其係進一步包含通用電子快門電路其係經組配來針對該一次影像感測器陣列及該等二次影像感測器陣列中之各者，控制一成像週期成為實質上相等。
實施例包括一種成像系統其係進一步包含通用電子快門電路其係經組配來針對該一次影像感測器陣列及該等二次影像感測器陣列中之各者，控制一整合週期成為實質上相等。
實施例包括一種成像系統具有一半導體基體；多個影像感測器陣列，包括一一次影像感測器陣列及多個二次影像感測器陣列；多個光學系統，其包括針對各個影像感測器陣列之至少一個光學系統；其中該等光學系統各自具有一不同變焦程度；該等影像感測器陣列各自包括形成在該基體上之像素電路用以從該個別影像感測器陣列讀取一影像信號，其中該等影像感測器陣列各自之像素電路包括切換電路；及操作式地耦接至該等影像感測器陣列中之各者之切換電路之一控制電路。
實施例包括一種成像系統其中該控制電路係經組配來實質上同時切換該切換電路而針對該等影像感測器陣列中之各者提供一通用電子快門。
實施例包括一種成像系統其中該控制電路係經組配來實質上同時切換該切換電路而針對該等影像感測器陣列中之各者結束一整合週期。
實施例包括一種成像系統其中該等二次影像感測器陣列之數目係至少為4。
實施例包括一種成像系統其中該等二次影像感測器陣列之光學系統包括具有變焦程度大於該一次影像感測器陣列之變焦程度的至少二個別光學系統，及具有變焦程度小於該一次影像感測器陣列之變焦程度的至少二個別光學系統。
實施例包括一種成像系統其中該一次影像感測器陣列係大於該等二次影像感測器陣列中之各者。
實施例包括一種成像系統其中各影像感測器陣列之像素電路包括形成在該基體上與個別影像感測器陣列之像素區相對應之多個像素電路，各個像素電路包含一電荷儲存裝置及介於該電荷儲存裝置與個別像素區間之一切換元件。
實施例包括一種成像系統其中各影像感測器陣列之切換電路係操作式地耦接在該影像感測器陣列中之該等像素電路之切換元件，使得針對該等像素電路各自之整合週期係經組配來實質上同時結束。
實施例包括一種成像系統其中各像素區包含於針對個別像素區之像素電路上方之光學敏感材料。
實施例包括一種成像系統其中各像素區包含在該半導體基體之一第一側上之一光學敏感區，其中該像素電路包括在該半導體基體之一第二側上針對該個別像素區之讀出電路。
實施例包括一種成像系統其中該電荷儲存裝置包含一固定式二極體。
實施例包括一種成像系統其中該切換元件為一電晶體。
實施例包括一種成像系統其中該切換元件為一二極體。
實施例包括一種成像系統其中該切換元件為一寄生二極體。
實施例包括一種成像系統其中該控制電路係經組配來實質上同時切換該等像素電路各自之切換元件。
實施例包括一種成像系統其中各像素區包含個別第一電極及個別第二電極，其中該個別像素區之光學敏感材料係配置於該個別像素區之個別第一電極與個別第二電極間。
實施例包括一種成像系統其中各像素電路係經組配來當該個別像素區之切換元件係於一第一態時從第一電極移轉電荷至該電荷儲存裝置，及當該個別像素區之切換元件係於一第二態時從阻斷第一電極移轉電荷至該電荷儲存裝置之電荷移轉。
實施例包括一種成像系統其中該控制電路係經組配來在一時間整合週期後，針對各個像素電路，將該等像素電路中之各者之切換元件實質上同時從該第一態切換至第二態。
實施例包括一種成像系統其中各個像素電路包含復置電路，其係經組配來當該切換元件係在第二態時復置橫過該光學敏感材料之電壓差。
實施例包括一種成像系統其中各個像素電路進一步包含形成在該半導體基體一側上在該等多個像素區下方之一讀出電路。
實施例包括一種成像系統其中該光學敏感材料為奈米晶體材料之一連續薄膜。
實施例包括一種成像系統其係進一步包含類比至數位轉換電路來針對該等影像感測器陣列中之各者而從讀取自像素電路之信號產生數位像素值，及一處理器其係經組配來於一第一操作模式處理與該等影像感測器陣列中之至少二者相對應之該等像素值來產生一輸出影像。
實施例包括一種成像系統其中該輸出影像具有在用來產生該輸出影像之一次影像感測器陣列及二次影像感測器陣列中之至少一者的變焦程度間之一變焦程度。
實施例包括一種成像系統其係進一步包含一處理器，其係經組配來基於與該一次影像感測器陣列相對應之像素值而於一選定操作模式期間產生一輸出影像，而未基於投影至該二次影像感測器陣列上之影像做修改。
實施例包括一種成像系統其中該一次影像感測器陣列包括與該成像系統之全解析度相對應之像素數目，及其中該等二次影像感測器陣列中之各者包括低於該成像系統之全解析度之像素數目。
實施例包括一種成像系統其中與該一次影像感測器陣列相對應之一影像係於該第一變焦程度經擇定時輸出，及從該一次影像感測器陣列及該等二次影像感測器陣列中之至少一者所產生之一影像係於該一不同變焦程度經擇定時輸出。
實施例包括一種成像系統具有用以從一影像感測器讀出一信號之偏位像素電極之陣列之一影像感測器，其中該等像素電極之陣列係偏位達小於該影像感測器之一像素區之大小；及經組配來選擇偏位像素電極之陣列中之一者而用以從該影像感測器讀取出一信號之電路。
實施例包括一種成像系統其係進一步包含用以從該偏位像素電極之陣列讀取出影像資料之電路，及用以組合從偏位像素電極之陣列中之各者讀取出的影像資料而產生一輸出影像。
實施例包括一種成像系統具有一第一影像感測器陣列，包含用以從該第一影像感測器陣列讀取出一信號之偏位像素電極之陣列，其中該等像素電極之陣列係偏位達小於該第一影像感測器之一像素區大小；一第二影像感測器陣列；經組配來選擇偏位像素電極之陣列中之一者而用以從該第一影像感測器陣列讀取出一信號之電路；及從該第一影像感測器陣列及該第二影像感測器陣列讀取出影像資料之電路。
實施例包括一種成像系統其係進一步包含用以從該第一影像感測器陣列及該第二影像感測器陣列產生一輸出影像之電路。
實施例包括一種成像系統其中經組配來選擇偏位像素電極之陣列中之一者之電路係經組配來選擇偏位像素電極之陣列，當得自第一影像感測器陣列之影像資料係組合得自第二影像感測器陣列之影像資料時，其提供最高超高解析度。
實施例包括一種成像系統其中經組配來選擇偏位像素電極之陣列中之一者之電路係經組配來選擇偏位像素電極之陣列，提供與第二影像感測器陣列之最小影像重疊。
實施例包括一種成像方法包括從該第一影像感測器陣列，由與一第一影像感測器陣列之像素區相對應之一第一位置集合中讀取出一第一影像；及從該第一影像感測器陣列，由與一第一影像感測器陣列之像素區相對應之一第二位置集合中讀取出一第二影像。
實施例包括一種成像方法其係進一步包含從該第一影像及該第二影像而產生一輸出影像。
實施例包括一種從一影像感測器系統產生一影像之方法，該系統包括從該第一影像感測器陣列，由與一第一影像感測器陣列之像素區相對應之一第一位置集合中讀取出一第一影像；及從該第一影像感測器陣列，由與一第一影像感測器陣列之像素區相對應之一第二位置集合中讀取出一第二影像；從一第二影像感測器陣列中讀取出一第三影像；及使用該第一影像、第二影像及第三影像來選擇第一位置集合或第二位置集合用以從該第一影像感測器陣列中讀取出一接續影像。
實施例包括一種產生一影像之方法其係進一步包含於與得自該第一影像感測器陣列之接續影像實質上同時，從該第二影像感測器陣列讀取一接續影像。
實施例包括一種產生一影像之方法其係進一步包含從該第二影像感測器陣列讀取出之接續影像及從該第一影像感測器陣列讀取出之接續影像產生一超高解析度影像。
實施例包括一種產生一影像之方法其中該第二影像感測器陣列係指向第一影像感測器陣列之相同方向及具有與該第一影像感測器陣列不同的變焦程度。
於具體實施例中，一種積體電路系統可包含多個成像區。第1圖為包含多個成像區100、400、500、600、700、800之一種影像感測器積體電路(也稱作為影像感測器晶片)之方塊圖。此等成像區100中之最大者典型地具有最大像素數目，諸如約8百萬像素可稱作為一次成像陣列。典型地具有較少像素數目之額外成像陣列可稱作為二次成像陣列400、500、600、700、800。
於像素陣列100、400、500、600、700、800中，入射光被轉換成電子信號。電子信號係整合入電荷儲存裝置，其容量及電壓位準係與於該圖框中其入射的整合光有關。列及行電路諸如110及120、410及420等係用來復置各像素，及讀取與各電荷儲存裝置之內容相關之信號，來於該圖框週期於各像素上將與整合光有關之資訊傳遞至該晶片之外周邊。
各種類比電路顯示於第1圖包括130、140、150、160、及230。得自行電路之像素電氣信號係饋至至少一個類比至數位轉換器160，於該處被轉換成表示於各像素之光位準之數位數字。像素陣列及類比至數位轉換器(ADC)係由提供偏壓及參考位準130、140及150之類比電路支援。
於實施例中，多於一個ADC 160可採用在一給定積體電路上。於實施例中，可有針對各成像區100、400、500等之ADC。於實施例中，全部成像區可共享單一ADC。於實施例中，可使用多個ADC，但一給定ADC可負責針對多於一個成像區之信號的類比至數位轉換。
多個數位電路顯示於第1圖包括170、180、190及200。影像加強電路170提供影像加強功能給從ADC輸出之資料來改良信號對雜訊比。行緩衝器180暫時儲存數行像素值來協助數位影像處理及IO功能。暫存器190為一排組暫存器其係載明該系統之通用操作及/或圖框格式。區塊200控制晶片之操作。
於採用多個成像陣列之實施例中，數位電路可擷取得自多個成像陣列之資訊，及可產生資料諸如單一影像或得自多個成像陣列之影像之修改版本，其係利用由多個成像陣列所供應之資訊優勢。
IO電路210及220支援並聯輸入/輸出及串聯輸入/輸出。IO電路210為同時輸出一像素值之每個位元之並聯IO介面。IO電路220為串聯IO介面，此處一像素值之每個位元係循序輸出。
於實施例中，多於一個IO電路可採用在一給定積體電路上。於實施例中，可有針對各個成像區100、400、500等之IO系統。於實施例中，全部成像區可共享單一IO系統。於實施例中，可有多個IO系統，但一給定IO系統可負責多於一個成像區之信號的類比至數位轉換。
一鎖相迴路230提供時鐘給整個晶片。
於特定具體實施例中，當採用0.11微米CMOS技術節點時，沿列軸及沿行軸之像素的週期性重複距離可以是700奈米、900奈米、1.1微米、1.2微米、1.4微米、1.55微米、1.75微米、2.2微米、或以上。此等像素大小中之最小具體實現特別為700奈米、900奈米、1.1微米及1.2微米、及1.4微米可要求在成對像素間或更大型的相鄰像素群組間共享電晶體。
橫過橫向尺寸像素大小可由小於約0.5微米變化至3微米或其中包含的任何範圍(小於約0.5至3微米平方面積或其中包含之任何範圍)。於實施例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(具有小於該量之平方面積)。特例為1.2及1.4微米。一次陣列可具有比二次陣列更大的像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可以是大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但比一次陣列更小。例如一次陣列可大於X而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7或2等。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方而有像素電路在感光區下方。於若干實施例中，光敏感區可形成於基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可以是奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體之一側上(例如背側)，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層及形成可從電荷儲存裝置讀取出的像素讀出電路。
於實施例中，具體實現極小型像素。將與各像素相關聯之全部矽電路區關聯至讀出電子裝置可協助小型像素之具體實現。於實施例中，於另一垂直層面，藉駐在於互連層上方之光敏感層可分開達成光感測。
於實施例中，通用電子快門可組合多陣列影像感測器系統。通用電子快門係指一種組態，其中給定之成像陣列可實質上同時取樣一給定成像陣列。換言之，於通用電子快門中，整合週期起始及整合週期結束之絕對時間針對在成像陣列區內部的全部像素可變成實質上相同。
於實施例中，多個影像陣列可採用通用電子快門，其影像資料後來可組合。於實施例中，整合週期起始及整合週期結束之絕對時間針對於該成像系統內部之多個陣列相關聯的全部像素可實質上相同。
於實施例中，影像感測器系統包括一第一影像感測器區；一第二影像感測器區；此處各影像感測器區具體實現通用電子快門，其中於一第一時間週期期間，至少二影像感測器區各自累積與光子通量成正比的電子電荷至各影像感測器區內部之各像素；及於第二時間週期期間，各影像感測器區擷取在各像素個別之整合週期期間累積在各像素區內部之與電子電荷成正比的電子信號。
第3A至18B圖顯示包括「通用」快門配置之額外像素電路。通用快門配置允許多個像素或整個像素陣列電壓係同時被捕捉。於具體實施例中，此等像素電路可組合小型像素區使用，於具體實施例中該等小型像素區可具有小於4微米平方之面積及小於2微米之電極間距。像素區可形成於半導體基體上方，像素電路可形成於基體上或基體內在像素區下方。像素電路可透過通孔及積體電路之互連層而電連結至像素區之電極。金屬層可配置來屏蔽像素電路(包括用於通用快門之電晶體或二極體)免於接觸入射在像素區之光學敏感層上之光，容後詳述。
通用快門像素電路之若干實施例具有單一通用快門拍攝，其中全部列係在新的整合週期開始前讀取出。其它實施例具有連續通用快門，其允許新圖框的整合與前一圖框的讀取同時發生。最大圖框率係等於恰如同滾動(rolling)快門之讀出率。當像素整合時，單一通用快門可能要求延遲讀取。因此，最大圖框率可能被額外整合時間所減低。
後述通用快門像素電路之實施例包括使用量子點薄膜可達成通用快門之5T、4T、3T、2T、及1T像素之若干變化。於具體實施例中，量子點薄膜可以是光導體，具有前述光敏感奈米晶體材料。於具體實施例中，橫過薄膜之電流具有與由該奈米晶體材料所吸收之光強度之非線性關係。藉前述二極體跨奈米晶體材料施加偏壓，結果導致跨薄膜之電壓差。於具體實施例中，當此偏壓係如前述跨薄膜施加時提供導光增益。電極可呈前述光導體之任一種組態或其它組態。於若干實施例中，此等電路可用來讀取多層或多區彩色像素之一層，容後詳述。
於通用快門像素電路之具體實施例中，可使用下列之一部分或全部：
‧薄膜可組配為電流源或集流器。
‧電荷儲存裝置可與像素區之薄膜獨立無關且可與輻射源隔開。
‧可使用在薄膜介面與儲存元件間之一分隔元件(包括非線性元件；例如二極體或開關)。
‧可使用讀取電晶體，組配為放大器，其可與其它共通連結裝置獨立無關操作。放大器典型係操作為源極從動件，但也可使用其它實施例。
‧於若干實施例中，可使用內隱或寄生二極體來復置薄膜或控制讀取電晶體。
‧像素區之陣列可具有在全部像素區(或相鄰像素集合)間之一個共享的通用電極，及各像素區可具有彼此隔開之一個獨立電極。共通電極可為正或為負且於若干實施例中無須受CMOS軌或ESD裝置所限。於若干實施例中，共通電極可接收動態傳訊。
‧用於連續快門且同時讀取，與該電荷儲存裝置獨立無關之復置薄膜機制係用於具體實施例。
如下第3至18圖顯示依據具體實施例之通用快門像素電路。第3A至18A圖為一特定實施例之各像素示意電路圖。相對應第3B至18B圖為各個裝置之截面圖顯示於積體電路裝置中相對應電路之實體配置。
用來描述各個實施例之縮寫解釋如下：4T表示使用4電晶體；C表示「連續」；NC表示「非連續」；2D表示2二極體；及+1pD表示1寄生(或大致上「自由」)二極體。
4T、NC通用快門電路：
4T之操作構想也是其它設計的基礎。第3A圖為4T,NC裝置120之一實施例之像素/剖面/布局之電路圖。裝置120為允許通用快門作動之一單獨開關。像素係以RT高及T高復置。於曝光逾時之後，T被切換為D及薄膜不再整合至140之閘極。RS被切換為高及INT係在CS取樣。
其次RT及T係以適當順序被切換為高，然後為低。取樣信號RESET。像素值為RESET-INT。像素之暗位準係藉設定CD為期望值而調整，該值可與於通用復置期間之CD值不同。雙重取樣係用於移開臨界值變化及設定暗位準偏差之目的。於110之薄膜係作為集流器。裝置150係作為針對於140之從動件的來源電流開關。裝置130復置儲存節點及薄膜。儲存節點係在115。
5T,C通用快門電路：
第4A圖為5T,C裝置之一實施例之像素/剖面/布局之電路圖。為了達成第4A圖所顯示之連續通用快門，薄膜係與儲存元件215獨立無關復置。如第4A圖所示之第五電晶體221允許執行此一動作。然後具有寄生電容之薄膜被視為自我容納積分器。係藉230復置及電荷以220移轉。取樣方案係與4T設計相同，但在215之儲存元件現在係與薄膜獨立無關復置，換言之，當RT調整為高時，信號T為低。
4T(+1pD),C通用快門電路：
第5A圖為如同第4A圖但添加寄生之4T電路之變化例。此等寄生可於本實施例只使用4T來達成連續通用快門。現在寄生二極體312允許薄膜310的復置。共通薄膜電極F調整至負使得312為導通且將薄膜復置至期望的位準。如此充電寄生薄膜電容器311(並非必需為薄膜)。F電極現在返回新的較高位準，薄膜任其整合。薄膜現在可復置如所期望般多次而不影響於315之儲存元件。
4T(+1D),C通用快門電路：
第6A圖所示連續快門係在4T添加二極體411達成。二極體係使用在Nwell區485內部之PN接面形成。操作係與第4A圖所示5T相同。主要差異在於復置裝置係以二極體置換。當RTF為高時，電流可流動而將在410之薄膜挽至復置位準。後來RTF降低而允許在薄膜節點之整合。寄生電容提供一次儲存節點。
3T(+2D),C通用快門電路：
第6A圖顯示3T組態，此處二極體520置換來自320之電晶體。寄生二極體512用來與在閘極540之儲存節點獨立無關地復置薄膜510。此係藉由將F節點施加脈衝至負值使得二極體512被導通而達成。電荷於511整合後，係藉將F驅動至高電壓而移轉。如此導通二極體520。
2T(+2D),C通用快門電路：
第8A圖顯示可連續通用快門之2T像素。於612及620之兩個二極體作用來復置像素及移轉電荷，如此處所述。現在去除於550之列選擇裝置。像素係以單一行線路670及單一列線路660工作。添加RT線路，共需2水平線及1垂直線用來操作。如此減低各像素所需的導線負載。經由將閘極640之儲存節點復置至高電壓及然後降低R至低值而像素發揮作用。如此關閉於640之源極從動件。為了讀取像素，R調整為高。於該像素特別於汲極/源極630之寄生電容使得儲存節點於R被調整為高時升壓至較高位準。於此種「勝者全贏」之組態中，唯有選定之列將啟動行線路。
3T(+1pD),C通用快門電路：
3T連續像素之另一個實施例係顯示於第9A圖。此處去除如前述之列選擇裝置。此種3T之一項優點為並無明確的二極體。在712之寄生二極體與儲存節點獨立無關地復置像素。於本體794之裝置之剖面圖顯示可能有小型布局。
1T(+3D)通用快門電路：
像素之1T版本，此處二極體置換臨界電晶體係顯示於第10A圖。首先薄膜810藉將F調整為負而復置。其次藉將F調整至中間位準而整合。最後將F調整為高而移轉電荷。該方案為即使於飽和下將F調整為高將電荷推送至儲存節點上。儲存節點係藉將R調整為低而復置。因電荷經常性被推送至儲存節點上，發明人保證復置功能可妥當設定初始電荷。
4T,PMOS通用快門電路：
4T之PMOS版本係顯示於第11A圖。此項操作係類似4T NMOS版本，但使用P+/NWell二極體911連續快門變成可行。藉將CD調整為夠低，薄膜910通過二極體而復置至CD。
3T,PMOS通用快門電路：
3T之PMOS版本係顯示於第12A圖。現在去除列選擇裝置及形成精簡布局。
2T,PMOS通用快門電路：
2T之PMOS版本係顯示於第13A圖。係藉由將CS調整為低通用復置薄膜發揮作用。然後電荷移轉跨越1120。
3T(+1D),NC通用快門電路：
第14A圖顯示3T像素版本，此處薄膜1210供應電流來源而非收集電流。像素與F高整合。當F被強制為低時，二極體1220關閉。一旦二極體關閉，則不再累積電荷。
2T(+1D),NC通用快門電路：
第15A圖顯示2T版本，此處去除列選擇裝置。如此節省來自3T的某些區但縮小像素範圍。
2T(+1D)alt,NC通用快門電路：
第16A圖顯示2T之另一種布局，此處二極體係用作為復置裝置。
2T(+1pD),NC通用快門電路：
第17A圖去除復置裝置，及使用寄生二極體1512來復置薄膜。
1T(+2D),NC通用快門電路：
有兩個二極體之1T產生如第18A圖所示的精簡布局。若無需通用快門，則可使用1二極體形成1T。此種情況下之二極體為極小。此種1T+1D像素去除薄膜1610與源極從動件閘極1640間之二極體1620，且從薄膜直接連結至源極從動件閘極。此像素之操作可從後文1T+2D之描述中推定。首先經由將F調整為高及R調整為低而復置像素。薄膜經由2二極體復置降壓至於R之低電壓(例如地電位)。然後將R驅動為1V。如此使得薄膜開始整合。於源極從動件閘極的電壓開始升高。若電壓增加至開始超過1V，則將維持被R的電壓所箝制。此乃飽和位準。對於非飽和像素，閘極電壓將升高低於1V。為了停止整合充電，F被驅動為低。如此由於二極體動作切斷電流流入儲存節點的路徑。當欲讀取像素時，R被驅動至3V，而在每隔一列的R被維持於1V。如此造成儲存元件的電壓升壓高達1V。R提供源極從動件之汲極電流，及行線路係藉啟動列所驅動，由於源極從動件係在勝者全贏的組態故並無其它列。INT值經取樣。其次R降至低位準，然後再度挽高。如此復置儲存節點，及然後取樣RESET位準。藉由關係所使用的位準選擇適當R位準同時復置薄膜，可將暗位準設定為偏位。
前述像素電路可用於此處所述光檢測器及像素區結構中之任一者。於若干實施例中，藉由使用各區之像素電路(諸如光敏感材料之紅、綠、及藍區)前述像素電路可用於多區像素組態。像素電路可將信號讀取入針對各像素儲存多個彩色值的緩衝器。例如，陣列可以逐列基準讀取像素。然後信號被轉成數位彩色像素資料。此等像素電路為唯一實例，而其它實施例可使用其它電路。於若干實施例中，薄膜可用於直接整合模式。通常薄膜係處理作為光阻器，其隨著光度而改變電流或電阻。於此種直接整合模式中，薄膜被偏壓至直接電壓輸出裝置。電壓位準直接指示入射光位準。
於若干實施例中，量子薄膜信號可使用具有高雜訊因數之電晶體讀取。例如，薄氧化物電晶體可用來讀取量子薄膜信號，存在有大漏電流及電晶體本身之其它雜訊來源。由於薄膜具有特性增益，其協助抑制電晶體雜訊如此變成可能。
如前述，於垂直堆疊結構中之金屬及/或金屬接點可鋪設在光檢測器結構之不同層及用作為接點及/或用作為屏蔽或隔離組件或元件。例如於實施例中，一或多金屬層係用來隔離或屏蔽IC下方電路之組件(例如電荷儲存或電荷儲存裝置)或其它組件。第19及20圖顯示一實施例，其中導電材料係設置於個別像素區之電荷儲存裝置間，使得個別電荷裝置係與入射在光敏感層上的光隔離。至少部分導電材料係與個別像素之光學敏感層電通訊。第37及38圖所示及所述金屬區或金屬層除了其作為絕緣元件之功能之外，如此處所述可用作為電氣接點。
第19圖顯示金屬覆蓋像素之垂直輪廓圖。像素包括矽部分140、多晶矽層130、及金屬層120及110。於本實施例中，120及110交錯而完全覆蓋像素之矽部分。部分入射光100係由110反射。入射光100之其餘部分係藉金屬層120反射。結果並無任何光可到達矽140。如此完全改良儲存節點(141)對入射光之不敏感。
第20圖顯示金屬覆蓋像素之布局(頂視圖)。於本實施例中，使用三層金屬層(例如對應於第19圖之層108、110及112之金屬4/5/6)來完全覆蓋像素之矽部分。區200為金屬4、區210為金屬5、及區220為金屬6。區200/210/220約略覆蓋整個像素區，如此防止任何光到達下方像素之矽部分。
現在參考第21圖，實施例包括一種方法包括下列步驟：提供一信號來指示整合週期起始；傳播該信號至少至兩個成像區；同步地或假同步地開始在二成像區各自內部的各個像素區做整合；提供一信號來指示整合週期的結束；傳播該信號至至少二成像區；同步地或假同步地結束在二成像區各自內部的各個像素區做整合；同步地或異步地從各陣列讀取信號；處理該等信號，可能包括類比增益、數位至類比轉換、數位處理；及選擇性地：組合或聯合處理來自至少二成像陣列之數位資料。
於實施例中，達成超高解析度之方式係藉由採用相對於成像視野具有第一相移之一第一成像區；具有第二視野之一第二成像區；此處相對相移係透過施加電場給控制第二成像區之電路加以控制。
相對相移技術可應用至此處討論之組態或範圍中之多者。像素可於前述範圍，讀取電極可位在比跨越像素之橫向距離更少的偏位位置。例如對於1.5微米之像素大小，可有兩個像素電極，亦即在中心/第一位置之一像素電極，及在偏位0.75微米(一半像素大小)之第二偏位位置之像素電極。針對三偏位像素電極，可有在第一位置之第一像素電極，在偏位0.5微米(三分之一像素大小)之第二位置之一第二像素電極，及偏位1微米(三分之二像素大小)之第三位置之一第三像素電極。允許前述像素大小，針對各像素可選擇前述像素大小範圍及偏位在0.5微米至1微米之其它像素電極位置，或包含在其中之任何範圍而具有2、3、4或更多個偏位像素電極。
於實施例中，一種配置具有該等偏位像素電極之一次陣列及每個像素只有一個像素電極之二次陣列，此處二次陣列具有較少像素數目及/或較小像素大小(於前述範圍)。針對一次陣列所選用的像素電極係基於讀取一次陣列及二次陣列，及選擇偏位，其允許針對重疊影像計算最高超高解析度(像素電極位置係選擇與二次電極偏位半個像素之像素位置)。如此允許像素欲位在其它陣列相對應像素間之位置(例如偏位半個像素)來允許得自所拍攝的額外資訊之超高解析度。
於實施例中，只有一個陣列具有偏位像素電極，此處不同影像可從各個偏位電極集合中快速循序讀取而獲得多個偏位影像，及然後組合而提供超高解析度。
參考第38圖，從其中收集光電子之光吸收材料區可經規劃來從多個選項中選擇主動電極。主動電極提供跨光吸收材料之部分偏壓，如此確保電場可將一型電荷載子吸收朝向其本身。
參考第38圖，切換偏壓及收集至綠電極，確保有效像素邊界係透過綠虛線定義。切換偏壓及收集至紅電極，確保有效像素邊界係透過紅虛線定義。切換偏壓及收集至藍電極，確保有效像素邊界係透過藍虛線定義。
如此，於實施例中，主動電極之選擇決定成像系統之像素邊界。
參考第39圖，電子電路可用來測定哪一個電極係被主動施加偏壓(確保藉該電極之光載子的收集，及其界定像素區之空間相位)，及哪一個電極未施加偏壓反而為浮動。
於實施例中，第39圖之電子電路也切換至浮動位置，其並未連結至任何像素電極(電子式關閉快門因此並未繼續整合任何電荷)。於電荷係從一陣列通過選定的像素電極(具有期望偏位)而整合後，電荷儲存裝置藉通用快門信號中斷(走到全部陣列及停止電荷整合)。結果，全部陣列同時停止整合電荷(因此同時凍結在各個陣列的影像)。然後，通過循序列/行讀取而無影像移動，來自不同陣列的影像將不會模糊或改變。此種通用快門開關可用在具有偏位像素電極選項之多個陣列，或也可用在不具有偏位像素電極之實施例(開關只在連結至影像陣列或在讀取期間中斷/關閉間做選擇)。
於實施例中，採用超高解析度之多孔隙系統可要求彼此具有經界定之空間相位關係的多個成像陣列區。參考第40圖，第一成像陣列區(陣列1)可將場景中之一個物件成像在特定像素上。為了達成超高解析度，第二成像陣列區(陣列2)係將相同物件成像在相鄰像素間的邊界。於實施例中，電極間的切換可提供具體實現此等相位關係之手段。
於實施例中，相對於另一成像陣列上的像素空間相位，控制像素之空間相位可用來具體實現超高解析度。
於實施例中，甚至並未小心(子像素長度尺規)排齊影像陣列而可在製造時達成。
參考第41圖，實施例包括一種稱做「自動相位調整」之方法，包括下列步驟：從各成像陣列區拍攝影像；比較來自各成像陣列與已成像場景類似區相對應之各區；及於至少一個成像陣列區維持或修改主動電極之選擇來最大化超高解析度。該方法可包括邊緣檢測，或使用區來測定局部銳利度。直接信號可饋至回授迴路來最佳化銳利度。晶片上處理的使用可提供局部處理，允許產品電力及整體大小的減低縮小。
於實施例中，組成多陣列或多積體電路成像系統之影像感測器積體電路可從該集合中選擇：前端照明影像感測器；後端照明影像感測器；採用光學敏感層電耦接至在前端照明影像感測器之金屬電極的影像感測器；採用光學敏感層電耦接至在後端照明影像感測器之金屬電極的影像感測器；採用光學敏感層電耦接至在前端照明影像感測器之矽二極體的影像感測器；採用光學敏感層電耦接至在後端照明影像感測器之矽二極體的影像感測器；於實施例中，當至少兩個影像感測器積體電路採用在多成像陣列系統之情況下，主要(或一次)陣列及至少一個二次陣列可採用具有不同大小之像素。於實施例中，主陣列可採用1.4微米×1.4微米像素，及二次陣列可採用1.1微米×1.1微米像素。
於實施例中，影像感測器積體電路可包括具有不同大小之像素。於一具體實施例中，至少一個像素可具有1.4微米×1.4微米之線性尺寸，其在相同影像感測器積體電路上的至少一個像素可具有1.1微米×1.1微米大小之像素。
跨越橫向維度像素大小可由小於約0.5微米變化至3微米或其中包含之任何範圍(小於約0.5至3微米平方面積或其中包含之任何範圍)。於實施例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(小於該量平方面積)。特例為1.2及1.4微米。一次陣列可具有比二次陣列更大型像素。一次可具有大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但係小於一次電路。例如一次電路可大於X，二次電路可小於X，此處X為1.2、1.4、1.5、1.7或2等。
一具體實施例中，陣列可在單一基體上。光敏感層可形成於基體上而有像素電路在感光區下方。於若干實施例中，光敏感區可形成於基體之摻雜區(而非在頂上的奈米晶體材料)。諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成於基體之一側上(例如背側)，而電荷儲存裝置係從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層且形成像素讀出電路，該電路可從電荷儲存裝置讀取。
第1圖顯示根據具體實施例與量子點像素晶片結構(QDPC)100相關之結構及領域。如第1圖所示，QDPC 100可適應作為輻射1000接收器，此處存在有量子點結構1100來接收輻射1000，諸如光。QDPC 100包括量子點像素1800及晶片2000，此處晶片適用於處理接收自量子點像素1800之電信號。量子點像素1800包括量子點結構1100，包括若干組件及次組件諸如量子點1200、量子點材料200及特定組態或與量子點1200及材料200相關之量子點布局300。量子點結構1100可用來形成光檢測器結構1400，此處量子點結構係與電氣互連體1404相關聯。電氣連結1404係設置來從量子點結構接收電信號，且將電信號繼續通訊給與像素結構1500相關聯之像素電路1700。恰如同量子點結構1100可鋪設成各種圖案，包括平面及垂直，光檢測器結構1400可具有特定光檢測器幾何布局1402。光檢測器結構1400可與像素結構1500相關聯，此處光檢測器結構之電氣互連裝置1404係與像素電路1700電氣相關聯。像素結構1500也可布局在像素布局1600，包括在晶片2000上的垂直布局及平面布局，像素電路1700可與其它組件1900例如包括記憶體相關聯。像素電路1700可包括用來在像素1800層面處理信號之被動組件及主動組件。像素1800係與晶片2000做機械式及電氣式相關聯。從電氣觀點，像素電路1700可與其它電子裝置(例如晶片處理器2008)通訊。其它電子裝置適合處理數位信號、類比信號、混合型信號等，且適合處理及操控接收自像素電路1700之信號。於其它實施例中，晶片處理器2008或其它電子裝置可含括在與QDPC相同的半導體基體上，且可使用單晶片系統架構而結構化。晶片2000也包括實體結構2002及其它功能組件2004，容後詳述。
QDPC 100檢測電磁輻射1000，於實施例可為得自電磁頻譜的任何輻射頻率。雖然電磁頻譜為連續，常見將整個電磁頻譜內部的頻率範圍稱作為帶諸如無線電帶、微波帶、紅外線帶(IR)、可見光帶(VIS)、紫外光帶(UV)、X光、γ射線等。QDPC 100可感測在整個電磁頻譜範圍內的任何頻率；但此處實施例可指稱電磁頻譜內部的某個帶或帶組合。也須瞭解在討論中使用此等帶並非表示QDPC 100可感測之頻率範圍，而係只用作為舉例說明。此外，某些帶具有常用子帶，諸如近紅外光(NIR)及遠紅外光(FIR)，而使用較寬廣的帶術語諸如IR並非表示將QDPC 100的敏感度限制在任何帶或任何子帶。此外，於後文描述中，諸如「電磁輻射」、「輻射」、「電磁頻譜」、「頻譜」、「輻射頻譜」等術語可互換使用，及術語彩色用來表示一選定輻射1000帶，該帶可在輻射1000頻譜的任何部分，但並非限於任何特定輻射1000之範圍，諸如於可見光「色」。
於第1圖之具體實施例中，前述奈米晶體材料及光檢測器結構可用來針對光感測器陣列、影像感測器或其它光電子裝置提供量子點像素1800。於具體實施例中，像素1800包括可接收輻射1000之量子點結構1100、適用於從量子點結構1100及像素結構接收能量之光檢測器結構。此處所述量子點像素可用來於較佳實施例中提供下列：高填充因數、至倉(bin)之電位、至堆疊(stack)之電位、進入小像素尺寸之電位、來自於較大型像素大小之高效能、簡化彩色濾光片陣列、解除鑲嵌之消去、自我增益設定/自動增益控制、高動態範圍、通用快門能力、自動曝光、局部反差、讀取速度、在像素層面之低雜訊讀取、可使用較大處理幾何(較低成本)的能力、使用一般製造方法之能力、使用數位製造方法來建立數位電路、在像素下方增加其它功能諸如記憶體、A至D、真正相關性雙重取樣、倉化等。具體實施例可提供此等特徵結構之一部分或全部。但若干實施例可能並未使用此等特徵結構。
量子點(QD)1200可為奈米結構，典型為半導體奈米結構，其於全部三個空間方向約束傳導帶電子、價帶電洞、或激子(傳導帶電子與價帶電洞之結合對)。量子點於其吸收光譜具有理想化零維系統之離散式量化能譜的效應。與此種離散式能譜相對應之波函數典型實質上空間侷限在量子點內部，但延伸通過材料之多個晶格週期。
第42圖顯示量子點1200之實例。於一個實施例中，量子點1200具有半導體或化合物半導體材料諸如PbS之核心1220。配位基1225於若干實施例中，容後詳述，可附接至部分或全部外表面或可被移除。於實施例中，相鄰量子點之核心1220可一起融合來形成具有奈米尺規特徵結構之奈米晶體材料之連續薄膜。於其它實施例中，核心可藉鏈接基分子而彼此連結。
量子點光學裝置之若干實施例為具有多個像素之單一影像感測器晶片，其各自包括輻射1000敏感，例如光學活性之一QD層，及與該量子點層做電氣通訊之至少兩個電極。電極間之電流及/或電壓係與量子點層所接收的輻射1000數量有關。特別，藉量子點層所吸收的光子產生電子-電洞對，因此若施加電氣偏壓則有電流流動。藉由針對各像素測定電流及/或電壓，可重建橫過晶片的影像。影像感測器晶片具有高敏感度，於低輻射檢測1000應用有利；高動態範圍允許獲得優異影像細節；及小型像素尺寸。感測器晶片對不同光波長的響應也可利用量子點的量子大小效應，藉由改變裝置內的量子點大小來微調。像素可製造成小至1平方微米或以下，諸如700×700奈米，或大至30×30微米或以上或其中包含的任何範圍。
光檢測器結構1400為一種組配來用在具體實施例中檢測輻射1000之裝置。檢測器可經「微調」來通過用在光檢測器結構1400之量子點結構1100的類型而檢測所載明之輻射1000之波長。光檢測器結構可描述為量子點結構1100，具有I/O來獲得存取量子點結構1100態的輸入/輸出能力。一旦可讀取態，該態可透過電氣互連裝置1404而通訊給像素電路1700，其中像素電路可包括電子裝置(例如被動及/或主動)來讀取該態。於一實施例中，光檢測器結構1400可為量子點結構1100(例如薄膜)加電氣接點襯墊，使得該襯墊可與電子裝置相關聯來讀取相關聯之量子點結構之態。
於實施例中，處理可包括像素倉化來減少與量子點結構1100之特性性質或讀取過程相關聯之隨機雜訊。倉化可能涉及組合像素1800，諸如形成2×2、3×3、5×5等超像素。與組合像素1800或倉化相關聯的雜訊可能減低，原因在於隨機雜訊係隨著面積線性增加而以平方根增加，如此減低雜訊或增高有效敏感度。QDPC 100可能用在極小型像素，可利用倉化而無需犧牲空間解析度，換言之，像素可能過小而組合像素開始不會減低系統所要求的空間解析度。倉化也可有效提高檢測器的運轉速度，如此改良系統的某些特徵，諸如焦點或曝光。
於實施例中，晶片可具有允許高速讀取能力的功能組件，其可協助大型陣列諸如5百萬像素、6百萬像素、8百萬像素、12百萬像素、24百萬像素等的讀取。較快速讀取能力可能要求在像素1800陣列下方更複雜且更大型電晶體計數電路、增加層數、增加電氣互連數目、更寬的互連線迹等。
實施例中，可能期望縮小影像感測器大小來減低總晶片成本，晶片成本可能與晶片面積成正比。實施例包括使用微透鏡。實施例包括使用較小型處理幾何形狀。
於實施例中，像素大小及如此晶片大小可縮小而未減低填充因數。於實施例中可使用較大的處理幾何形狀，原因在於電晶體大小及互連體線寬不會模糊化像素，原因在於光檢測器係在頂面上，駐在互連裝置的上方。於實施例中，可採用諸如90奈米、0.13微米及0.18微米之幾何形狀而不會模糊了像素。於實施例中，也可採用諸如90奈米及以下之小型幾何形狀，如此變成標準處理程序，而非影像感測器客製化程序，因而導致成本減低。於實施例中，小型幾何形狀的使用與在相同晶片上的高速數位信號處理更佳可相容。如此導致在晶片上更快速、更價廉及/或更高品質的影像感測器處理。於實施例中，使用更先進的幾何形狀用於數位信號處理可能促成針對給定的影像感測器處理功能程度，降低耗電量。
通過橫向尺寸的像素大小可由小於約0.5微米變化至3微米或其包含的任何範圍(小於約0.5微米至3微米平方面積或其包含的任何範圍)。於實施例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(具有小於該量的平方面積)。特例為1.2及1.4微米。一次陣列具有比二次陣列更大的像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5、或3微米。一或多個二次陣列也可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5、或3微米但將小於一次陣列。例如，一次陣列可大於X而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7、或2等。
於具體實施例中，陣列可於單一基體上。感光層可形成在基體上方，而像素電路係在感光區下方。於若干實施例中，光敏感區可形成於基體的摻雜區(而非頂上奈米晶體材料)，諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可以是奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體的一側上(例如背側)，具有電荷儲存裝置從基體的該側延伸至(或接近)基體的另一側(例如前側)，該前側具有金屬互連層且形成可從電荷儲存裝置讀出的像素讀出電路。
因光敏感層及讀出電路讀取存在於積體電路之分開平面上的特定光敏感材料區，(1)像素讀出電路及(2)藉(1)所讀取的光敏感區之形狀(由頂部觀看)通常可能不同。例如可能期望界定與像素相對應之光敏感區為方形；而相對應之讀出電路可最有效地組配為矩形。
於基於頂光敏感層透過通孔而連結至下方讀出電路之成像陣列中，各金屬層、通孔及互連裝置介電質並非強制為實質上光透明或甚至部分光透明，但於若干實施例中，可以是光透明。此係與前側照明CMOS影像感測器的情況成對比，該種情況下實質上透明之光路徑必須橫過互連體堆疊存在。於習知CMOS影像感測器之情況下，如此對互連體的路由路徑造成額外限制。如此經常減少電晶體實際上可共享的程度。例如經常採用4:1共享，但更高的共享比則否。相反地，設計用在頂面光敏感層之讀出電路可採用8:1及16:1共享。
於實施例中，光敏感層可電氣連結至下方讀出電路，而無金屬介入在光敏感層與下方讀出電路間。
QD裝置之實施例包括量子點層及客製設計的或預製的電子讀出積體電路。然後量子點層直接形成在客製設計的或預製的電子讀出積體電路上。於若干實施例中，於量子點層覆在電路上方，其連續重疊及接觸電路之至少部分特徵結構。於若干實施例中，若QD層覆在電路的三維特徵結構上方，則QD層可隨形於此等特徵結構。換言之，QD層與下方電子讀出積體電路間存在有實質上連續介面。一或多個電路中的電極接觸該QD層，且可中繼有關QD層之資訊，例如有關QD層上輻射1000之量之相關電子信號中繼給讀出電路。QD層可以連續方式提供來覆蓋整個下方電路，諸如讀出電路，或係經圖樣化。若QD層係以連續方式提供，則填補因數趨近於約100%；使用圖樣化，填補因數減少，但針對使用矽光二極體的某些CMOS感測器實例仍然遠大於典型35%。
於實施例中，QD光學裝置容易使用工廠內正常用來製造習知CMOS裝置的可用技術製造。例如，QD層可經容易被覆在預製電子讀出電路上，該被覆例如係使用屬於標準CMOS處理程序的旋塗法，及選擇性地使用其它CMOS可相容技術進一步處理來提供用在裝置的最終QD層。因QD層的製造時不要求奇特技術或不同技術，反而係使用標準CMOS製法製造，QD光學裝置可以高體積製造，而比較目前CMOS製程步驟不會顯著增高資本投資成本(材料除外)。
第43C圖顯示在通常為較大型的頂面電極陣列內部之2列×3行子區。電接點陣列提供與光敏感材料上層之電氣通訊。1401表示用來提供一個共享接點給光敏感層之共用電極格網。1402表示提供其它接點用來與光敏感層做電氣通訊之像素電極。於實施例中，-2 V電壓偏壓可施加至共用格網1401，及+2.5 V電壓可在各個整合週期開始時施加至各個像素電極1402。
於實施例中，可使用直接非金屬接觸區(例如pn接面接觸)來替代1402之金屬互連體像素電極。
雖然共用接點1401在給定時間跨該陣列係在單一電位，但像素電極1402跨該陣列可於時間及空間改變。例如若電路係組配成於1402之偏壓係關聯流進或流出1402之電流而改變，則不同電極1402在整個整合週期進行期間可在不同偏壓。區1403表示在橫向平面內部位在1401與1402間之非接觸區。1403通常為絕緣材料來最小化1401與1402間流動的暗流。1401及1402通常係由不同材料組成。各自例如可選自如下選單：TiN；TiN/Al/TiN；Cu；TaN；Ni；Pt；及由前述選單可能在一個接點或二個接點上方重疊選自於下列之一額外層或層集合：Pt、烷硫醇類、Pd、Ru、Au、ITO、或其它傳導材料或部分傳導材料。
於具體實施例中，像素電極1402可由半導體諸如矽包括p型矽或n型矽組成，而非金屬互連像素電極。
此處所述實施例可組合。具體實施例包括採用由半導體諸如矽而非金屬所組成之像素電極之像素電路。於實施例中，可形成薄膜與二極體間之直接連結來替代金屬像素電極(前側或後側)。此處所述其它特徵結構可組合此種辦法或架構使用。
於使用前述結構之具體實施例中，互連裝置1452可形成與半導體基體或其它電荷儲存裝置上的電容雜質區做電通訊之電極。
於實施例中，電荷儲存裝置可以是固定式二極體。於實施例中，電荷儲存裝置可以是與光敏感材料通訊之固定式二極體，而無中間材料存在於該固定式二極體與光敏感材料間。
於若干實施例中，由於歷經整合時間週期跨越光敏感薄膜之電流流動，施加電壓至電荷儲存裝置及放電。於整合時間週期結束時，其餘電壓經取樣來產生再整合週期期間由光敏感材料所吸收之光強度相對應的信號。於其它實施例中，像素區可被施加偏壓來造成一電壓在歷經整合時間週期期間累積在電荷儲存裝置。於整合時間週期結束時，電壓可經取樣來產生與整合週期期間由光敏感層所吸收的光強度相對應之一信號。於若干具體實施例中，跨光敏感層之偏壓由於在電荷儲存裝置之電壓放電或累積而在整合時間週期改變。如此，轉而造成電流流經光敏感材料之速率也在整合時間週期改變。此外，光敏感材料可以是具導光增益之奈米晶體材料，電流流速與由光敏感層所吸收之光強度具有非線性關係。結果，於若干實施例中，電路可用來將來自像素區的信號轉成數位像素資料，該數位像素資料與歷經整合時間週期由該像素區所吸收的光強度具有線性關係。光敏感材料之非線性性質可用來提供高動態範圍，而電路在讀取後可用來線性化信號而提供數位像素資料。用來從像素區讀取信號之像素電路實例容後詳述。
第43A圖表示閉合-簡單樣式1430(例如構想例示說明)及1432(例如用來形成光檢測器結構之通孔)。於閉合-簡單例示說明1430-1432中，帶正偏壓之電氣互連裝置1452係設置在接地容納方形電氣互連裝置1450之中心區。方形電氣互連裝置1450可接地，或可為其它參考電位來提供跨像素區之光敏感材料的偏壓。例如，互連裝置1452可以正電壓施加偏壓，及互連裝置可以負電壓施加偏壓來提供在二電極間的像素區跨奈米晶體材料之期望的電壓降。此種配置中，當該層所響應的輻射1000落入方形區內部時發展出電荷，及電荷被吸引至中心帶正偏壓電氣互連裝置1452且朝向1452移動。若此等閉合-簡單樣式在該層的一區複製，各個閉合-簡單樣式形成一部分或整個像素，此處其擷取落在內部方形區的入射輻射1000相關聯的電荷。於具體實施例中，電氣互連裝置1450可以是形成一像素區陣列之共用電極的格網。互連裝置1450之各側可與相鄰像素區共享來形成環繞相鄰像素之電氣互連裝置之一部分。於本實施例中，在電極上之電壓針對全部像素區(或相鄰像素區集合)可相同，而互連裝置1452上的電壓基於由像素區之光敏感材料所吸收之光強度而隨著整合時間週期改變，且可被讀取來產生針對各像素區之像素信號。於具體實施例中，互連裝置1450可形成針對各像素區環繞電氣互連裝置1452之邊界。通用電極可形成與互連裝置1452之相同層，且可環繞互連裝置1450橫向定位。於若干實施例中，格網可形成於像素區之光敏感材料層上方或下方，但電極上的偏壓仍然可提供環繞像素區的邊界狀況來減少在相鄰像素區的串擾。
於實施例中，該光敏感材料可與像素電極、電荷儲存裝置或固定式二極體直接電通訊，而該光敏感材料與該像素電極電荷儲存裝置或固定式二極體間並不存在有介入的中間金屬。
第43B圖例示說明電氣互連裝置之開放-簡單樣式。開放-簡單樣式通常不會形成閉合樣式。開放-簡單樣式不會包圍一電荷，該電荷係由於入射輻射1000與帶正偏壓電氣互連裝置1452與地電位1450間該區作用的結果所產生；但在二電氣互連裝置間之該區內部所發展出的電荷將被吸引及朝向帶正偏壓電氣互連裝置1452移動。包括分開開放-簡單結構之陣列可提供電荷隔離系統，該系統用來識別入射輻射1000之位置，因此識別相對應之像素分配。如前述，電氣互連裝置1450可為地電位或任何其它參考電位。於若干實施例中，電氣互連裝置1450可電氣連結其它像素之相對應電極(例如透過互連裝置之下方各層連結)使電壓可跨像素陣列施加。於其它實施例中，互連裝置1450可跨多個像素區線性延伸來形成跨一列或一行的共用電極。
現在將描述可用來從該像素區讀取信號之像素電路。如前述，於實施例中，於第1圖之QDPC 100內部之像素結構1500可具有像素布局1600，此處像素布局1600具有多個布局組態，諸如垂直、平面、對角線等。像素結構1500也可具有嵌入式像素電路1700。像素結構也係與光檢測器結構1400與像素電路1700間之電氣互連裝置1404相關聯。
於實施例中，在第1圖之QDPC 100內部之量子點像素1800可具有像素電路1700，該等像素電路1700可為嵌入式或為個別量子點像素1800、量子點像素1800群組、於像素陣列中的全部量子點像素1800等所特有。在量子點像素1800之陣列內部的不同量子點像素1800可具有不同像素電路1700，或可絲毫也未具有個別像素電路1700。於實施例中，像素電路1700可提供多個電路，諸如用於偏壓、電壓偏壓、電流偏壓、電荷移轉、放大器、復置、取樣及保留、位址邏輯組件、解碼器邏輯組件、記憶體、TRAM胞元、快閃記憶體胞元、增益、類比加法、類比至數位轉換、電阻橋接器等。於實施例中，像素電路1700可具有多項功能，諸如用於讀取、取樣、相關性雙重取樣、子圖框取樣、計時、整合、加法、增益控制、自動增益控制、偏位調整、校準、偏位調整、記憶體儲存裝置、圖框緩衝、暗電流扣除、倉化等。於實施例中，像素電路1700具有連結至QDPC 100內部其它電路之電氣連結，諸如位在第二量子點像素1800中之至少一者的其它電路、行電路、列電路、在QDPC 100之功能組件2004內部之電路、或在QDPC 100之整合系統2200內部之其它特徵結構2204等。與像素電路1700相關聯之設計彈性可提供寬廣範圍之產品改良以及技術創新。
量子點像素1800內部之像素電路1700可具有多種形式，從絲毫也不含電路、只有互連電極、至提供諸如偏壓、復置、緩衝、取樣、轉換、定址、記憶等功能之電路。於實施例中，條件處理或處理電氣信號之電子裝置可以多種方式定位或組配。例如，信號之放大可在各像素、像素群組、在各列或各行終端、在信號已經從陣列轉移出之後、恰在信號欲轉移出晶片2000之前等進行。於另一種情況下，類比至數位轉換可在各像素、像素群組、各列或各行終端、晶片2000內部的功能組件2004、信號已經移轉出晶片2000之後的提供。此外，於任何層面的處理可分多個步驟進行，此處部分處理係在一個位置進行，而第二部分處理係在另一個位置進行。一個實例可在二步驟進行類比至數位轉換，換言之，可像素1800進行類比組合，及更高速率之類比至數位轉換作為晶片2000的功能組件2004之一部分。
於實施例中，不同電子組態可能要求不同程度的後處理，諸如補償下述事實，每個像素具有其本身與各個像素之讀出電路相關聯的校準位準。QDPC 100可在各像素提供具有校準、增益控制、記憶功能等之讀出電路。由於QDPC 100之高度整合結構，可取得在量子點像素1800及晶片2000層面的電路，該等電路允許QDPC 100為單晶片上完整影像感測器系統。於若干實施例中，QDPC 100也可包含量子點材料200組合習知半導體技術諸如CCD及CMOS。
像素電路可定義為包括組件始於電極接觸量子點材料200，及終於信號或資訊從像素移轉至其它處理設施，諸如下方晶片200或其它量子點像素1800之功能組件2004。始於量子點材料200上方之電極，信號被轉譯或被讀取。於實施例中，量子點材料200可提供回應於輻射1000之電流流動之改變。量子點像素1800可能要求偏壓電路1700來產生讀取信號。此一信號然後可經放大及選擇用於讀取。
於實施例中，光檢測器之偏壓可為時間不變或時間可變。可變的空間及時間可減少串擾，允許量子點像素1800縮小成較小的維度，及要求量子點像素1800間之連結。施加偏壓可藉將像素1800角落及中央之點接地而具體實現。施加偏壓唯有在進行讀取時發送，允許在相鄰像素1800上無場，強制在相鄰像素1800上為相同偏壓，先讀取奇行然後讀取偶行等。電極及/或偏壓也可在像素1800間共享。偏壓可具體實現為電壓源或電流源。偏壓可跨多個像素施加，及然後個別感測，或施加作為橫過對角線上的像素1800串之單一大型偏壓。可驅動電流源可驅動電流向下流經一列，然後橫過一行讀取。如此，可增高涉及的電流位準，可減低讀取雜訊位準。
於實施例中，藉由使用偏壓方案或電壓偏壓組態，場之組態可產生像素間的隔離。電流可於各像素流動，使得在該像素內部流動之該體積像素只產生電子-電洞對。如此允許以靜電方式具體實現像素間絕緣及串擾減低，而無實體上隔離。如此可打斷實體隔離與串擾減低間的關聯。
於實施例中，像素電路1700可包括像素讀出電路。像素讀取可能涉及從量子點材料200讀取信號，及將信號移轉給其它組件1900、晶片功能組件2004、整合系統2200之其它特徵結構2204、或其它非在晶片上組件。像素讀出電路可包括量子點材料200介面電路，諸如3T及4T電路。像素讀取可涉及不同的讀取像素信號方式、變換像素信號、施加電壓等方式。像素讀取可要求在量子點材料200內部之多個金屬接點諸如2、3、4、20等。於實施例中，像素讀取可能涉及光敏感材料與像素電極、電荷儲存裝置、或固定式二極體間之直接電通訊，而不存在有中間金屬介於光敏感材料與像素電極、電荷儲存裝置、或固定式二極體間。
此等電氣接點可客製化組配成某種尺寸、障蔽程度、電容等，且可能涉及其它電氣組件諸如蕭特基(Schottky)接點。像素讀取時間可能有關輻射1000感應電子-電洞對持續多長時間，諸如毫秒或微秒。於實施例中，此一時間可與量子點材料200方法步驟相關聯，諸如改變持續性、增益、動態範圍、雜訊效率等。
此處所述量子點像素1800可排列成寬廣多種像素布局1600。參考第44A至44P圖，例如習知像素布局1600諸如拜耳濾波器布局1602包括設置在平面上的像素分組，不同像素對不同色彩的輻射1000敏感。於習知影像感測器，諸如用於大部分消費者數位相機之影像感測器，藉使用彩色濾光片讓像素變成對輻射1000的不同色彩敏感，彩色濾光片係設置在下方光檢測器頂上，使得光檢測器回應於特定頻率範圍或特定色彩的輻射1000產生一信號。於此種組態，不同色彩像素的鑲嵌常稱作為彩色濾光片陣列或彩色濾光片鑲嵌。雖然可使用不同樣式，但最典型的樣式為第44A圖所示拜耳濾光片樣式1602，此處使用兩個綠像素、一個紅像素及一個藍像素，而綠像素(俗稱為亮度敏感元件)設置在方形的一條對角線上而紅像素及藍像素(俗稱彩度敏感元件)設置於另一條對角線上。第二綠像素係用來模仿人類眼睛對綠光的敏感度。由於在拜耳樣式中之感測器陣列之粗略輸出係由信號樣式組成，其各自係只對應於一個光色，解鑲嵌演繹法則用來內插各點的紅、綠及藍值。不同演繹法則結果導致最終影像之品質多變。演繹法則可藉運算相機上的組件或藉位在相機外側的影像處理系統施加。量子點像素可配置成傳統彩色濾光片系統樣式諸如拜耳RGB樣式；但更為適合傳輸較大量的光的其它樣式也適合使用諸如靛、洋紅、黃(CMY)。紅、綠、藍(RGB)彩色濾光片系統一般已知吸收比CMY系統更大量的光。更佳先進的系統諸如RGB靛或RGB透明也可結合量子點像素使用。
一個實施例中，此處所述量子點像素1800係組配成模仿拜耳樣式1602之鑲嵌；但替代使用彩色濾光片，量子點像素1800可組配來回應於一選定色或色群之輻射1000而未使用彩色濾光片。如此，實施例下方之拜耳樣式1602包括綠敏感、紅敏感及藍敏感量子點像素1800集合。於實施例中，由於並未使用濾光片來過濾不同色輻射1000，藉各像素所見輻射1000之量為遠更高。
影像感測器可檢測在像素各區來自於光敏感材料之信號，該信號係基於入射在光敏感材料上的光強度而改變。一個具體實施例中，感光材料為互連奈米顆粒之連續膜。電極用來橫過各像素區施加偏壓。像素電路係用來針對各像素區歷經一時間週期而整合在電荷儲存裝置內的信號。該電路儲存在整合時間週期期間與入射在光敏感層上之光強度成正比的電氣信號。然後電氣信號可從像素電路讀取出，及處理來組成入射在像素元件陣列上之光相對應的數位影像。一具體實施例中，像素電路可形成在光敏感材料下方之積體電路裝置。舉例言之，奈米晶體感光材料可成層鋪設在CMOS積體電路裝置上而形成影像感測器。來自CMOS積體電路之金屬接觸層可電連接至提供橫過像素區之偏壓之電極。美國專利申請案第12/106,256號，名稱「光電子裝置之材料、系統及方法」，申請日2008年4月18日(美國專利公告案第2009/0152664號)包括可結合具體實施例使用之光電子裝置、系統及材料之額外說明，該案全文以引用方式併入此處。此案只為一個具體實施例，其它實施例可使用不同光檢測器及感光材料。例如實施例可使用矽或砷化鎵(GaAs)光檢測器。
於具體實施例中，影像感測器可設置大量像素元件來提供高解析度。例如可設置4、6、8、12、24或以上百萬像素之陣列。
使用如此大量像素元件組合期望產生具有小面積的影像感測積體電路諸如約1/3吋或1/4吋之對角線尺寸，因而使用小型個別像素。期望像素幾何形狀例如包括1.75微米線性邊維度、1.4微米線性邊維度、1.1微米線性邊維度、0.9微米線性邊維度、0.8微米線性邊維度、及0.7微米線性邊維度。
像素大小可從橫向尺寸(小於約0.5微米至3微米或其包含之任何範圍)小於約0.5微米至3微米平方面積或其包圍之任何範圍。實例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(小於該量之平方面積)。特例為1.2及1.4微米。一次陣列具有比二次陣列更大型像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可為大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但小於一次陣列。例如，一次陣列可大於X而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7或2等。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上，而有像素電路在感光層下方。若干實施例中，光敏感區可形成在基體的摻雜區(而非頂上的奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體、或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體之一側上(例如背側)，電荷儲存裝置從基體的該側延伸至(或接近)基體的另一側(例如前側)，其具有金屬互連層且形成可從電荷儲存裝置讀取的像素讀出電路。
實施例包括系統，該系統允許大的填補因數，確保100%或接近100%之各像素面積包括光敏感材料，該光敏感材料上實質上吸收成像中關注的入射光。實施例包括提供大型主射線接收角之成像系統。實施例包括提供大型主射線接收角之成像系統。實施例包括無需微透鏡之成像系統。實施例包括有鑑於其填補因素增高，對微透鏡之特定位置(微透鏡位移)較不敏感之成像系統。實施例包括高度敏感影像感測器。實施例包括成像系統，其中第一層接近實質上吸收入射光之光入射側；及其中含括電晶體之半導體電路進行電子讀取功能。
實施例包括光敏感材料，其中吸收強，亦即吸收長度短，諸如吸收長度(1/α)小於1微米。實施例包括影像感測器包含光敏感材料，其中橫過可見光波長譜之實質上全部光包括紅光約630奈米係在小於約1微米厚度之光敏感材料吸收。
實施例包括影像感測器，其中像素之橫向空間維度約為2.2微米、1.75微米、1.55微米、1.4微米、1.4微米、900奈米、700奈米、500奈米；及其中光敏感層小於1微米且實質上吸收橫過關注頻譜範圍的光(諸如該等具體實施例中之可見光)；及其中相鄰像素間的串擾(光與電組合)小於30%，小於20%，小於15%，小於10%，或小於5%。
像素大小可從橫向尺寸(小於約0.5微米至3微米或其包含之任何範圍)小於約0.5微米至3微米平方面積或其包圍之任何範圍。實例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(小於該量之平方面積)。特例為1.2及1.4微米。一次陣列具有比二次陣列更大型像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可為大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但小於一次陣列。例如，一次陣列可大於X而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7或2等。
實施例包括像素電路，與光敏感材料組合發揮功能，其中暗電流、雜訊、光響應非一致性、及暗電流非一致性中之至少一者透過整合光敏感材料與像素電路之手段而變成最小化。
實施例包括整合及處理辦法，該等辦法可以低額外製造成本且可在CMOS矽製造廠內部達成(或實質上或部分達成)。
第45A圖顯示前側照明CMOS影像感測器像素，其中光敏感材料已經緊密接觸矽二極體而整合。601表示其上製造影像感測器之矽基體。603表示形成於矽之二極體。605為金屬互連裝置，607為用來在積體電路內部及橫過積體電路提供電信號通訊之層間介電堆疊。609為光敏感材料，其為吸收光欲成像的主要位置。611為透明電極，該透明電極係用來提供光敏感材料之電偏壓而允許從其中收集光載子。613為鈍化層，可由有機封裝劑或聚合物封裝劑(諸如聚對二甲苯(parylene))或無機物質諸如Si3N4或摻混其組合之堆疊體中之一者組成。613係用來保護下方材料及電路免受環境影響，諸如水或氧氣之衝擊。615為彩色濾光片陣列層，其為用來協助達成彩色成像之頻譜敏感光發射器。617為協助光聚焦在609光敏感材料上之微透鏡。
參考第45A圖，實施例中，在609光敏感材料因照光所產生的光電流可以高效率從敏化材料609而移轉至二極體「2」。由於大部分入射光子將被敏化材料「5」吸收，故不再需要二極體603來作為主要光檢測角色。取而代之，二極體的主要功能係用作為允許最大電荷移轉及最小暗電流的二極體。
參考第45A圖，二極體603可使用在其表面上的敏化材料609變成固定式。敏化材料609之厚度約為500奈米，可於100奈米至5微米之範圍。於實施例中，p型敏化材料609可採用於光轉換運算，及採用來耗盡n型矽二極體603。敏化材料609與矽二極體603間之接面於本實例定名為p-n非同質接面。
參考第45A圖，於無電氣偏壓存在下，n型矽603及p型敏化材料609達成平衡，亦即其佛米(Fermi)位準變成排齊。於一具體實施例中，結果導致帶彎曲產生p型敏化材料609之內建電位，因而於其中形成耗盡區。當在矽電路內部施加適當偏壓(此電位差異例如係透過第45A圖之611與603間之差異施加)時，此電位之幅值藉所施加之電位放大，結果導致到達p型敏化材料609內部之耗盡區加深。所得電場導致光電子從敏化材料609抽取入n+矽層603。矽603之偏壓及摻雜達成從敏化層609吸收光電子，可達成在正常偏壓(諸如3V，1V至5V之正常範圍內)下，n型矽603的完全耗盡。電洞可透過第二接點(諸如第45A圖之611)而抽取至敏化層609。
參考第45A圖，於立式裝置之情況下，接點611可形成於敏化材料609頂上。
第45B圖顯示前側照明CMOS影像感測器像素，其中光敏感材料已經與矽二極體緊密接觸整合。631表示其上製造影像感測器之矽基體。633表示形成於矽之二極體。639為金屬互連裝置及637為層間介電堆疊體，其用來提供積體電路內部及橫過積體電路之電信號通訊。641為光敏感材料，該材料為欲成像光吸收之主要位置。643為透明電極，其係用來提供光敏感材料之電偏壓而允許從其中收集光載子。645為鈍化層，其可由有機或聚合物封裝劑(諸如聚對二甲苯)或無機物質諸如Si3N4或摻混其組合之堆疊體中之一者組成。645係用來保護下方材料及電路免受環境影響諸如水或氧氣衝擊。647為彩色濾光片陣列層，其為用來協助達成彩色成像之頻譜敏感性光發射器。649為協助光聚焦在641光敏感材料上之微透鏡。635為駐在光敏感材料641與二極體633間之材料。635可稱做額外固定層。具體實施例包括p型矽層。具體實施例包括非金屬材料諸如半導體及/或可包括聚合物材料及/或有機材料。於實施例中，材料635可提供具有夠高傳導性來允許電荷從光敏感材料流至二極體之路徑，但並非金屬互連裝置。於實施例中，635係用來鈍化二極體表面及於本實施例形成固定式二極體(替代光敏感材料，該材料係在本額外層頂上)。
參考第45C圖，可形成實質上橫向裝置，其中可採用駐在敏化材料659下方之矽661頂上。於實施例中，電極661可使用金屬或其它導體諸如TiN、TiOxNy、Al、Cu、Ni、Mo、Pt、PtSi、或ITO形成。
參考第45C圖，可形成實質上橫向裝置，其中可採用在敏化材料659下方之p摻雜矽661而施加偏壓。
具體實施例提供使用像素元件陣列來檢測影像之影像感測器。像素元件可包括感光材料，此處也稱作為敏化材料，相當於第45A圖之609、第45B圖之641、第45C圖之659、第45A圖之709、第47圖之經填補的橢圓其上入射光801、第48圖之903、第49圖之1003、及第50A至50F圖之1103。
第45C圖顯示前側照明CMOS影像感測器像素，其中光敏感材料已經緊密接觸矽二極體整合。於本實施例中，光敏感材料藉矽基體直接施加偏壓；結果於本實施例中，無需頂上的透明電極。651表示其上製造影像感測器之矽基體。653表示形成於矽之二極體。655為金屬互連裝置，及657為層間介電堆疊體，其係用來提供在基體電路內部及跨積體電路之電信號通訊。659為光敏感材料，其為吸收光欲成像的主要位置。661指示矽基體651用來提供光敏感材料之電氣偏壓而允許從其中收集光載子之一區的實例。663為鈍化層，其可由有機或聚合物封裝劑(諸如聚對二甲苯)或無機物質諸如Si3N4或摻混其組合之堆疊體中之至少一者組成。663係用來保護下方材料及電路免於環境影響諸如水或氧氣之衝擊。665為彩色濾光片陣列層，其為用來協助達成彩色成像之頻譜選擇性光發射器。667為協助光聚焦在659光敏感材料上之微透鏡。
第46A圖顯示背側照明CMOS影像感測器像素之剖面圖，其中光敏感材料已經緊密接觸矽光二極體整合。705表示其上製造影像感測器之矽基體。707表示形成於矽之二極體。703為金屬互連裝置，及701為層間介電堆疊體，其係用來提供在基體電路內部及跨積體電路之電信號通訊。709為光敏感材料，其為吸收光欲成像的主要位置。711為透明電極其係用來提供光敏感材料之電氣偏壓而允許從其中收集光載子。713為鈍化層，其可由有機或聚合物封裝劑(諸如聚對二甲苯)或無機物質諸如Si3N4或摻混其組合之堆疊體中之至少一者組成。713係用來保護下方材料及電路免於環境影響諸如水或氧氣之衝擊。715為彩色濾光片陣列層，其為用來協助達成彩色成像之頻譜選擇性光發射器。717為協助光聚焦在709光敏感材料上之微透鏡。
第46B圖顯示背側照明CMOS影像感測器像素之剖面圖，其中光敏感材料已經與矽二極體緊密接觸整合。735表示其上製造影像感測器之矽基體。737表示形成於矽之二極體。733為金屬互連裝置及731為層間介電堆疊體，其用來提供積體電路內部及橫過積體電路之電信號通訊。741為光敏感材料，該材料為欲成像光吸收之主要位置。743為透明電極，其係用來提供光敏感材料之電偏壓而允許從其中收集光載子。745為鈍化層，其可由有機或聚合物封裝劑(諸如聚對二甲苯)或無機物質諸如Si3N4或摻混其組合之堆疊體中之一者組成。745係用來保護下方材料及電路免受環境影響諸如水或氧氣衝擊。747為彩色濾光片陣列層，其為用來協助達成彩色成像之頻譜敏感性光發射器。749為協助光聚焦在「5」光敏感材料上之微透鏡。739為駐在光敏感材料741與二極體737間之材料。739可稱做額外固定層。具體實施例包括p型矽層。具體實施例包括非金屬材料諸如半導體及/或可包括聚合物材料及/或有機材料。於實施例中，材料739可提供具有夠高傳導性來允許電荷從光敏感材料流至二極體之路徑，但並非金屬互連裝置。於實施例中，739係用來鈍化二極體表面及於本實施例形成固定式二極體(替代光敏感材料，該材料係在本額外層頂上)。
第47圖為背側照明影像感測器之電路圖，其中光敏感材料係從背側整合至矽晶片。801顯示照明光敏感材料之光(帶有向下箭頭之實心圓)。803為提供橫過光敏感材料之偏壓的電極。相當於頂透明電極(第46A圖之711)或用來提供電偏壓之矽基體區(第46B圖之743)。805為矽二極體(分別相當於第45A、45B、45C、46A及46B圖之603、633、653、707、及737)。805也可稱做電荷儲存裝置。805也可定名為固定式二極體。807為在矽(金屬)前側上的電極，其係繫結至M1電晶體閘極。809為電晶體M1，其分開二極體與感測節點及讀出電路的其餘部分。此電晶體之閘極為807。移轉信號施加至此閘極來在二極體與感測節點811間移轉電荷。811為感測節點。811與二極體分開，允許讀取方案上有彈性。813為在矽(金屬)前側上的電極，其係繫結至M2之電晶體閘極。815為在矽(金屬)前側上的電極，其係繫結至M2之電晶體汲極。815也可定名為參考電位。815可提供VDD用來復置。817為電晶體M2，用作為復置裝置。其係用來在讀取前初始化感測節點。也可用來在整合前初始化二極體(此時M1及M2皆被導通)。此電晶體之閘極為813。復置信號施加至此閘極來復置感測節點811。819為電晶體M3，其係用來讀取感測節點電壓。821為電晶體M4，其係用來將像素連結至讀出匯流排。823為在矽(金屬)前側的電極，其係繫結至M4之閘極。當該電極為高時，像素驅動讀出匯流排vcol。825為讀出匯流排vcol。801及803及805駐在矽背側。807-825係駐在矽前側，包括金屬堆疊體及電晶體。
參考第47圖，含括對角線來協助描述背側具體實現。此線右側的電晶體形成在前側上。左側的二極體及光敏感材料形成在背側上。二極體從背側通過基體而延伸至接近前側。如此允許在前側的電晶體間形成連結而將電荷從電晶體移轉至像素電路之感測節點811。
參考第47圖，像素電路可定義為圖式中的全部電路元件集合，但光敏感材料例外。像素電路包括讀出電路，後者包括源極從動件電晶體819、列選擇電晶體821具有列選擇閘極823及行讀取825。
參考第51圖，於實施例中，像素電路可以下述方式操作。
進行第一次復置(第51圖之「A」)來在整合之前復置感測節點(第47圖之811)及二極體(第47圖之805)。於第一次復置期間，復置電晶體(第47圖之817)及電荷移轉電晶體(第47圖之809)為開路。如此將感測節點(第47圖之811)復置為參考電位(例如3伏特)。二極體當被耗盡時係固定至固定電壓。二極體所固定的固定電位可定名為二極體之耗盡電壓。復置將二極體耗盡，而復置其電壓(例如1伏特)。由於電壓為固定，將不會到達與感測節點的相同電壓位準。
然後電荷移轉電晶體(第47圖之809)閉路(第51圖之「B」)開始整合週期，將感測節點與二極體絕緣。
電荷係在整合時間週期期間從光敏感材料整合(第51圖之「C」)至二極體。偏壓光敏感薄膜之電極係在比二極體更低的電壓(例如0伏特)，因此橫過材料並無電壓差，電荷整合至二極體。電荷係透過材料與二極體間之非金屬接點區而整合。於實施例中，此乃光敏感材料與二極體n摻雜區間之接面。於實施例中，在光敏感材料與二極體間可駐有其它非金屬層(諸如p型矽)。介接光敏感材料使得二極體變成固定式，也藉由設置電洞累積層來鈍化n摻雜區表面。如此減少由形成在二極體頂面上的矽氧化物所產生的雜訊及暗電流。
於整合週期後，恰在讀取之前出現感測節點之第二復置(第51圖之「D」)(當二極體維持隔開時復置電晶體被導通)。如此提供已知之用來讀取的起始電壓及消除在整合週期期間被導入感測節點之雜訊/漏電流。像素讀取之雙重復置處理稱作為真正相關雙重取樣。
然後復置電晶體為閉路，電荷移轉電晶體為開路(第51圖之「E」)來將電荷從二極體移轉至感測節點，然後該感測節點透過源極從動件及行線路而非讀取。
轉向參考第45A圖，敏化材料609的使用提供跨關注之頻譜範圍比矽之吸收長度更短的吸收長度。敏化材料可提供1微米及以下之吸收長度。
參考第45A圖，可達成光載子從敏化材料609透過二極體603移轉至讀出積體電路之高效率。
參考第45A圖，藉由透過二極體603整合光敏感材料609與矽讀出電路，所述系統可達成暗電流及/或雜訊的最小及/或光響應之非一致性及/或暗電流非一致性之最小化。
參考第45A圖，光敏感材料609之實例包括由膠體量子點所製造之緊密薄膜。組成材料包括PbS、PbSe、PbTe；CdS、CdSe、CdTe；Bi2S3、In2S3、In2Se3；SnS、SnSe、SnTe；ZnS、ZnSe、ZnTe。奈米粒子直徑可於1奈米至10奈米之範圍，且可實質上單一分散性，亦即可具有實質上相等大小及形狀。材料可包括有機配體及/或交聯劑來協助表面鈍化且具有某種長度及導電性，其共同組合可協助量子點間的電荷移轉。
參考第45A圖，光敏感材料609之實例包括由在部分或全部關注之波長範圍強力吸收光之有機材料製成的薄膜。組成材料包括P3HT、PCBM、PPV、MEH-PPV、及銅呔花青及相關金屬呔花青類。
參考第45A圖，光敏感材料609之實例包括由無機材料諸如CdTe、(二)硒化銅銦鎵(CIGS)、Cu2ZnSnS4(CZTS)、或III-V型材料諸如AlGaAs製成的薄膜。
參考第45A圖，光敏感材料609可以減少暗電流等方式而與二極體603直接整合。光敏感材料609與矽二極體603直接整合可能導致與位在二極體頂上之介面阱相關聯之暗電流。此種構想允許電荷從二極體實質上完全移轉至浮動感測節點，允許真正相關性雙重取樣操作。
參考第45A、45B及45C圖，個別敏化材料609、641、及659可與前側照明影像感測器整合，及用來放大敏感度及減少前側照明影像感測器之串擾。在敏化殘料609、641及659與個別二極體603、633及653間做出電連結。
參考第46A及46B圖，個別敏化材料709及741可與背側照明影像感測器整合及用來放大敏感度及減少背側照明影像感測器之串擾。於施加第二晶圓於第一晶圓頂上及減薄任何晶圓加上任何額外植體及表面處理後，呈現實質上平面之矽表面。使用此種材料可整合敏化材料709及741。
敏化材料之電偏壓實質上可於橫向及於垂直方向達成。
參考第45A圖，在二極體603與頂電極611間提供橫過敏化材料609之偏壓，可稱作為實質上垂直偏壓例。此種情況下，期望頂電極611對欲感測之光波長為實質上透明。可用來形成頂電極611之材料實例包括MoO3、ITO、AZO、有機材料諸如貝芬(BPhen)及極薄層金屬諸如鋁、銀、銅、鎳等。
參考第45B圖，在二極體633與矽基體電極639間提供橫過敏化材料641之實質上橫向、或共面、偏壓情況。
參考第45C圖，在二極體653與電極661間提供橫過敏化材料659之偏壓，可稱作為部分橫向部分垂直偏壓例。
第48圖顯示影像感測器裝置之剖面圖。901為基體，也包括電路及金屬及層間介電質及頂金屬。903為使用在901及可能在905之金屬接觸的連續感光材料。905為在903頂上之透明或部分透明或波長選擇性透射材料。907為不透明材料，其確保從裝置頂上到區905上之非法線入射角之光不會移轉至相鄰像素諸如909，此種程序當出現時稱作為光串擾。
第49圖顯示影像感測器裝置之剖面圖。1001為基體，也包括電路及金屬及層間介電質及頂金屬。1003為使用在1001及可能在1005之金屬接觸的連續感光材料。1005為在1003頂上之透明或部分透明或波長選擇性透射材料。1007為不透明材料，其確保從裝置頂上到區1005上之非法線入射角及由該處至1003之光不會移轉至相鄰像素諸如1009或1011，此種程序當發生時稱作為光學或電氣或光學與電氣串擾。
第50A至50F圖以剖面圖顯示減少光串擾結構之製造裝置，諸如第48圖所示。第50A圖顯示一基體1101，於基體上沈積光敏感材料1103及隨後各層1105例如封裝劑、鈍化材料、介電質、彩色濾光片陣列、微透鏡材料等實例。第50B圖中，層1105已經經過製作圖案及蝕刻來界定像素化區。於第50C圖中，全面性金屬1107沈積在第50B圖所示結構上。第50D圖中，第50C圖之結構已經直接蝕刻，諸如從1107水平表面上去除金屬區，但留下垂直表面上之金屬區。結果所得垂直金屬層將提供最終結構模糊化相鄰像素間之光。第50E圖中，額外鈍化/封裝/彩色/微透鏡層已經沈積1109。第50F圖中，結構經過平面化。
參考第48圖，藉由將薄層907(例如10-20奈米，取決於材料)反射材料沈積在感光層903與彩色濾光片陣列(頂部905)間之鈍化層的凹部側壁上可減少像素間的光串擾。由於層905係沈積在側壁上，其最小厚度只是由材料之光學性質所界定而非由所使用之光刻術之最小臨界尺寸所界定。
於實施例中，薄(例如5至10奈米)介電透明蝕刻停止層係沈積在光敏感材料上方作為全面性薄膜。更厚的(例如50至200奈米)也屬透明介電鈍化層(SiO2)係沈積在蝕刻停止層上方。棋盤型圖案的每單位像素大小經蝕刻，10奈米鋁金屬層使用隨形處理(例如CVD、PECVD、ALD)沈積在地形上，及使用方向性(各向異性)反應性離子電漿蝕刻法而從圖案凹部底部移開金屬。凹部區以相同透明鈍化介電質(SiO2)填補，且過填補(overfilled)來提供夠厚薄膜而允許例如使用化學機械研磨或反向蝕刻進行平面化處理。該等處理程序去除二氧化矽，也去除水平面上之殘餘金屬薄膜。可應用類似處理來隔離CFA或微鏡層。
參考第48圖，可提供垂直金屬層907改良小像素間之光隔離而無實質光響應損耗。
參考第49圖，針對通過光敏感材料1003之像素光隔離，採用下列結構及方法。使用高解析度光刻技術諸如雙重曝光或壓印技術，在光敏感材料表面上形成硬罩保護圖案。硬罩形成具有最小尺寸(例如22奈米或16奈米寬)之格網。曝光後，感光材料使用各向異性反應性離子電漿蝕刻法通過感光層全部或大部分蝕刻。所形成之凹部例如係以下列填補：a)一或多種介電材料具有所要求之折射率來提供光子完全內反射回像素；或b)曝光後之感光材料經氧化而在凹部側壁上形成厚約1至5奈米之電絕緣層，其餘自由空間係使用例如習知真空金屬化法而以反射性金屬材料諸如鋁填補。感光材料表面上之殘餘金屬係藉濕蝕刻或乾蝕刻或藉金屬研磨移除。
具體實施例包括影像感測器系統，其中並非在原先影像拍攝時，反而係在影像處理或影像選擇時擇定變焦程度或視影。
實施例包括具有第一像素數目超過至少8百萬像素之第一影像感測器區或一次影像感測器區；及具有小於2百萬像素之第二像素數目之至少第二影像感測器區。
實施例包括提供真正光學(與電子或數位分開)變焦之系統，其中總z高度為最小化。實施例包括達成真正光學變焦之系統而未使用機械移動部件，諸如可能為遙控光學系統所需要之機械移動部件。
實施例包括提供真正光學變焦之影像感測器系統而未造成影像感測器系統之成本增高。
實施例包括一種檔案格式，其包括至少兩個組成影像：與主要成像區或視野相對應之一第一影像；及大致上小於(就角度而言)第一視野之與第二視野相對應之至少第二影像。
實施例包括一種檔案格式，其包括至少兩個組成影像：與主要成像區或視野相對應之一第一影像；及大致上小於(就角度而言)第一視野之與第二視野相對應之至少第二影像；及一第三影像，係與通常小於(就角度而言)第一視野之一第二視野相對應。
實施例包括多孔隙影像感測器系統，包含單一積體電路；影像感測子區；及小於影像感測子區之數目之多個類比至數位轉換器。
實施例包括一種多孔隙影像感測器系統，係由單一積體電路；影像感測子區所組成；此處影像感測器積體電路屬於一區具有少於達成相同總體成像區所要求之離散式影像感測器集合。
實施例包括一種影像感測器積體電路，包含至少兩類像素；此處第一類像素包含具有第一面積之像素；及第二類像素包含具有第二區之像素；此處第一像素面積係與第二像素面積不同。
於實施例中，第一類像素具有面積(1.4微米×1.4微米像素)及第二類像素具有面積(1.1微米×1.1微米)。橫過橫向維度像素大小可由小於約0.5微米變化至3微米或其包含之任何範圍(小於約0.5至3微米平方面積或其包含之任何範圍)。於實施例中，像素大小可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(小於該量之平方面積)。特例為1.2及1.4微米。一次陣列具有比二次陣列更大型像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但小於一次陣列。例如，一次陣列可大於X，而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7或2等。
於具體實施例中，陣列可在單一基體上。感光層可形成於基體上，而像素電路係位在感光區下方。於若干實施例中，光敏感區可形成於基材之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。若干實施例中，一或多個影像感測器可形成於基體一側上(例如背側)，電荷儲存裝置係從基材之該側延伸至(或接近)基材之另一側(例如前側)，其具有金屬互連層且形成像素讀出電路其可從電荷儲存裝置讀取。
於實施例中，影像感測器系統包括多孔隙成像，其中多個透鏡但單一積體影像感測器電路具體實現多孔隙成像。
於實施例中，影像感測器系統包括一第一影像感測器區；一第二影像感測器區；此處各影像感測器區之整合週期的起點時間係校準在1毫秒以內(影像感測器區之時間校準，或同步)。
於實施例中，影像感測器系統包括一第一影像感測器區；一第二影像感測器區；及一第三影像感測器；此處各影像感測器區之整合週期的起點時間係校準在1毫秒以內(影像感測器區之時間校準，或同步)。
於實施例中，影像感測器系統包括一第一影像感測器區；一第二影像感測器區；此處各影像感測器區具體實現通用電子快門，其中於第一時間週期期間，至少二影像感測器區各自與各影像感測器區內部各像素上的光子通量成正比累積電子電荷；及於第二時間週期期間，各影像感測器區係與在其個別積體電路內部之各像素區所累積之電子電荷成正比，抽取電子信號。
於實施例中，藉由採用下述辦法可達成超高解析度：採用一第一成像區其具有相對於成像視野之第一相移；具有第二視野之第二成像區；此處相對相移係透過施加電場至控制第二成像區之電路來加以控制。
於實施例中，第一成像區或主成像區包含第一像素數目；及包含第二像素數目之至少第二或二次成像區；此處二次成像區之像素數目至少比第一成像區之像素數目少兩倍。
於實施例中，一種影像感測器系統包含：具體實現通用電子快門之電路；及像素具有小於(1.4微米×1.4微米像素)之線性維度。
於實施例中，藉由採用下述辦法可達成超高解析度：採用一第一成像區其具有相對於成像視野之第一相移；具有第二視野之第二成像區；此處相對相移係透過施加電場至控制第二成像區之電路來加以控制。
於實施例中，藉下述辦法可達成最佳化超高解析度，經由提供具有相移之至少二成像區；經由使用該至少二成像區比較對一給定場景所拍攝的影像來決定該相移；及回應於該比較而動態地調整二成像區之相對相移，經由組合該二成像區所獲得之資訊來達成超高解析度之最佳化。
實施例包括融合影像，其中一第一成像區達成高空間解析度；及第二成像區諸如環繞該第一成像區之圖框係達成較低之空間解析度。
實施例包括影像感測器系統，其係包含一第一相機模組提供一第一影像；及一第二相機模組提供一第二影像(或多個影像)；此處第二相機模組的增加可提供變焦。
第22圖顯示從該影像陣列觀點多孔隙變焦之具體實施例。含202.01之矩形為主要陣列。含202.01之橢圓表示將欲成像之場景投影在202.01上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。含202.02之矩形為變焦陣列。含202.02之橢圓表示將欲成像之場景投影在202.02上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。
第23圖顯示從成像場景之觀點，多孔隙變焦之具體實施例。矩形212.01表示成像在第22圖之主陣列202.01上之場景部分。矩形212.02表示成像在第22圖之變焦陣列202.02上之場景部分。
參考第22圖，於具體實施例中，主陣列(或一次陣列)為沿其水平軸(橫軸)含約3266像素之8百萬像素陣列。成像系統將相當於約25度視角之場景投射在此陣列上。此種投射以第23圖之212.01表示。本實例中，主陣列中之各像素表示場景之約0.008度視野。
變焦陣列(或二次陣列)也是沿其水平軸(橫軸)含約3266像素之8百萬像素陣列。成像系統將相當於約25度/3=8度視野之場景投影在此陣列上。此種投影係以第23圖之212.02表示。本例中，於變焦陣列之各像素表示場景之約0.008度/3=0.0025度視野。
一次陣列包括至少4至12百萬像素或其包含之任何範圍(例如4、6、8、10或12百萬像素)。二次陣列指示也具有相同大小(4、6、8、10、12百萬像素)。於多個實施例中，可具有多個二次陣列(1至20百萬像素或其包含之任何範圍，特別為1、2、4、6、8、10、12、14或16百萬像素)。二次陣列全部可小於1至8百萬像素之一次陣列或其包含之任何範圍(例如1、2、4、6或8百萬像素)。於若干實施例中，全部二次影像陣列可具有相同大小(且可小於一次影像陣列)。於其它實施例中，二次陣列本身的大小可改變(例如可在1、2或4百萬像素間變化)。可以是多色或單色(特別為二次陣列具有二區為綠，一區為藍及一區為紅及該項比例的倍數)。於實例中，一次陣列可具有1x變焦，及二次陣列具有更大的放大變焦(1.5x至10x或其包含之任何範圍，特別為2x、3x、或4x變焦)。於其它實施例中，一次陣列具有二次陣列之變焦程度間之一種變焦程度。一次陣列具有x之變焦程度，及一個二次陣列可具有一半(0.5)x及另一個陣列可以是2x。另一實例為四分之一(0.25)x及半(0.5)x之至少兩個縮小變焦二次陣列(1、2或4百萬像素)、1x變焦之一次陣列(2、4、8或12百萬像素)、及至少兩個放大變焦二次陣列(1、2或4百萬像素)。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方，而有像素電路在感光區下方。於若干實施例中，光敏感區可形成在基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體一側(例如背側)上，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層，且形成可從電荷儲存裝置讀取之像素讀出電路。
於本具體實施例中，3x光學變焦係以放大變焦陣列達成。於放大變焦陣列中，各像素如同主陣列負責1/3視野。總體成像積體電路具有當只採用具相同解析度之單一成像區及採用像素大小時可能要求之約2倍面積。而在主像素內部之成像品質無需做任何折衷。
於具體實施例中，各陣列所拍攝之影像可同時拍攝。於具體實施例中，各陣列所拍攝之影像可藉助於通用電子快門拍攝，其中各陣列中之各像素之整合週期的起始時間及停止時間約略相等。
於兩個陣列之情況下，影像處理可使用提供多個變焦程度之多個陣列而產生。
第24圖描述一種方法，其中影像感測器系統首先拍攝二影像。然後將影像資料傳送至圖形處理器。然後選擇欲儲存之影像中之一者。
參考第24圖，於具體實施例中，可儲存二影像中之只有一者。例如，成像系統之使用者可指示偏好縮小變焦模式或放大變焦模式，此種情況下，可只保留所偏好之模式。
第25圖描述一種方法，其中影像感測器系統首先拍攝二影像。然後將影像資料傳送至圖形處理器。然後圖形處理器產生採用得自各影像感測器之資料之影像。
參考第25圖，於具體實施例中，兩個影像可傳送至圖形處理單元，該單元使用該等影像來產生一影像，該影像係組合二影像中所含資訊。在只有主影像感測器來拍攝影像之區，圖形處理單元不會實質上變更影像。圖形處理單元在接近所報告之影像中心提供較高解析度區，於此區可從周邊陣列中心組合之資訊及放大變焦陣列所報告的內容加以組合而獲益。
第26圖描述一種方法，其中影像感測器系統首先拍攝二影像。然後將影像資料傳遞至圖形處理器。然後圖形處理器傳遞二影像各自用於儲存。稍後，圖形處理器可採用得自各影像感測器之資料而產生影像。
參考第26圖，於具體實施例中，成像系統使用者可能期望保有在稍後時間選擇變焦程度包括有效光學變焦程度的選項。於具體實施例中，藉各陣列區所拍攝之影像資料可供稍後影像處理應用來基於各影像所含之資訊用於隨後具有期望變焦程度之影像的處理。
第27圖描述一種方法，其中影像感測器系統首先拍攝二影像。然後將影像資料傳遞至圖形處理器。然後圖形處理器傳遞二影像各自用於儲存。於稍後時間，二影像各自傳遞至另一裝置。於稍後時間，裝置或系統可應用產生可採用得自各個影像感測器之資料。
參考第27圖，於具體實施例中，成像系統使用者可能期望保有在稍後時間選擇變焦程度包括有效光學變焦程度的選項。於具體實施例中，藉各陣列區所取得之影像可供一裝置利用來基於各影像中所含之資訊稍後處理具有期望變焦之期望影像。
於實施例中，變焦程度選項之連續集合或接近連續集合可呈獻給使用者。使用者可在最大縮小變焦及最大放大變焦之變焦程度間大致上連續變焦。
第28圖顯示從影像陣列觀點，一種多孔隙變焦之實施例。含207.01之矩形為主要陣列，亦即其為最大個別像素化成像區。含207.01之橢圓表示將欲成像之場景投影至1上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。含207.02之矩形為第一周邊陣列。含207.02之橢圓表示將欲成像之場景投影至207.02上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。含207.03之矩形為第二周邊陣列。含207.03之橢圓表示將欲成像之場景投影至207.03上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。
第29圖為從所成像場景之觀點，多孔隙變焦之具體實施例。矩形212.01表示成像在第28圖之主要陣列207.01上之場景部分。矩形212.02表示成像至第28圖之第一周邊207.02上之場景部分。矩形212.03表示成像至第28圖之第二周邊207.03上之場景部分。
參考第28圖，於具體實施例中，主陣列為沿其水平軸(橫軸)含約3266像素之8百萬像素陣列。成像系統投影相當於約25度視野之場景至此一陣列上。此投影係以第29圖之212.01表示。於本實例中，各像素表示該場景之約0.008度視野。
第一周邊陣列，亦即最大放大變焦陣列為沿其水平軸(橫軸)含1633像素之2百萬像素陣列。成像系統投影同一場景之較小部分，於本實例中為25度/3視野至此一陣列上。此種投影係以第29圖之212.02表示。於本實例中，各像素現在占該場景之約2/3*0.008度=0.005度視野。
第二周邊陣列，亦即中間變焦陣列為沿其水平軸(橫軸)含1633像素之2百萬像素陣列。成像系統將該場景之一部分投影至其陣列上，此處此一部分係在全視野25度至放大視野8度間之中間角度視野。此種投影係以第29圖之212.03表示。於具體實施例中，系統係設計成各像素現在表示約sqrt(2/3)*0.008度=0.0065度視野。本實例中，投影在第二周邊陣列上之場景係相當於25/3/sqrt(2/3)=10.2度視野。
一次陣列包括至少4至12百萬像素或其包含之任何範圍(例如4、6、8、10或12百萬像素)。二次陣列指示也具有相同大小(4、6、8、10、12百萬像素)。於多個實施例中，可具有多個二次陣列(1至20百萬像素或其包含之任何範圍，特別為1、2、4、6、8、10、12、14或16百萬像素)。二次陣列全部可小於1至8百萬像素之一次陣列或其包含之任何範圍(例如1、2、4、6或8百萬像素)。於若干實施例中，全部二次影像陣列可具有相同大小(且可小於一次影像陣列)。於其它實施例中，二次陣列本身的大小可改變(例如可在1、2或4百萬像素間變化)。可以是多色或單色(特別為二次陣列具有二區為綠，一區為藍及一區為紅及該項比例的倍數)。於實例中，一次陣列可具有1x變焦，及二次陣列具有更大的放大變焦(1.5x至10x或其包含之任何範圍，特別為2x、3x、或4x變焦)。於其它實施例中，一次陣列具有二次陣列之變焦程度間之一種變焦程度。一次陣列具有x之變焦程度，及一個二次陣列可具有一半(0.5)x及另一個陣列可以是2x。另一實例為四分之一(0.25)x及半(0.5)x之至少兩個縮小變焦二次陣列(1、2或4百萬像素)、1x變焦之一次陣列(2、4、8或12百萬像素)、及至少兩個放大變焦二次陣列(1、2或4百萬像素)。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方，而有像素電路在感光區下方。於若干實施例中，光敏感區可形成在基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體一側(例如背側)上，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層，且形成可從電荷儲存裝置讀取之像素讀出電路。
於本具體實施例中，於第一周邊陣列亦即最大放大變焦陣列達成3x光學變焦。於最大放大變焦陣列中，如同於主陣列，各像素負責2/3視野。
此外，於第二周邊陣列亦即中間變焦陣列達成2.4x光學變焦。於此陣列中，各陣列負責82%主陣列視野。
總體成像積體電路具有只採用相同解析度及像素大小之單一成像區時所要求之約1.5倍面積。就主陣列的成像品質無需做任何折衷。
此外，藉中間變焦陣列的存在而提供漸進變焦。
於三陣列情況下，使用提供不同變焦之多個陣列產生影像處理。
參考第24圖，於具體實施例中，可儲存三個影像中之只有一者。例如，成像系統之使用者指示偏好縮小變焦、或放大變焦、或中間變焦模式，而本例中只保留較佳影像。
參考第25圖，於具體實施例中，兩個影像可傳送至圖形處理單元，該單元使用該等影像來產生一影像，該影像係組合二影像中所含資訊。在只有主影像感測器來拍攝影像之區，圖形處理單元不會實質上變更影像。圖形處理單元在接近所報告之影像中心提供較高解析度區，於此區可從周邊陣列中心組合之資訊及放大變焦陣列所報告的內容加以組合而獲益及由放大變焦陣列及/或中間陣列報告之內容。
參考第26圖，於具體實施例中，成像系統使用者可能期望保有在稍後時間選擇變焦程度包括有效光學變焦程度的選項。於具體實施例中，藉各陣列區所拍攝之影像資料可供稍後影像處理應用來基於各影像所含之資訊用於隨後具有期望變焦程度之影像的處理。
參考第27圖，於具體實施例中，成像系統使用者可能期望保有在稍後時間選擇變焦程度包括有效光學變焦程度的選項。於具體實施例中，藉各陣列區所取得之影像可供一裝置利用來基於多陣列區所含資訊稍後處理具有期望變焦之期望影像。
第30圖顯示從影像陣列之觀點，多孔隙變焦之具體實施例。含208.01之矩形為主陣列，亦即為最大的個別像素化成像區。含208.01之橢圓表示欲成像場景投影至208.01上之成像光學系統(透鏡或多個透鏡，可能光圈)之近似程度。
含208.02之矩形為第一周邊陣列。含208.02之橢圓表示將欲成像場景投影至208.02上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。208.02、208.03、208.04、及208.05係類似第二、第三、及第四周邊陣列及第五周邊陣列。
208.06為用於成像目的之積體電路區，諸如影像之偏壓、計時、放大、儲存、處理。
於實施例中，選擇各區所在位置諸如208.06之彈性可用來最佳化布局，減少總積體電路面積及成本。
第31圖顯示從成像場景觀點，多孔隙變焦之具體實施例。矩形218.01表示成像至第208圖之主陣列208.01上之場景部分。
矩形218.02表示成像至第30圖之第一周邊陣列208.02上之場景部分。218.03、218.04及218.05也類似。
參考第30圖，於該一具體實施例中，主陣列為沿其水平軸(橫軸)含約3266像素之8百萬像素陣列。成像系統將相當於約25度視野之場景投影至此一陣列上。投影係以第31圖之218.01表示。於本實例中，各像素表示約0.008度場景視野。
第一、第二、第三、及第四陣列各自為沿其水平軸(橫軸)含1633像素之2百萬像素陣列。成像系統將部分相同場景投影至各陣列上。第一周邊陣列情況的投影係以第31圖之218.02表示。於一具體實施例中，系統係設計成各像素現在表示約0.008度/2=0.004度場景視野。於本實例中，投影至第二周邊陣列之場景相當於25度/(2*2)=6.25度。場景之不同部分係以類似方式投影至218.03、218.04、及218.05上。藉此方式，投影至由218.02至218.05所形成的組合矩形上之場景係相當於12.5度。
一次陣列包括至少4至12百萬像素或其包含之任何範圍(例如4、6、8、10或12百萬像素)。二次陣列指示也具有相同大小(4、6、8、10、12百萬像素)。於多個實施例中，可具有多個二次陣列(1至20百萬像素或其包含之任何範圍，特別為1、2、4、6、8、10、12、14或16百萬像素)。二次陣列全部可小於1至8百萬像素之一次陣列或其包含之任何範圍(例如1、2、4、6或8百萬像素)。於若干實施例中，全部二次影像陣列可具有相同大小(且可小於一次影像陣列)。於其它實施例中，二次陣列本身的大小可改變(例如可在1、2或4百萬像素間變化)。可以是多色或單色(特別為二次陣列具有二區為綠，一區為藍及一區為紅及該項比例的倍數)。於實例中，一次陣列可具有1x變焦，及二次陣列具有更大的放大變焦(1.5x至10x或其包含之任何範圍，特別為2x、3x、或4x變焦)。於其它實施例中，一次陣列具有二次陣列之變焦程度間之一種變焦程度。一次陣列具有x之變焦程度，及一個二次陣列可具有一半(0.5)x及另一個陣列可以是2x。另一實例為四分之一(0.25)x及半(0.5)x之至少兩個縮小變焦二次陣列(1、2或4百萬像素)、1x變焦之一次陣列(2、4、8或12百萬像素)、及至少兩個放大變焦二次陣列(1、2或4百萬像素)。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方，而有像素電路在感光區下方。於若干實施例中，光敏感區可形成在基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體一側(例如背側)上，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層，且形成可從電荷儲存裝置讀取之像素讀出電路。
於本具體實施例中，透過周邊陣列達成2x光學變焦。在周邊陣列中之各個像素負責1/2主陣列之視野。
總體成像積體電路具有比較若只採用相同解析度及像素大小之單一成像區時將要求面積之略小於兩倍面積。在周邊陣列內部之成像品質無需做任何折衷。
此外，變焦之進行係透過放大變焦陣列提供。
第32圖顯示從影像陣列觀點，多孔隙變焦之具體實施例。含209.01之矩形為主陣列，亦即為最大型個別像素化成像區。含209.01之橢圓表示欲成像場景投影至209.01上之光學系統(透鏡或多個透鏡，可能光圈)之近似程度。
含209.02之矩形為第一周邊陣列。含209.02之橢圓表示將欲成像場景投影至209.02上之光學系統(透鏡或多個透鏡，可能為光圈)之近似程度。209.02、209.03、209.04、209.05、209.06係類似第二、第三、及第四周邊陣列及第五周邊陣列。
209.11為用於成像目的之積體電路區，諸如影像之偏壓、計時、放大、儲存、處理。
第33圖顯示從成像場景觀點，多孔隙變焦之具體實施例。矩形219.01表示成像至第32圖之主陣列209.01上之場景部分。
矩形219.02表示成像至第32圖之第一周邊陣列209.02上之場景部分。218.03...也類似。
參考第32圖，於該一具體實施例中，主陣列為沿其水平軸(橫軸)含約3266像素之8百萬像素陣列。成像系統將相當於約25度視野之場景投影至此一陣列上。投影係以第33圖之219.01表示。於本實例中，各像素表示約0.008度場景視野。
周邊陣列各自為沿其水平軸(橫軸)含653像素之約320千像素陣列。成像系統將部分相同場景投影至各陣列上。第一周邊陣列情況的投影係以第32圖之219.02表示。於一具體實施例中，系統係設計成各像素現在表示約0.008度/2=0.004度場景視野。於本實例中，投影至第二周邊陣列之場景相當於25度/(2*3)=4.16度。場景之不同部分係以類似方式投影至219.03...上。藉此方式，投影至由219.02...所形成的組合矩形上之場景係相當於12.5度。
一次陣列包括至少4至12百萬像素或其包含之任何範圍(例如4、6、8、10或12百萬像素)。二次陣列指示也具有相同大小(4、6、8、10、12百萬像素)。於多個實施例中，可具有多個二次陣列(1至20百萬像素或其包含之任何範圍，特別為1、2、4、6、8、10、12、14或16百萬像素)。二次陣列全部可小於1至8百萬像素之一次陣列或其包含之任何範圍(例如1、2、4、6或8百萬像素)。於若干實施例中，全部二次影像陣列可具有相同大小(且可小於一次影像陣列)。於其它實施例中，二次陣列本身的大小可改變(例如可在1、2或4百萬像素間變化)。可以是多色或單色(特別為二次陣列具有二區為綠，一區為藍及一區為紅及該項比例的倍數)。於實例中，一次陣列可具有1x變焦，及二次陣列具有更大的放大變焦(1.5x至10x或其包含之任何範圍，特別為2x、3x、或4x變焦)。於其它實施例中，一次陣列具有二次陣列之變焦程度間之一種變焦程度。一次陣列具有x之變焦程度，及一個二次陣列可具有一半(0.5)x及另一個陣列可以是2x。另一實例為四分之一(0.25)x及半(0.5)x之至少兩個縮小變焦二次陣列(1、2或4百萬像素)、1x變焦之一次陣列(2、4、8或12百萬像素)、及至少兩個放大變焦二次陣列(1、2或4百萬像素)。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方，而有像素電路在感光區下方。於若干實施例中，光敏感區可形成在基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體一側(例如背側)上，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層，且形成可從電荷儲存裝置讀取之像素讀出電路。
於本具體實施例中，透過周邊陣列達成2x光學變焦。周邊陣列中之各像素負責1/2主陣列之視野。
總體成像積體電路具有比只採用相同解析度及相同像素大小之單一成像區時所要求面積之略小於1.2面積。對主陣列內部之影像品質無需做折衷。
此外，透過放大變焦陣列而提供變焦之進行。
參考第28圖，於一具體實施例中，主陣列為沿水平軸(橫軸)含約3266像素之8百萬像素陣列。該等像素具有1.4微米之線性維度。成像系統將相當於約25度視野之場景投影至此陣列上。此投影係以第29圖之212.01表示。於本實例中，各像素表示約(25度/3266)=0.008度場景視野。
第一周邊陣列為最大放大變焦陣列乃沿其水平軸(橫軸)含2540像素之2*(1.4/0.9)=3.1百萬像素陣列。成像系統將同一場景之小部分，本實例中為25度/3=8度視野投影至此陣列上。此投影係以第29圖之212.02表示。本實例中，各像素現在表示(25度/3/2540)=0.33度場景之視野角度。
第二周邊陣列亦即中間變焦陣列為沿其水平軸(橫軸)含2540像素之2*(1.4/0.9)=3.1百萬像素陣列。成像系統將相同場景之一部分投影至此陣列上，此處此部分為全視野25度至放大視野8度間之視野角度。此投影係以第29圖之212.03表示。成像系統將相同場景之一部分本實例中為25度/2=12.5度視野投影至此陣列上。此投影係以第29圖之212.03表示。本實例中，各像素現在表示(25度/2/2540)=0.005度場景之視野角度。
一次陣列包括至少4至12百萬像素或其包含之任何範圍(例如4、6、8、10或12百萬像素)。二次陣列指示也具有相同大小(4、6、8、10、12百萬像素)。於多個實施例中，可具有多個二次陣列(1至20百萬像素或其包含之任何範圍，特別為1、2、4、6、8、10、12、14或16百萬像素)。二次陣列全部可小於1至8百萬像素之一次陣列或其包含之任何範圍(例如1、2、4、6或8百萬像素)。於若干實施例中，全部二次影像陣列可具有相同大小(且可小於一次影像陣列)。於其它實施例中，二次陣列本身的大小可改變(例如可在1、2或4百萬像素間變化)。可以是多色或單色(特別為二次陣列具有二區為綠，一區為藍及一區為紅及該項比例的倍數)。於實例中，一次陣列可具有1x變焦，及二次陣列具有更大的放大變焦(1.5x至10x或其包含之任何範圍，特別為2x、3x、或4x變焦)。於其它實施例中，一次陣列具有二次陣列之變焦程度間之一種變焦程度。一次陣列具有x之變焦程度，及一個二次陣列可具有一半(0.5)x及另一個陣列可以是2x。另一實例為四分之一(0.25)x及半(0.5)x之至少兩個縮小變焦二次陣列(1、2或4百萬像素)、1x變焦之一次陣列(2、4、8或12百萬像素)、及至少兩個放大變焦二次陣列(1、2或4百萬像素)。
於具體實施例中，陣列可在單一基體上。感光層可形成在基體上方，而有像素電路在感光區下方。於若干實施例中，光敏感區可形成在基體之摻雜區(而非頂上之奈米晶體材料)諸如光二極體、固定式光二極體、部分固定式光二極體或光閘。於實施例中，影像感測器可為奈米晶體或CMOS影像感測器。於若干實施例中，一或多個影像感測器可形成在基體一側(例如背側)上，具有電荷儲存裝置從基體之該側延伸至(或接近)基體之另一側(例如前側)，其具有金屬互連層，且形成可從電荷儲存裝置讀取之像素讀出電路。
像素大小於跨越橫向維度從小於約0.5微米至3微米或其包含之任何範圍(小於約0.5至3微米平方面積或其包含之任何範圍)。於實例中，像素尺寸可小於約1.3、1.4、1.5、1.7、2、2.2或2.5微米(小於該量之平方面積)。特例為1.2及1.4微米。一次陣列可具有比二次陣列更大的像素。一次陣列可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米。一或多個二次陣列也可大於0.5、0.7、1、1.2或1.4或1.5微米至小於1、1.2、1.5、1.7、2、2.2、2.5或3微米，但將小於一次陣列。例如一次陣列可大於X而二次陣列可小於X，此處X為1.2、1.4、1.5、1.7或2等。
於本具體實施例中，於第一周邊陣列亦即最大放大變焦陣列達成3x光學變焦。於最大放大變焦陣列中，各像素係負責如同主陣列之41%視野。
除了，於第二周邊陣列，亦即中間變焦陣列達成2x光學變焦。於此陣列中，各像素負責60%主陣列之視野。
總體成像積體電路具有比只採用相同解析度及相同像素大小之單一成像區時所要求面積之略小於1.5x面積。對主陣列內部之影像品質無需做折衷。
此外，藉中間變焦陣列的存在而提供漸進變焦。
第34圖顯示採用單一影像感測器陣列之辦法(其中包圍標記313.01之完整矩形)。於具體實施例中，單一影像感測器陣列可以是12百萬像素陣列。主透鏡系統投影一影像，該影像探勘整個矩形之一子集。所利用之面積係以含標記313.01之橢圓表示。於具體實施例中，主透鏡系統係利用12百萬像素之8百萬像素子集投影。含313.02、313.03、313.04、313.05之矩形表示用於放大變焦成像之完整陣列之區。含313.02、313.03、313.04、313.05之矩形表示使用此等補充陣列所形成之影像。
第35圖顯示採用單一影像感測器陣列之辦法(其中包圍標記314.01之完整矩形)。於具體實施例中，單一影像感測器陣列可以是12百萬像素陣列。主透鏡系統投影一影像，該影像探勘整個矩形之一子集。所利用之面積係以含標記314.01之橢圓表示。於具體實施例中，主透鏡系統係利用12百萬像素之8百萬像素子集投影。含314.02-314.16之矩形表示用於放大變焦成像之完整陣列之區。含314.02-314.16之矩形表示使用此等補充陣列所形成之影像。
使用多個補充透鏡來變焦成單一關注區亦即超高解析度。
參考第36圖，主成像系統可成像整個關注場景215.01。至少二透鏡系統可將整個場景之實質上相同子部分215.02成像至至少二影像感測器區上。要言之，關注之相同區可藉至少二影像感測器區成像。如此允許此關注區具有超高解析度。特定言之，所達成之解析度可超越一旦使用單一透鏡系統藉此關注區投影至單一影像感測器上所產生的解析度，藉成像此關注區多於一次所獲得之資訊可組合來產生超高解析影像。
參考第37圖，成像至二次陣列上之關注子區可以多種方式鋪設。於實施例中，至少透鏡可產生與接近影像中心之重疊子區相對應之影像。組合由此等重疊所得資訊，可產生在影像中心之超高解析度。於實施例中，於多個額外子區相對應之至少一個透鏡允許在單次拍攝達成預定之可變變焦及放大變焦解析度。
與不同子區相對應之不同透鏡系統也在相同場景上提供略微不同之觀點。此觀點資訊組合影像處理可用來提供有關物件在場景內部的景深相關資訊。此種技術可稱作為3D成像。
於實施例中，與影像顯示系統諸如行動電話、電腦或電視上的顯示器互動之使用者可能期望改變「即時動態(on-the-fly)」所看到的影像。例如可能期望在一影像的子區上，現場或中繼變焦，期望改良解析度。於實施例中，使用者可在一子區上即時動態放大變焦，及關注的多重成像區之利用性允許即時動態高解析度放大變焦。
於實施例中，與影像顯示系統諸如行動電話、電腦或電視上的顯示器互動的使用者可能期望從2D影像表現型態「即時動態」改變成3D影像表現型態。例如可能期望現場切換或中繼切換至3D表現型態。於實施例中，使用者可在一子區即時動態切換至3D，多個透視欲錄影像之利用率允許有關物件深度之資訊表現型態。
100、400、500、600、700、800．．．量子點像素晶片結構(QDPC)、像素陣列、成像區
100．．．入射光
108、110、112．．．層
110、210、310、410、510、610、710、810、910、1010、1110、1210、1310、1410、1510、1610．．．薄膜
110、120、130、140、150、160、170、210、220、230、240、250、260、270．．．裝置
110、410、510、610、710、810．．．行電路
110、120．．．金屬層
115、215、315．．．儲存節點
120、420、520、620、720、820．．．列電路
130．．．多晶矽
130．．．帶隙
140．．．矽部分
140．．．偏壓位準
140、240、340、440、540、640、740、840、1030、1130、1240、1340、1440、1540、1640．．．源極從動件閘極
141．．．儲存節點
150．．．參考位準
150、250、350、450、550、960、1250．．．列選擇裝置(RS)
160．．．類比至數位轉換器(ADC)
170．．．影像加強電路
180．．．行緩衝器
190．．．暫存器
200．．．量子點材料、控制器
200、210、220．．．區
20201、20701、20801、20901、21901．．．主陣列
20202．．．變焦陣列
20702、20703、20802-05、20902-10、21902、21903．．．周邊陣列
20806、20911．．．區
210、220．．．IO電路
210．．．並聯
21201、21202、21203、21501-02、21601、21801-06、21901、31302-05、31402-16．．．矩形投影
220．．．串聯
221．．．第五電晶體
230．．．鎖相迴路(PLL)
300．．．製造方法
311．．．寄生薄膜電容器
312、512、612、712、812、1512．．．寄生二極體
31301、31401．．．單一影像感測器陣列
400．．．量子點溶液
411、520、620、820、911、1011、1111、1220、1320、1430、1620、1630．．．二極體
485、685、885、982、1082、1182、1285、1385、1485、1685．．．Nwell區(NW)
500．．．量子點材料處理
600．．．光檢測器
601、631、651、705、735．．．矽基體
603、633、653、707、737．．．二極體
605、639、655、703、733．．．金屬互連體
607、637、657、701、731．．．層間介電堆疊體
609、641、659、709、741、903、1003、1103．．．感光材料、敏化材料、p型敏化材料
611、643、711、743．．．透明電極、接點、頂電極
613、645、663、713、745．．．鈍化層
615、647、665、715、747．．．彩色濾波器陣列層
617、649、667、717、749．．．微透鏡
635．．．增加固定層
661．．．區
700．．．像素
794、894、1594．．．本體(bulk)
800．．．像素/晶片
801．．．光
803、807、813、823．．．電極
805．．．矽二極體、電荷儲存裝置、固定式二極體
809．．．電晶體M1、電荷移轉電晶體
811．．．感測節點
813．．．電晶體閘極
815．．．電極、參考電位
817．．．電晶體M2
819．．．電晶體M3
821．．．電晶體M4
825．．．讀出匯流排vcol
900．．．系統整合
901、1001、1101．．．基體
903、1003、1103．．．連續感光材料
905、1005．．．材料、區
907、1007．．．不透明材料
909、1009、1011．．．相鄰像素
911、1011、1111．．．P+/Nwell二極體
1000．．．輻射
1100．．．量子點結構
1105．．．層、隨後層
1107．．．金屬層、金屬區
1109．．．沈積層
1200．．．量子點(QD)
1220．．．量子點核心、QD核心
1225．．．配位基
1250．．．端官能基
1300．．．量子點布局
1400．．．光檢測器結構
1401．．．共用接點、共用格網
1402．．．像素電極
1403．．．非接觸區、區
1402．．．光檢測器幾何布局
1404．．．電氣互連體、電氣連結
1430、1432．．．閉合-簡單樣式、閉合-簡單例示說明
1450、1452．．．電氣互連體
1500．．．像素結構
1600．．．像素布局
1602．．．拜耳濾波器布局、拜耳濾波器樣式
1604．．．紅綠藍(RGB)
1608．．．RGB/IR/UV
1700．．．像素電路、偏壓電路
1800．．．量子點像素
1900．．．其它組件、記憶體
2000．．．整合系統、晶片
2002．．．實體結構
2004．．．功能組件、晶片功能組件
2008．．．晶片處理器
2010．．．晶片互連體
2100．．．應用/市場
2102．．．相機
2104．．．感測器
2108．．．可見光
2110．．．IR/UV/X光
2112．．．多光譜
2114．．．高增益
2118．．．記憶體
2120．．．高業
2122．．．消費者
2124．．．醫療
2128．．．土木工程
2130．．．軍事
2132．．．機器視覺
2134．．．感測器
2200．．．整合系統
2202．．．結構化
2204．．．特徵結構
第1圖顯示依據一實施例總體結構及區域；
第2圖為可組合此處所述實施例使用之系統組態實例之方塊圖；
第3A至18B圖例示說明「通用」像素快門配置；
第19圖顯示一實施例之垂直輪廓圖，此處積體電路之金屬互連體層屏蔽在半導體基體上之像素電路避免照射入射光；
第20圖顯示一實施例之布局(頂視圖)，此處積體電路之金屬互連體層屏蔽在半導體基體上之像素電路避免照射入射光；
第21圖為陣列操作實例之流程圖；
第22及23圖顯示從該成像場景之透視角度多孔隙變焦之一具體實施例；
第24-27圖為影像上之操作實例之流程圖；
第28-37圖顯示從該成像場景之透視角度多孔隙變焦之具體實施例；
第38圖顯示像素之配置實例；
第39圖為可用來測定該等電極中之哪一者係在作用中被施加偏壓之電子電路之實施例；
第40圖顯示一成像陣列區之實例；
第41圖顯示「自動-相位-調整」實例之流程圖；
第42圖顯示一量子點之實例；
第43A圖顯示像素之閉合-簡單幾何形狀排列之一構面；
第43B圖顯示像素之開放-簡單幾何形狀排列之一構面；
第43C圖顯示在頂面電極之一大致上較大陣列內部之一2列×3行子區；
第44A圖顯示一拜耳(Bayer)濾波器樣式；
第44B-44F圖顯示若干其它像素布局實例；
第44G-44L圖顯示不同大小之像素、布局、及用在像素布局之類型；
第44M圖顯示具有不同形狀諸如六角形之像素布局；
第44N圖顯示具有不同形狀諸如三角形之像素布局；
第44O圖顯示與一光學元件關聯而提供之一量子點像素，諸如多頻譜量子點像素或其它像素；
第44P圖顯示像素布局實例；
第45A、45B及45C圖呈示一CMOS影像感測器像素之剖面圖，其中一光學敏感材料已經與該矽二極體呈緊密接觸式整合；
第46A及46B圖呈示一CMOS影像感測器像素之剖面圖，其中一光學敏感材料已經與該矽光二極體呈緊密接觸式整合；
第47圖為電路圖顯示已經以光學敏感材料增大之一像素；
第48圖為剖面圖闡釋一種藉由結合光阻擋層於該彩色濾光片陣列或該鈍化或封裝或其組合而減少像素間之光串擾之手段；
第49圖為剖面圖闡釋一種藉由結合光阻擋層於該彩色濾光片陣列或該鈍化或封裝或其組合，及亦結合入該光學敏感材料而減少像素間之光串擾之手段；
第50A-50F圖為剖面圖闡釋製造一減少光串擾結構之手段，諸如第48圖所示；及
第51圖為該像素電路之操作流程圖。
100．．．量子點像素晶片(QDPC)
200．．．量子點材料
300．．．製造方法
400．．．量子點溶液
500．．．量子點材料處理
600．．．光檢測器
700．．．像素
800．．．像素/晶片
900．．．系統整合
1000．．．輻射
1100．．．量子點結構
1200．．．量子點
1300．．．量子點布局
1400．．．光檢測器結構
1402．．．光檢測器幾何布局
1404．．．電氣互連體
1500．．．像素結構
1600．．．像素布局
1700．．．像素電路
1800．．．量子點像素
1900．．．其它組件、記憶體
2000．．．晶片
2002．．．結構
2004．．．功能組件
2008．．．處理器
2010．．．晶片互連體
2100．．．應用/市場
2102．．．相機
2104．．．感測器
2108．．．可見光
2110．．．IR/UV/X光
2112．．．多光譜
2114．．．高增益
2118．．．記憶體
2120．．．商業
2122．．．消費者
2124．．．醫療
2128．．．土木工程
2130．．．軍事
2132．．．機器視覺
2134．．．感測器
2200．．．整合系統
2202．．．結構化
2204．．．特徵結構

Claims (24)

  1. 一種成像系統，其係包含：一第一影像感測器陣列；一第一光學系統，其係經組配來將一第一影像投影至該第一影像感測器陣列上，該第一光學系統具有一第一變焦程度；一第二影像感測器陣列；一第二光學系統，其係經組配來將一第二影像投影至該第二影像感測器陣列上，該第二光學系統具有一第二變焦程度；一第一像素電路，組配以從該第一影像感測器陣列讀取影像資料；一第二像素電路，組配以從該第二影像感測器陣列讀取影像資料；以及一電子通用快門，組配以實質上同時停止該第一影像感測器陣列與該第一像素電路間、以及該第二影像感測器陣列與該第二像素電路間之電荷整合；以及其中該第二影像感測器陣列及該第二光學系統係指向與該第一影像感測器陣列及該第一光學系統相同之方向；其中該第二變焦程度係大於該第一變焦程度，使得投影在該第二影像感測器陣列上之該第二影像為投影在該第一影像感測器陣列上之該第一影像之一放大變焦部分；及 其中該第一影像感測器陣列包括至少4百萬像素；及其中該第二影像感測器陣列包括之像素數目為該第一影像感測器陣列中之像素數目之半數或以下。
  2. 如請求項1之成像系統，其中該第一影像感測器陣列包括第一像素區之一第一陣列，及該第二影像感測器陣列包括第二像素區之一第二陣列，其中第一像素區中之各者係大於第二像素區中之各者。
  3. 如請求項1之成像系統，其係進一步包含一第三影像感測器陣列及組配來將一第三影像投影至該第三影像感測器陣列上之一第三光學系統，該第三光學系統具有一第三變焦程度；其中該第三影像感測器陣列及該第三光學系統係指向與該第一影像感測器陣列及該第一光學系統相同之方向。
  4. 如請求項3之成像系統，其中該第三變焦程度係大於該第二變焦程度。
  5. 如請求項3之成像系統，其中該第三變焦程度係小於該第一變焦程度。
  6. 如請求項3之成像系統，其中該第三影像感測器陣列包括與該第二影像感測器陣列相等數目之像素。
  7. 如請求項3之成像系統，其中該第三影像感測器陣列包括第三像素區之一第三陣列，其中第三像素區中之各者係小於第一像素區中之各者。
  8. 如請求項3之成像系統，其中該第一影像感測器陣列、該第二影像感測器陣列及該第三影像感測器陣列係形成在同一基體上。
  9. 如請求項1之成像系統，其係進一步包含用以選擇一變焦程度之一使用者介面控制裝置，及從該第一感測器陣列及該第二感測器陣列讀取出影像且基於所選之該變焦程度而產生一輸出影像之電路。
  10. 如請求項1之成像系統，其中當該第一變焦程度係經擇定時，係選擇該第一影像用於輸出。
  11. 如請求項1之成像系統，其中當該第一變焦程度係經擇定時，係使用該第二影像來加強該第一影像。
  12. 如請求項1之成像系統，其中當該第一變焦程度係經擇定及該第一影像係用來加強該第二影像時，係選擇該第二影像用於輸出。
  13. 一種成像系統，其係包含：一半導體基體；多個影像感測器陣列，包括一一級影像感測器陣列及多個二級影像感測器陣列；多個光學系統，其包括針對各個影像感測器陣列之至少一個光學系統；其中該等光學系統各自具有一不同變焦程度；該等影像感測器陣列各自包括形成在該基體上之像素電路，用以從該個別影像感測器陣列讀取一影像信號，其中該等影像感測器陣列各自之像素電路包括切換 電路；操作式地耦接至該等影像感測器陣列中之各者之切換電路之一控制電路；一第一像素電路，組配以從該一級影像感測器陣列讀取影像資料；一第二像素電路，組配以從該等多個二級影像感測器陣列讀取影像資料；以及一電子通用快門，組配以實質上同時停止該一級影像感測器陣列與該第一像素電路間、及該等二級影像感測器陣列中的一選定之一或多者與該第二像素電路間之電荷整合。
  14. 如請求項13之成像系統，其中該控制電路係經組配來實質上同時切換該切換電路以對該等影像感測器陣列中之各者提供該電子通用快門。
  15. 如請求項13之成像系統，其中用於該等二級影像感測器陣列之該等光學系統包括具有變焦程度大於該一級影像感測器陣列之變焦程度的至少二個別光學系統，及具有變焦程度小於該一級影像感測器陣列之變焦程度的至少二個別光學系統。
  16. 如請求項13之成像系統，其中各像素區包含在該半導體基體之一第一側上之一光學敏感區，其中該像素電路包括在該半導體基體之一第二側上針對該個別像素區之讀出電路。
  17. 如請求項13之成像系統，其中該一級影像感測器陣列包 括與該成像系統之全解析度相對應之像素數目，及其中該等二級影像感測器陣列中之各者包括低於該成像系統之全解析度之像素數目。
  18. 一種成像系統，其係包含：一第一影像感測器陣列，包含用以從該第一影像感測器陣列讀取出一信號之偏位像素電極之陣列，其中該等像素電極之陣列係偏位達小於該第一影像感測器之一像素區大小；一第二影像感測器陣列；經組配來選擇偏位像素電極之陣列中之一者而用以從該第一影像感測器陣列讀取出一信號之電路，其中組配來選擇偏位像素電極之陣列中之一者之該電路係組配來選擇出當得自該第一影像感測器陣列之影像資料與得自該第二影像感測器陣列之影像資料組合時提供最高之超解析度的偏位像素電極之陣列；以及從該第一影像感測器陣列及該第二影像感測器陣列讀取出影像資料之電路。
  19. 如請求項18之成像系統，其中經組配來選擇偏位像素電極之陣列中之一者之電路係經組配來選擇出提供與該第二影像感測器陣列有最小影像重疊的偏位像素電極之陣列。
  20. 一種從影像感測器系統產生影像之方法：從一第一影像感測器陣列，由與該第一影像感測器陣列之像素區相對應之一第一位置集合中讀取出一第 一影像；及從該第一影像感測器陣列，由與該第一影像感測器陣列之像素區相對應之一第二位置集合中讀取出一第二影像；從一第二影像感測器陣列中讀取出一第三影像；及使用該第一影像、該第二影像及該第三影像來選擇該第一位置集合或該第二位置集合，用以從該第一影像感測器陣列中讀取出一接續影像。
  21. 如請求項20之方法，其係進一步包含於與得自該第一影像感測器陣列之接續影像實質上同時，從該第二影像感測器陣列讀取一接續影像。
  22. 如請求項21之方法，其係進一步包含從讀自該第二影像感測器陣列之接續影像及讀自該第一影像感測器陣列之接續影像，產生一超解析度影像。
  23. 如請求項20之方法，其中該第二影像感測器陣列係指向與該第一影像感測器陣列之相同方向及具有與該第一影像感測器陣列不同的變焦程度。
  24. 一種成像系統，其係包含：一第一影像感測器陣列，包含用以從該第一影像感測器陣列讀取出一信號之偏位之像素電極陣列，其中該等像素電極陣列係以小於該第一影像感測器之一像素區大小偏位；一第二影像感測器陣列；組配來選擇用以從該第一影像感測器陣列讀取出 一信號之該等偏位之像素電極陣列中之一者的電路，其中組配來選擇該等偏位之像素電極陣列中之一者之該電路係組配來選擇提供與該第二影像感測器陣列有最小影像重疊的偏位之像素電極陣列；以及用以從該第一影像感測器陣列及該第二影像感測器陣列讀取出影像資料之電路。
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