TWI506684B - 電子元件及其製造方法 - Google Patents

Description

電子元件及其製造方法

本案係關於一種電子元件及其製作方法。尤其，本案係以抑制層與元件層一起燒結來抑制元件層燒結的收縮，並考慮抑制層對於整體電性影響的電子元件。

在資訊與無線通訊結合的市場趨勢，以及現代人對於電子產品的多功能與攜帶便利性等要求下，各種電子產品中的電子元件也隨之趨向更加輕薄短小。以其中的被動元件來看，積層陶瓷元件的應用範圍相當廣泛。然而，若要達到輕薄短小且同時要維持良好的電性，除了從原材料的性質進行改善外，更可由製程方向著手，達到更好的電子元件特性。

現今的積層陶瓷元件1如第一圖所示，其製作方法係將積層陶瓷層11經由燒結製程後，再於積層陶瓷層11的兩端提供端電極12，以使積層陶瓷元件1可與外接電路(圖式未示出)連接。然而，在端電極12的浸鍍(dipping)製程等各種製程下，端電極的電極深度d₁₂₁ 控制不易，因此電極深度d₁₂₁ 的大小很容易產生不小的差距。由於各種電子元件的特性都與電極間的距離有極大的關係，(例如：電阻器的電阻值與電極間距離呈正比，平板電容器的電容值與電極間距離呈反比)，因此如果整批電子元件的電極深度d₁₂₁ 之差異越大，即代表其端電極間距離的電極距離d₁₂₂ 差異越大，而會嚴重影響到整批電子元件的良率。

再者，積層陶瓷元件的燒結方法如第二圖所示，積層陶瓷生坯21會放在承載陶瓷基板24上進行燒結。然而，在高 溫燒結的過程中，由於積層陶瓷生坯21與承載陶瓷基板24之間會有一些反應的發生，而嚴重影響電子元件整體的特性。此外，積層陶瓷生坯21在進行燒結時，由於陶瓷燒結本身的緻密化過程，必然會有收縮現象的產生，因此燒結完成的積層陶瓷層11將因內部收縮等因素，而增添電子元件整體特性的不穩定性。

本案申請人鑑於習知技術中的不足，經過悉心試驗與研究，並一本鍥而不捨之精神，終構思出本案「電子元件及其製造方法」，以結合抑制層來抑制燒結收縮之方法，並透過抑制層的選擇，使電極深度的差異對於整體電性的差異降到最低。如此一來，整批電子元件的電性差異可降至最低，以進一步提升整體的良率。

為了增進積層陶瓷元件的良率，本發明透過選擇具有一特殊相對電性的材料來作為抑制元件層收縮的抑制層。藉由抑制層材料與元件層材料本身電性的相對關係的選擇，而使端電極的深度對於整體電性的影響能降至最低。

為了達到上述目的，本發明提出一種具有一特定電性的電子元件，其包括：一燒結元件層，其具有一第一電性；以及一燒結抑制層，其具有一第二電性，且與該燒結元件層形成一並聯狀態，其中該第二電性的大小須使該電子元件在該並聯狀態下，該特定電性係由該第一電性主導。

為了達到上述目的，本發明另提出一種具有一特定電性的電子元件，其包括：一元件層，其具有一第一電性以及一第一燒結收縮量；以及一抑制層，其具有一第二電性以及一 第二燒結收縮量，並位於該元件層上，其中若該電子元件為一電阻器以及一電感器其中之一，該第一電性小於該第二電性，以及若該電子元件為一電容器，該第一電性大於該第二電性。

為了達到上述目的，本發明再提出一種具有一特定電性的電子元件，其包括：一燒結元件層，其具有一第一電性；以及一燒結抑制層，其具有一第二電性，且與該燒結元件層形成一並聯狀態，其中該第二電性的大小須使該電子元件在該並聯狀態下，該特定電性係由該第一電性主導。

為了達到上述目的，本發明還提出了一種具有一元件電性的電子元件，其包括：一燒結元件層，其具有一第一電性；以及一燒結抑制層，具有一第二電性，且該第二電性之大小致使該元件電性由該第一電性主導。

本案所提出之「電子元件及其製造方法」將可由以下的實施例說明而得到充分瞭解，使得熟習本技藝之人士可以據以完成之，然而本案之實施並非可由下列實施例而被限制其實施型態，熟習本技藝之人士仍可依據除既揭露之實施例的精神推演出其他實施例，該等實施例皆當屬於本發明之範圍。

請參閱第三圖(a)，其係為本發明的電子元件3的示意圖。其中為了能充分了解電子元件3的整體結構，第三圖(a)對於電子元件3進行了部份的解剖。電子元件3包括元件層31、端電極32、第一抑制層331以及第二抑制層332，而整體的電子元件3具有一特定電性，元件層31具有一第一電性，第二抑制層332具有一第二電性，左側端電極深度為電 極深度d₃₂₁ ，左右兩個端電極之間的距離為電極距離d₃₂₂ 。雖然右側端電極深度可能與左側端電極深度有所不同，但是左右兩側的端電極深度都會對電極間的距離造成影響，進而影響整體電子元件3的特定電性，然而左右兩側的電極深度的影響方式並無不同，因此僅以左側端電極深度作為代表進行說明。同樣地，雖然第一抑制層331的電性與第二抑制層332的電性可以互不相同，但是兩者對於整體電性的影響方式並無差異，因此僅以第二抑制層的第二電性作為代表進行說明。另外，為了方便了解端電極32於電子元件3上的位置，端電極32的厚度以較為誇大的方式表現，實際上端電極32可透過薄膜的方式，鍍置在電子元件3的兩端。

由於端電極32係用以與外接電路進行電性連接，因此端電極32可位於元件層31、第一抑制層331以及第二抑制層332的共同側表面，且端電極32同時與元件層31、第一抑制層331以及第二抑制層332進行電性連接，因此本發明電子元件3的各個元件間的電性關係如第三圖(b)所示，其中第三圖(b)之各個元件符號所代表的元件皆對應第三圖(a)的各個元件符號所代表的元件，並且元件層31、第一抑制層331以及第二抑制層332係以並聯的方式進行電性連接，而形成電子元件3整體的特定電性。

請合併參閱第三圖(a)以及第三圖(b)。由於第二抑制層332係形成於元件層31上，而端電極32係以電子元件3的整體進行如浸鍍製程等製程方法所產生，因此端電極32係以外圍包覆的方式，將第一抑制層331、第二抑制層332與元件層31的兩端包覆於其中。故，由於元件層31僅有其兩端與端電極32接觸，所以電極深度d₃₂₁ 並不影響元件層31的 電性表現，但由於第一抑制層331以及第二抑制層332除了兩端與端電極32接觸外，其分別有部份下表面或上表面亦被端電極32所覆蓋，因此電極深度d₃₂₁ 會對於抑制層的電性表現產生影響。

在先前技術中，由於元件層本身的上下表面皆受端電極覆蓋，而使直接代表整體電性的元件層電性無法擺脫電極深度d₁₂₁ 的影響。因此，本發明的電子元件3將電極深度d₃₂₁ 的影響轉移到第一以及第二抑制層331,332上，並針對第一以及第二抑制層331,332的電性值大小進行材料的選擇，使整體電子元件的特定電性不受第一以及第二抑制層331,332影響，而由元件層31所主導。故，特定電性可忽略電極深度d₃₂₁ 的影響，僅需考慮元件層31的電性控制即可。

在一實施例中，電子元件3係為一積層陶瓷元件，而該積層陶瓷元件係用以作為一電阻器，因此特定電性、第一電性以及第二電性分別為特定電阻值、第一電阻值以及第二電阻值。由於並聯狀態下特定電阻值的倒數等於第一電阻值以及第二電阻值的倒數相加，因此第二電阻值應大於第一電阻值，以使第一電阻值來主導特定電阻值的大小。較佳地，第二電阻值遠大於第一電阻值，使第二電阻值可直接忽略。

在一實施例中，該積層陶瓷元件係用以作為一電容器，因此特定電性、第一電性以及第二電性分別為特定電容值、第一電容值以及第二電容值。由於並聯狀態下的特定電容值等於第一電容值以及第二電容值的相加，因此第二電容值應小於第一電容值，以使第一電容值來主導特定電容值的大小。較佳地，第二電容值遠小於第一電容值，使第二電容值可直接忽略。

在一實施例中，該積層陶瓷元件係用以作為一電感器，因此特定電性、第一電性以及第二電性分別為特定電感值、第一電感值以及第二電感值。由於並聯狀態的電感值公式係與並聯狀態的電阻值公式相對應，因此第一電感值與第二電感值的關係係與第一電阻值與第二電阻值的關係相同。

由於第一以及第二抑制層331,332的電性選擇已使其電性可被忽略，導致電子元件3的特定電性由元件層31的第一電性所主導，而使會受電極深度d₃₂₁ 的影響的第一以及第二抑制層331,332與特定電性的大小無關。

在上述實施例中，該電子元件3亦可僅有一抑制層331，以抑制元件層31燒結時的收縮量，並同時減少電極深度d₃₂₁ 對於電子元件特性的影響量。

請參閱第四圖，其係為本發明的電子元件生坯4在燒結製程下的示意圖。其中電子元件生坯4具有元件層生坯41、第一抑制層生坯431以及第二抑制層生坯432，第一抑制層生坯431以及第二抑制層生坯432的中間夾有元件層生坯41，而電子元件生坯4以第一抑制層生坯431與承載基板44進行接觸，並透過承載基板44置入一加熱爐(圖式未示出)，以一燒結溫度進行一燒結製程。

經燒結後，元件層生坯41即形成第三圖(a)中的元件層31，而第一抑制層生坯431以及第二抑制層生坯431分別形成第三圖(a)中的第一抑制層331以及第二抑制層332。而元件層31與第一以及第二抑制層331,332係透過燒結製程的方式所形成，因此其亦可分別稱為燒結元件層以及燒結抑制層。

元件層生坯41在該燒結溫度下形成的元件層31會有一第一收縮量，第二抑制層生坯432在該燒結溫度下形成的第 二抑制層332會有一第二收縮量(第一抑制層生坯431經燒結後亦有一收縮量，其與第二收縮量效果相同，因此僅以第二抑制層生坯432以及第二收縮量作為代表來說明)。

在一實施例中，元件層生坯41中更包含陶瓷生坯以及電極生坯。由於陶瓷生坯與電極生坯在燒結後各自的收縮率有所差異，因此燒結後位於元件層中所產生的陶瓷層以及電極層將因收縮率的不同，而使得電極層出現電極不連續的現象。為了抑制陶瓷層的收縮率，而使陶瓷層與電極層之間的收縮率差異降低，第二抑制層生坯432的第二收縮率應小於元件層生坯41的第一收縮率，使得第二收縮量小於第一收縮量，進而導致元件層生坯41中與第二抑制層生坯432接觸的部份，會受到第二抑制層生坯的收縮抑制，而降低其在接觸表面上的收縮量。同樣地，相對較為外側的元件層生坯41受到的抑制效果亦會向內傳遞到內側的元件層生坯41，而導致整體的抑制效果。

在一實施例中，由於第二收縮量小於第一收縮量，因此元件層生坯41在收縮的過程中，與第二抑制層生坯432接觸的平面皆會受到一收縮抑制力。由於整個平面都受到抑制力抑制的效果，因此整個平面的微結構分佈會較為均勻。此外，由於元件層生坯41的內側亦受到收縮抑制力的影響，進而使元件層31整體的微結構分佈較為均勻。因為陶瓷顆粒本身的電性質會受到其顆粒的大小的影響而產生變化，所以均勻的微結構分佈亦可使整體元件層31的電性質較為固定，而使整批的電子元件的電性質較為相近，而有較高的良率。

在一實施例中，元件層31具有一第一開始燒結溫度，第二抑制層332具有一第二開始燒結溫度。該第一開始燒結溫 度可小於該第二開始燒結溫度，使得元件層生坯41在第二抑制層生坯尚未進行收縮時，先進行燒結收縮。如此一來，由於第二抑制層生坯尚未有收縮的產生，而更能抵抗元件層生坯41的收縮現象，進而加強抑制收縮的效果。

在一實施例中，第一抑制層生坯431的材料亦可選用與承載基板44較不易反應的材料，以使元件層生坯41在燒結過程中，可透過第一抑制層生坯431的阻隔，而避免與承載基板44產生反應。就算仍有部分的第一抑制層生坯431與承載基板44產生反應，由於電子元件3的特定電性係由元件層31的第一電性所主導，因此該反應的存在並不會對特定電性產生影響。

請參閱第五圖，其係為本發明電子元件的製作流程，其步驟包括：(S51)形成具有第一電性的燒結元件層；(S52)於燒結元件層上形成具有第二電性的燒結抑制層；(S53)升溫至一燒結溫度進行燒結；以及(S54)於燒結元件層與燒結抑制層兩者同一側表面形成端電極。

在步驟S51中，先形成一未燒結的燒結元件層，亦即第四圖所示的元件層生坯41。該未燒結的燒結元件層具有一第一電性以及一第一收縮率。

在步驟S52中，於未燒結的燒結元件層上形成一未燒結的燒結抑制層，亦即第四圖所示的抑制層生坯431及/或432。該未燒結的燒結抑制層具有一第二電性以及一第二收縮率。其中該燒結抑制層的材料選擇，需使第二電性對於整體電子元件的元件電性的影響相對較小，而由第一電性來主導元件電性。例如：若電子元件是一電阻器或電感器時，第一電性應小於第二電性；若電子元件是一電容器時，第二電性 應小於第一電性。

在步驟S53中，由於燒結的過程中，燒結元件層以及燒結抑制層會因其各自的燒結收縮率的影響，而在該燒結溫度下分別產生一第一燒結收縮量以及第二燒結收縮量，因此應控制第二燒結收縮量小於第一燒結收縮量，藉此使燒結抑制層在該燒結溫度下可抑制燒結元件層的收縮現象。此外，該燒結溫度應大於燒結元件層的第一開始燒結溫度，以確保燒結元件層已產生燒結收縮的現象。

由於只要燒結抑制層的第二收縮量小於燒結元件層的第一收縮量，燒結抑制層本身亦可沒有進行燒結收縮(亦即第二收縮量為零)，因此，在一實施例中，該燒結溫度可大於燒結抑制層的第二開始燒結溫度；在另一實施例中，該燒結溫度亦可小於第二開始燒結溫度。在又一實施例中，該第二開始燒結溫度應大於該第一開始燒結溫度，以提高燒結抑制層對於燒結元件層的收縮抑制之效果。

在本發明之一實施例中，抑制層的材料選擇可依未燒結前的狀態進行選擇，亦即可依抑制層生坯與元件層生坯的電性關係進行選擇。在另一實施例中，抑制層的材料選擇可依燒結後的狀態進行選擇，亦即可依抑制層與元件層的電性關係進行選擇。在又一實施例中，由於未燒結的抑制層生坯以及元件層生坯於電性上的相對關係與燒結後的抑制層以及元件層於電性上的相對關係並無變化，因此可依未燒結的抑制層生坯特性或以燒結後的抑制層特性進行材料的選擇。

請參閱第六圖，其係以電阻為例，比較有無抑制層的狀況下，不同的電極深度對於電阻值之影響。圖中的曲線61係代表不具有抑制層的電阻器在不同電極深度下的電阻值， 而圖中的曲線62係代表本發明中具有抑制層的電阻器在不同電極深度下的電阻值。由圖可明顯看出，曲線62在不同的電極深度下，並未有太大的電阻變化，而曲線61會隨著電極深度的增加，而明顯有下降的現象。由此可知，不具有抑制層的電阻器由於電極深度的增加，使得其電極間的距離減少，而降低了本身的電阻值；相對地，具有抑制層的電阻器將電極間距離對電阻值的影響力轉移到抑制層上，並且因抑制層的電阻值大於元件層的電阻值，使得在抑制層與元件層並聯的狀態下，電極間距離對整體電阻值的影響力明顯受到抑制層對整體電阻值影響不大的緣故，使得曲線61不因電極深度的增加而有劇烈的改變。

再者，由於電極深度控制不易，因此就算電極深度設定為500μm，每一個製造出來的電阻器的電極深度仍會有一定的差異。以電極深度500μm為例，曲線61中的電阻值明顯有劇烈的變化，而曲線62的電阻值相對穩定。由此可知，由於電極深度控制不易，不具抑制層的每一個電阻器之間的電極深度之差異將直接表現在其電阻值上，再者，由於沒有抑制層的存在，元件層內部的顆粒尺寸相對較為不均勻，而使得元件層的電性也會有異常變化；相對地，具有抑制層的每一個電阻器之間的電極深度差異會透過抑制層來反應在電阻值上，而抑制層的電阻值較大，使電極深度的影響力在並聯狀態下相對較不明顯，再者，抑制層的存在也造成元件層內部顆粒尺寸較為均勻，而使得元件層的電性較不會有差異。

請參閱下頁表一，其係以電阻為例，比較有無抑制層的狀況下電阻值的差異。表中的實驗數據係由5000顆電阻器隨機抽樣20顆電阻器於室溫25℃下所量測出來的電阻值。其 中電阻1係代表不具有抑制層的電阻器，而電阻二係代表具有抑制層的電阻器。

由上表來看，電阻1的極大值(11280Ω)大於電阻2的極大值(11110Ω)，而電阻1的極小值(9800Ω)小於電阻2的極小值(10460Ω)。由此可知，不具有抑制層的電阻1其電阻值的變化明顯較具有抑制層的電阻2大。請參閱第七圖，其係以表一的數據所繪製而成，用以表示電阻值的分布範圍。由圖可明顯看出，具有抑制層的電阻2其電阻值分布範圍較窄，相對於不具有抑制層的電阻1有較高的良率。

實施例

1.一種具有一特定電性的電子元件，其包括：一燒結元件層，其具有一第一電性；以及一燒結抑制層，其具有一第二電性，且與該燒結元件層形成一並聯狀態，其中該第二電性的大小須使該電子元件在該並聯狀態下，該特定電性係由該第一電性主導。

2.如實施例1中的電子元件，其中該電子元件為一電阻器時，該特定電性、該第一電性以及該第二電性皆為電阻值，且該第二電性大於該第一電性，以使該特定電性以該第一電性主導。

3.如實施例1~2中的任何一個實施例的電子元件， 其中該電子元件為一電容器時，該特定電性、該第一電性以及該第二電性皆為電容值，且該第二電性小於該第一電性，以使該特定電性以該第一電性主導。

4.如實施例1~3中的任何一個實施例的電子元件，其中該電子元件為一電感器時，該特定電性、該第一電性以及該第二電性皆為電感值，且該第二電性大於該第一電性，以使該特定電性以該第一電性主導。

5.如實施例1~4中的任何一個實施例的電子元件，其中該燒結元件層以及該燒結抑制層在一燒結溫度下，分別具有一第一收縮量以及一第二收縮量，且該第一收縮量大於該第二收縮量，以使該燒結抑制層在該燒結溫度下抑制該燒結元件層的收縮。

6.如實施例1~5中的任何一個實施例的電子元件，其中該燒結元件層具有一第一開始燒結溫度，該燒結抑制層具有一第二開始燒結溫度，且該第一開始燒結溫度低於該第二開始燒結溫度。

7.如實施例1~6中的任何一個實施例的電子元件更包括：一端電極，其位於該元件層與該抑制層兩者同一側表面。

8.一種電子元件，其包括：一元件層，其具有一第一電性以及一第一燒結收縮量；以及一抑制層，其具有一第二電性以及一第二燒結收縮量，並位於該元件層上，其中若該電子元件為一電阻器以及一電感器其中之一，該第一電性小於該第二電性，以及若該電子元件為一電容器，該第一電性大於該第二電性。

9.如實施例8中的電子元件，其中該元件層具有一第 一開始燒結溫度，該抑制層具有一第二開始燒結溫度，且該第一開始燒結溫度低於該第二開始燒結溫度。

10.如實施例8~9中的任何一個實施例的電子元件更包括：一端電極，其位於該元件層與該抑制層兩者同一側表面。

11.如實施例8~10中的任何一個實施例的電子元件，其中該第一燒結收縮量以及該第二燒結收縮量分別為該元件層以及該抑制層於一燒結溫度下所產生的收縮量。

12.如實施例8~11中的任何一個實施例的電子元件，其中該第一燒結收縮量大於該第二燒結收縮量。

13.一種電子元件的製造方法，該方法的步驟包括：於具有一第一電性的一燒結元件層上形成具有一第二電性的一燒結抑制層上，其中若該電子元件為一電阻器或一電感器時，該第一電性小於該第二電性，以及若該電子元件為一電容器時，該第一電性大於該第二電性；以及將該燒結元件層以及該燒結抑制層於一燒結溫度下一起燒結。

14.如實施例13中的方法之步驟更包括：於經燒結後的該燒結抑制層以及該燒結元件層兩者同一側表面上形成一端電極。

15.如實施例13~14中的任何一個實施例中的方法，其中該第一燒結收縮量以及該第二燒結收縮量分別為該燒結元件層以及該燒結抑制層於該燒結溫度下所產生的收縮量。

16.如實施例13~15中的任何一個實施例中的方法，其中該燒結元件層具有一第一開始燒結溫度，該燒結抑制層具有一第二開始燒結溫度，且該第一開始燒結溫度低於該第二開始燒結溫度。

17.如實施例13~16中的任何一個實施例中的方法，其中該燒結溫度大於該第一開始燒結溫度。

18.如實施例13~17中的任何一個實施例中的方法，其中該燒結溫度大於該第二開始燒結溫度。

19.如實施例13~18中的任何一個實施例中的方法，該燒結元件層以及該燒結抑制層在該燒結溫度下，分別具有一第一收縮量以及一第二收縮量，且該第二收縮量小於該第一收縮量，以使該燒結抑制層在該燒結溫度下抑制該燒結元件層的收縮。

20.一種電子元件，其具有一元件電性，其包括：一燒結元件層，其具有一第一電性；以及一燒結抑制層，具有一第二電性，且該第二電性之大小致使該元件電性由該第一電性主導。

以上所述實施例僅係為了方便說明而舉例，並非限制本發明。因此熟悉本技藝之人士在不違背本發明之精神，對於上述實施例進行修改、變化，然皆不脫如附申請專利範圍所欲保護者。

1‧‧‧積層陶瓷元件

11‧‧‧積層陶瓷層

12,32‧‧‧端電極

d₁₂₁ ,d₃₂₁ ‧‧‧電極深度

d₁₂₂ ,d₃₂₂ ‧‧‧電極距離

21‧‧‧積層陶瓷生坯

24‧‧‧承載陶瓷基板

3‧‧‧電子元件

31‧‧‧元件層

331‧‧‧第一抑制層

332‧‧‧第二抑制層

4‧‧‧電子元件生坯

41‧‧‧元件層生坯

431‧‧‧第一抑制層生坯

432‧‧‧第二抑制層生坯

44‧‧‧承載基板

S51-S54‧‧‧步驟

第一圖為現今的積層陶瓷元件之示意圖；第二圖為現今的積層陶瓷元件的燒結方法之示意圖；第三圖(a)為本發明的電子元件的示意圖；第三圖(b)為本發明的電子元件中各個元件間的電性連接關係圖；第四圖為本發明的電子元件生坯在燒結製程下的示意 圖；第五圖為本發明電子元件的製作流程；第六圖為有無抑制層的電阻器在不同的電極深度下其電阻值的數據圖；以及第七圖為有無抑制層的電阻器的電阻值數據圖。

3‧‧‧電子元件

31‧‧‧元件層

32‧‧‧端電極

331‧‧‧第一抑制層

332‧‧‧第二抑制層

d₃₂₁ ‧‧‧電極深度

d₃₂₂ ‧‧‧電極距離

Claims (12)

1. 一種電子元件，其包含：一燒結元件層，其具有一第一電性、一上表面與一下表面；一第一燒結抑制層，其具有一第二電性，並覆蓋於該上表面；以及一第二燒結抑制層，其具有一第三電性，並覆蓋於該下表面，其中該第一燒結抑制層、該第二燒結抑制層及該燒結元件層形成一並聯狀態；以及一端電極，位於該燒結元件層、該第一燒結抑制層與該第二燒結抑制層三者之同一側表面；其中，該電子元件具有一第四電性，而該第四電性與該第二電性之差值以及該第四電性與該第三電性之差值，皆大於該第四電性與該第一電性之差值，其中該第一電性、該第二電性、該第三電性與該第四電性皆為電阻值、電感值或電容值。
2. 如申請專利範圍第1項所述之電子元件，其中該電子元件為一電阻器，該第一電性、該第二電性、該第三電性以及該第四電性皆為電阻值，且該第二電性大於該第一電性，以使該特定電性以該第一電性主導。
3. 如申請專利範圍第1項所述之電子元件，其中該電子元件為一電感器，該第一電性、該第二電性、該第三電性以及該第四電性皆為電感值，且該第二電性大於該第一電性，以使 該特定電性以該第一電性主導。
4. 如申請專利範圍第1項所述之電子元件，其中該電子元件為一電容器，該第一電性、該第二電性、該第三電性以及該第四電性皆為電容值，且該第二電性小於該第一電性，以使該特定電性以該第一電性主導。
5. 如申請專利範圍第1項所述之電子元件，其中該燒結元件層、該第一燒結抑制層以及該第二燒結抑制層在一燒結溫度下，分別具有一第一收縮量、一第二收縮量以及一第三收縮量，且該第一收縮量大於該第二收縮量以及該第三收縮量，以使該第一燒結抑制層及該第二燒結抑制層在該燒結溫度下抑制該燒結元件層的收縮。
6. 一種電子元件，其包含：一元件層，其具有一第一電性以及一第一燒結收縮量；一第一抑制層，其具有一第二電性以及一第二燒結收縮量，並覆蓋於該元件層之上表面；以及一第二抑制層，其具有一第三電性以及一第三燒結燒縮量，並覆蓋於該元件層之下表面；其中，該第一燒結收縮量、該第二燒結收縮量以及該第三燒結收縮量分別為該元件層、該第一抑制層以及該第二抑制層於一燒結溫度下所產生的收縮量，且該第二燒結收縮量與該第三燒結收縮量皆小於該第一燒結收縮量，以使該第一抑制層與第二抑制層在該燒結溫度下抑制該元件層的收縮；其中若該電子元件為一電阻器以及一電感器其中之一， 該第一電性小於該第二電性與該第三電性，以及若該電子元件為一電容器，該第一電性大於該第二電性與該第三電性，其中該第一電性、該第二電性與該第三電性皆為電阻值、電感值或電容值。
7. 如申請專利範圍第6項所述之電子元件，更包含：一端電極，其位於該元件層、該第一抑制層以及該第二抑制層三者同一側表面。
8. 如申請專利範圍第6項所述之電子元件，其中該第一燒結收縮量、該第二燒結收縮量以及該第三燒結收縮量分別為該元件層、該第一抑制層以及該第二抑制層於一燒結溫度下所產生的收縮量。
9. 一種電子元件的製造方法，其步驟包含：於具有一第一電性的一燒結元件層之上表面形成具有一第二電性的一第一燒結抑制層；於該燒結元件層之下表面形成具有一第三電性的一第二燒結抑制層；其中若該電子元件為一電阻器或一電感器時，該第一電性小於該第二電性與該第三電性，以及若該電子元件為一電容器時，該第一電性大於該第二電性與該第三電性，其中該第一電性、該第二電性與該第三電性皆為電阻值、電感值或電容值；以及將該燒結元件層、該第一燒結抑制層以及該第二燒結抑制層於一燒結溫度下一起燒結。
10. 如申請專利範圍第9項所述之方法，更包含：於經燒結後的該第一燒結抑制層、該第二燒結抑制層以及該燒結元件層三者同一側表面上形成一端電極。
11. 如申請專利範圍第9項所述之方法，其中該燒結元件層具有一第一開始燒結溫度，該第一燒結抑制層具有一第二開始燒結溫度，該第二燒結抑制層具有一第三開始燒結溫度，且該第一開始燒結溫度低於該第二開始燒結溫度與該第三開始燒結溫度。
12. 如申請專利範圍第10項所述之方法，其中該燒結元件層、第一燒結抑制層以及該第二燒結抑制層在該燒結溫度下，分別具有一第一收縮量、一第二收縮量以及一第三收縮量，且該第二收縮量與該第三收縮量小於該第一收縮量，以使該第一燒結抑制層以及該第二燒結抑制層在該燒結溫度下抑制該燒結元件層的收縮。