TWI455288B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構，且特別是有關於一種整合主動元件、複數個半導體元件及被動元件元單一基板之半導體結構。

在半導體裝置中，舉例來說，會同時需要金屬氧化半導體與其他半導體元件。一般來說，會將金屬氧化半導體與其他半導體元件以分開的製程，分別形成在不同的基板上，再於封裝過程中，利用打線將不同基板上的金屬氧化半導體與其他半導體元件作電性連接。

當一金屬氧化半導體與一半導體元件整合在一起時，需要保留一段打線接合的空間。若一金屬氧化半導體與多個半導體元件整合時，則需要保留更多打線接合的空間。因此，不但不利於整體裝置微型化，且使得半導體裝置的製程複雜，並提高生產成本高。而且，金屬氧化半導體與其他半導體元件之間電性連接的失誤率會比較高，且效果不佳。

本發明係有關於一種半導體結構，藉由簡化的製程，將第一半導體元件、第二半導體元件、主動元件及被動元件整合於單一基板上。 相較於一般技術，實施例之半導體結構的製造方法簡單且成本低，製造完成之半導體結構體積小，有利於微型化。此外，半導體元件主動元件及被動元件之間可具有良好的電性連接。
根據本發明之第一方面，提出一種半導體結構，包括一基板、 一主動元件、一第一半導體元件、一第二半導體元件及一被動元件。基板具有一第一區及與第一區相連之一第二區。主動元件具有一摻雜區，摻雜區位於第一區。第一半導體元件、第二半導體元件及被動元件係設於第二區上，其中，第一半導體元件、第二半導體元件及被動元件皆係電性連接於主動元件。
根據本發明之第二方面，提出一種半導體結構的製造方法。方法包括以下步驟。提供一單一基板，單一基板包括一第一區及與第一區相連之一第二區。形成一主動元件於第一區。形成一第一半導體元件、一第二半導體元件及一被動元件於第二區上。電性連接第一半導體元件與主動元件、第二半導體元件與主動元件及被動元件與主動元件。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖係繪示依照本發明一實施例之一半導體結構1之上視圖，如第1圖所示，半導體結構1包括一基板10、一第一半導體元件20、一第二半導體元件30、一被動元件40及一主動元件50。於此僅繪示出第一半導體元件20、第二半導體元件30、被動元件40及主動元件50的結構，省略元間之間的連接導線。於此實施例中，第一半導體元件20、第二半導體元件30、被動元件40及主動元件50係設置於單一基板10上。

第2～22圖係繪示如第1圖之半導體結構1沿X-X切線之剖面之製造流程圖。請參考第2圖，提供一基板10，基板10具有一第一區A1及一第二區A2。第二區具有第一表面P1及與第一表面相對而設之第二表面P2。第一區A1具有一摻雜區150，摻雜區150包括第二導電型之第一井151及第一導電型之第二井153，第一導電型與第二導電型係不相同。舉例來說，於此實施例中之第一井151係佈植雜質例如硼(boron)，以使第一井151具有足夠的P型雜質，第二井153係 佈植雜質例如磷(phosphorus)，以使第二井153具有足夠的N型雜質。接著，對基板10之表面進行清洗後，形成圖案化矽化物（未繪示出），以定義一場氧化層101於基板10之表面上，然後，移除圖案化矽化物後，清洗基板10表面，形成一犧牲氧化層102，執行一臨界電壓（V_T ）調整佈植。

請參考第3～4圖。如第3圖所示，形成一第一介電材料層103於場氧化層101上。如第4圖所示， 利用黃光微影製程形成光阻層M1後，移除光阻層M1未遮蔽到的第一介電材料層103以形成圖案化第一介電材料層103’後，移除光阻層M1。然後，請參考第5圖，移除第一區A1之犧牲氧化層102並清洗基板10表面後，執行一氧化製程，以於第一區A1形成一第四介電層104，且同時氧化第二區A2之圖案化第一介電材料層103’，以形成一第二介電材料層105，第二介電材料層105可以作為之後製程的蝕刻終止層。於此實施例中，圖案化第一介電材料層103’及第二介電材料層105係形成為第一介電層106。於此實施例中，光阻層M1之移除係可以執行於犧牲氧化層102形成之前或犧牲氧化層102形成之後，並不作限制。

請參考第6圖，沈積一第一電極材料107，第一電極材料107例如係多晶矽材料、複晶矽鍺（ poly silicon-germanium）材料或摻雜之單晶矽材料。並且，對於第一電極材料107佈植雜質例如磷，以使第一電極材料107具有足夠的第一導電型（N型）雜質。接著，再使用標準清洗步驟（標準化的第一步清洗SC1及標準化的第二步清洗SC2）作表面清潔。於一實施例中，佈植雜質例如磷的方式，可以使用三氯化磷醯（POCl₃ ）之氣體以擴散的方式摻雜磷離子至第一電極材料107，或直接使用磷離子以植入(implant)的方式摻雜至第一電極材料107。

請參考第7圖， 利用黃光微影製程形成光阻層M21～M24，以移除光阻層M21～M24未遮蔽到的第一電極材料107（繪示於第6圖）以形成第一電極107a、第一電極107b、第三電極107c及第五電極107d後，可以執行一乾式（例如電漿）清潔作表面清潔，接著，濕式清潔的方式移除光阻層M21～M24。

請參考第8圖，先進行一清洗步驟，再執行一高溫熱氧化步驟，於 第一電極107a、第一電極107b、第三電極107c、第五電極107d及第一介電層106上形成一第三介電層108。接著，沈積一第二電極材料109（例如係多晶矽材料、複晶矽鍺材料或摻雜之單晶矽材料）於第三介電層108上，並且對於第二電極材料109佈植雜質例如硼，以使第二電極材料109具有足夠的第二導電型（P型）雜質。其中，佈植雜質例如硼的濃度係第一摻雜濃度。

請參考第9圖， 利用黃光微影製程形成圖案化光阻層M3，對圖案化光阻層M3暴露的第二電極材料109佈植雜質例如磷，以使暴露的第二電極材料109具有足夠的第一導電型（N型）雜質。於此實施例中，佈植雜質例如磷的濃度係第二摻雜濃度，第二摻雜濃度係大於第一摻雜濃度，因此，經過第一導電型（N型）雜質的佈植之後，暴露的第二電極材料109係形成第一導電型（N型）之第四電極109a（繪示於第10圖）。

請參考第10圖所示， 利用黃光微影製程形成圖案化光阻層M4，對圖案化光阻層M4暴露的第二電極材料109（繪示於第9圖）佈植雜質例如硼，以使暴露的第二電極材料具有足夠的第二導電型（P型）雜質。於此實施例中，佈植雜質例如硼的濃度係第三摻雜濃度，第三摻雜濃度係大於第一摻雜濃度。接著，因此，經過第二導電型（P型）雜質的佈植之後，形成第二導電型（P型）之第二電極109b及第二電極109c。然後，以乾式（例如係電漿）清潔的方式執行一清潔步驟，然後移除圖案化光阻層M4。

此外，於此實施例中雖然係先執行第8圖中，對於第二電極材料109佈植雜質例如硼，以使第二電極材料109具有足夠的第二導電型（P型）雜質之步驟，再執行第10圖中，對圖案化光阻層M4暴露的第二電極材料109（繪示於第9圖）佈植雜質例如硼，以使暴露的第二電極材料具有足夠的第二導電型（P型）雜質之步驟。然而，亦可以先執行第10圖之上述步驟，再執行第8圖之上述步驟。

請參考第10～11圖， 利用黃光微影製程形成圖案化光阻層M51、圖案化光阻層M52、圖案化光阻層M53及圖案化光阻層M54，移除圖案化光阻層M51～M54未遮蔽到的第二電極材料109b及第二電極材料109c，以形成第二電極109b’、第二電極109c’及本體部109d’後，執行一乾式（例如電漿）清潔作表面清潔，接著，以濕式清潔的方式移除圖案化光阻層M51～M54。然後，執行一標準清洗動作後，執行一回火步驟，於充滿氮氣（N₂ ）的環境中，800度C至900度C的溫度下進行20分鐘至40分鐘的回火步驟。

請參考第12圖， 利用黃光微影製程形成圖案化光阻層M61及圖案化光阻層M62，對圖案化光阻層M61及圖案化光阻層M62、場氧化層101及第三介電層108未遮蔽的第一井151，以傾角(tilt)與旋轉(rotate)佈植的方式佈植雜質例如磷，以形成具有足夠的第一導電型（N型）雜質的源極淡摻雜區154a及汲極淡摻雜區154b。接著，以乾式（例如係電漿）清潔後，去除圖案化光阻層M61及圖案化光阻層M62。

請參考第13圖，同樣地， 利用黃光微影製程形成圖案化光阻層M71及圖案化光阻層M72，對圖案化光阻層M71及圖案化光阻層M72、場氧化層101及第三介電層108未遮蔽的第二井152，以傾角(tilt)與旋轉(rotate)佈植的方式佈植雜質例如硼，以形成具有足夠的第二導電型（P型）雜質的源極淡摻雜區155a及汲極淡摻雜區155b。接著，以乾式清潔後，去除圖案化光阻層M71及圖案化光阻層M72。

請參考第14圖，先進行一表面清潔步驟，然後沈積圖案化第二介電層110於第五電極107d上 第三介電層108之側壁、第一電極107a上第三介電層108之側壁、第一電極107b上第三介電層108之側壁、第二電極109b’上第三介電層108之側壁、第二電極109c’上第三介電層108之側壁、第四電極109a’上第三介電層108之側壁及及本體部109d’之側壁。

請參考第15圖， 利用黃光微影製程形成圖案化光阻層M81及圖案化光阻層M82，對圖案化光阻層M81及圖案化光阻層M82、場氧化層101、第三介電層108及圖案化第三介電層110未遮蔽的源極淡摻雜區154a及汲極淡摻雜區154b佈植雜質例如磷，以形成具有足夠的第一導電型（N型）雜質的源極淡摻雜區154c及汲極淡摻雜區154d。接著，以乾式（例如係電漿）清潔後，去除圖案化光阻層M81及圖案化光阻層M82。

請參考第16圖， 利用黃光微影製程形成圖案化光阻層M91及圖案化光阻層M92，對圖案化光阻層M91及圖案化光阻層M92、場氧化層101、第三介電層108及圖案化第三介電層110未遮蔽的源極淡摻雜區155a及汲極淡摻雜區155b佈植雜質例如硼，以形成具有足夠的第二導電型（P型）雜質的源極重摻雜區155c及汲極重摻雜區155d。接著，以乾式（例如係電漿）清潔後，去除圖案化光阻層M91及圖案化光阻層M92。接著，對源極淡摻雜區154a、汲極淡摻雜區154b、源極淡摻雜區154c、汲極淡摻雜區154d、源極淡摻雜區154a、汲極淡摻雜區154b源極重摻雜區155c及汲極重摻雜區155d執行回火步驟。

請參考第17圖，先執行一清潔步驟以清洗表面，接著，形成一平坦化之第四介電層112，第四介電層112的材料例如係硼磷矽玻璃（BPSG）。平坦化第四介電層112的方法可以係以化學式機械磨光（CMP）的方式直接對第四介電層112進行平坦化。當然，亦可以對第四介電層112加熱至實質上850度C的溫度後，先進行濕式清洗，再以光阻材料（未繪示出）塗佈於第四介電層112上，進行一回蝕（etch back）的步驟，並去除光阻材料，如此一來，亦可以達到平坦化第四介電層112的效果。

請參考第18～19圖，其繪示形成接觸窗及第一導線的流程圖。如第18圖所示， 利用黃光微影製程形成圖案化光阻層M9，對圖案化光阻層M9未遮蔽的第四介電層112（繪示於第17圖）進行蝕刻（例如係乾蝕刻），以形成圖案化第四介電層112’及圖案化第四介電層112’之間的複數個接觸窗孔。接著，進行一清潔動作，例如以電漿作乾式清潔。然後，去除圖案化光阻層M9。

如第19圖所示，可以先使用氫氟酸作表面清潔，接著，形成一阻擋層（未繪示出）於圖 案化第四介電層112’的側壁，再進行一溫度為600度C至700度C，時間為10秒至50秒之快速熱處理步驟，阻擋層（未繪示出）例如係鈦及氮化鈦（Ti及TiN）。接著，形成第一內連線114於圖案化第四介電層112’之間的複數個接觸窗孔中，第一內連線114的材料例如係鎢（W）。然後，回蝕部份之第一內連線114，使得第一內連線114與圖案化第四介電層112’齊平。接著，形成一第一導線材料116於第一內連線114與圖案化第四介電層112’之表面上。第一導線材料116例如係鋁銅（AlCu）及氮化鈦（TiN）。

請參考第20圖，圖案化第一導線材料116（繪示於第19圖）以形成圖案化第一導線116’。此時，即形成第一半導體元件20、第二半導體元件30、被動元件40及主動元件50。主動元件50係設置於第一區A1，第一半導體元件20、第二半導體元件30及被動元件40係設置於第二區A2。

以下說明於一實施例之主動元件的導線連接的型式。當然，可以依照實際電路設計來改變導線連接的方式，並不作限制。

請參考第21圖所示，填充一圖案化之第五介電層118於圖案化第一導線116’之間以作電性絕緣。圖案化之第五介電層118對應於第一區A1的位置，係形成複數個接觸窗孔，以利一導電材料填入，形成第二內連線126，第二內連線126的材料例如係 鎢。接著，於第一區A1對應於第二內連線126上的位置，形成圖案化第二導線128。然後，由下而上依序形成一第六介電層材料及一第七介電層材料，第六介電層材料例如係氧化矽，第七介電層材料例如係氮化矽。利用黃光微影製程形成圖案化光阻層M10，對圖案化光阻層M10未遮蔽的第六介電層及第七介電層進行蝕刻，以形成圖案化第六介電層120及圖案化第七介電層122。

請參考第22圖，先移除第21圖之 圖案化光阻層M10，接著，形成圖案化光阻層M11於基板10之第二區的第二表面P2，以對第二區之第二表面P2以形成一開口K，開口K係對應至第一半導體元件20及第二半導體元件30的位置，或者開口K亦可以僅對應至第一半導體元件20的位置，並不作限制。

請參考第23a～23b圖，其繪示依照本發明一實施例之的摻雜濃度與對應之片阻值（ sheet resistance）的示意圖。可以依照製程的需求，選擇所需要的摻雜濃度及片阻值。請先參考第23a圖，其繪示於第10圖形成第一半導體元件部份之電極時，硼離子之摻雜濃度（橫軸）對應於電極之片阻值（縱軸）之示意圖，第23a圖所示之範圍皆可以作為硼離子重摻雜濃度之選擇，可以依照製程的需求選擇適當的濃度及片阻值。以第23a圖之橫軸最接近座標原點的數值30K4E15為例，30K係表示硼離子植入能量係30000電子伏特（eV），4E15係表示每平方公分之原子數（atom/cm² ）係4×10¹⁵ 個原子。

第23b圖係繪示於第8圖形成第二半導體元件之本體部時，硼離子之摻雜濃度（橫軸）對應於電極之片阻值（縱軸）之示意圖，第23b圖所示之範圍皆可以作為硼離子淡摻雜濃度之選擇，可以依照製程的需求選擇適當的濃度及片阻值。同樣地，以第23b圖之橫軸最接近座標原點的數值30K1.53E14為例，30K係表示硼離子植入能量係30000電子伏特（eV），1.53E14係表示每平方公分之原子數（atom/cm² ）係1.53×10¹⁴ 個原子。

本發明上述實施例之第一半導體元件例如係一電熱偶堆或一熱電偶，用以量測一熱端之輻射熱與一冷端（例如係環境端）之溫度差。第二半導體元件例如係一熱敏電阻，用以量測一環境（冷端）之溫度，以提供電熱偶堆或熱電偶作為溫度校正之用。主動元件例如係金屬氧化物半導體，電性連接至第一半導體元件、一第二半導體元件及被動元件，主動元件可以放大第一半導體元件及第二半導體元件的電訊號，亦可以將電訊號作運算處理。被動元件例如係電容，可以依照電路之設計而與金屬氧化物半導體形成一電路以搭配主動元件作運算處理。

綜上所述，以本發明上述實施例所製成之半導體結構，可以整合第一半導體元件、一第二半導體元件、主動元件及被動元件於單一基板上，以縮小體積且有利於微型化。此外，本發明上述實施例可以 同時形成閘極氧化層及蝕刻阻擋層，同時形成閘極電極、熱電偶的其中一電極及電容下電極以簡化製程。使用兩次的摻雜步驟及一次的黃光微影製程，即可以定義出閘極電極、熱敏電阻之電極。並且，僅需要再一次摻雜即可以形成電容之上電極。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1．．．半導體結構

10．．．基板

101．．．場氧化層

102．．．犧牲氧化層

103、103’、105．．．介電材料層

104、106、108、110、112、118、120、122．．．介電層

107、109、109b．．．電極材料

107a、107b、107c、107d、109a、109b、109c．．．電極

109d．．．本體部

114、126．．．內連線

116’、128．．．導線

150．．．摻雜區

151、153．．．井

20．．．第一半導體元件

30．．．第二半導體元件

40．．．被動元件

50．．．主動元件

A1．．．第一區

A2．．．第二區

K．．．開口

M1~M11．．．光阻

P1、P2．．．表面

第1圖繪示依照本發明一實施例之半導體結構的主動元件、第一半導體元件、第二半導體元件及被動元件之上視圖。

第2～22圖繪示依照本發明一實施例之半導體結構的製造流程剖面圖。

第23a～23b圖繪示依照本發明一實施例之的摻雜濃度與對應之片阻值的示意圖。

1．．．半導體結構

10．．．基板

118、120、122．．．介電層

114、126．．．內連線

116’、128．．．導線

K．．．開口

M11．．．光阻

P1、P2．．．表面

Claims (9)

1. 一種半導體結構，包括：一基板，具有一第一區及與該第一區相連之一第二區；一主動元件，具有一摻雜區，該摻雜區位於該第一區；一第一半導體元件及一第二半導體元件，設於該第二區上；一被動元件，設於該第二區上，其中，該第一半導體元件、該第二半導體元件及該被動元件皆係電性連接於該主動元件；以及一第一介電層，設置於該第一半導體元件、該第二半導體元件與該基板之間，其中該基板之該第二區具有一第一面及相對於該第一面之一第二面，該第一半導體元件、該第二半導體元件及該被動元件係設置於該第一面上，且該第二面具有一開口，該開口係對應於該第一半導體元件的位置而設置。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一半導體元件包括一第一熱電偶，該第二半導體元件係一熱敏電阻。
3. 如申請專利範圍第2項所述之半導體結構，其中該主動元件係一互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)，該第一熱電偶具有一第一電極及一第二電極，該熱敏電阻具有一本體部，該被動元件具有一第三電極及一第四電極，該互補式金屬氧化物半導體具有一第五電極，一第二介電層設置於該第一電極、該第二電極、該本體部、該第四電極及該第五電極之間，該第一電極、該第二電極、該 本體部、該第三電極、該第四電極及該第五電極係一摻雜之多晶矽薄膜、摻雜之複晶矽鍺薄膜或一摻雜之單晶矽薄膜。
4. 如申請專利範圍第3項所述之半導體結構，其中該第一電極、該第三電極、該第四電極及該第五電極係一第一導電型，且該第二電極及該本體部係一第二導電型。
5. 一種半導體結構的製造方法，包括：提供一單一基板，該單一基板包括一第一區及與該第一區相連之一第二區，其中該第二區具有一第一面及相對於該第一面之一第二面；形成一主動元件於該第一區；形成一第一半導體元件、一第二半導體元件及一被動元件於該第二區的該第一面上，且使一第一介電層，設置於該第一半導體元件、該第二半導體元件與該基板之間；電性連接該第一半導體元件與該主動元件、該第二半導體元件與該主動元件及該被動元件與該主動元件；以及於該第二區的該第二面形成一開口，使該開口對應於該第一半導體元件的位置。
6. 如申請專利範圍第5項所述之半導體結構的製造方法，其中該第一半導體元件的形成方法包括：形成該第一介電層於該第一表面上；形成一第一電極於該第一介電層上；形成一第二電極於該第一介電層上，該第二電極與該第一電極相鄰而設；形成一第二介電層於該第一電極及該第二電極之間；形成一第一導電層於該第一電極及該第二電極上，以 電性連接該第一電極及該第二電極。
7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該第二半導體元件的形成方法包括：形成該第一介電層於該第一表面上；形成一本體部於該第一介電層上；形成該第二介電層於該本體部之周圍；以及形成一對第二導電層於該本體部上。
8. 如申請專利範圍第7項所述之半導體結構的製造方法，其中形成該被動元件之方法包括：形成一第三電極於該第二區上；形成一第三介電層於該第三電極上；以及形成一第四電極於該第三介電層上。
9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該主動元件係為一互補式金屬氧化物半導體，該互補式金屬氧化物半導體具有一第五電極，該第一電極、該第三電極、該第四電極及該第五電極係一第一導電型，且該第一電極、該第三電極及該第五電極係同時形成，該第二電極及該本體部係一第二導電型，且該第二電極及該本體部係同時形成，該第一介電層包括一第一介電材料層及一第二介電材料層，該互補式金屬氧化物半導體具有一第四介電層設置於該單一基板及該第五電極之間，該第四介電層係與該第一介電材料層同時形成。