CN102751243B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制造方法。半导体装置包括衬底、第一半导体元件与第二半导体元件。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。第一半导体元件与第二半导体元件是形成在单一衬底上。本发明的半导体装置的制造方法简单且成本低。此外，存储器与金属氧化物半导体之间可具有良好的电性连接。

Description

半导体装置及其制造方法

技术领域

本发明是有关于半导体装置及其制造方法，特别是有关于金属氧化物半导体与存储器及其制造方法。

背景技术

在半导体装置中，举例来说，会同时需要金属氧化物半导体与存储器。半导体装置中的金属氧化物半导体与存储器一般是以分开的工艺，分别形成在不同的衬底上。于封装过程中，利用打线将不同衬底上的金属氧化物半导体与存储器作电性连接。因此，半导体装置的工艺复杂且成本高。此外，金属氧化物半导体与存储器之间电性连接的失误率会比较高，且效果不佳。

发明内容

本发明是有关于一种半导体装置及其制造方法。相较于一般技术，实施例的半导体装置的制造方法简单且成本低。此外，举例来说，存储器与金属氧化物半导体之间可具有良好的电性连接。

提供一种半导体装置的制造方法。方法包括于衬底上形成第一半导体元件与第二半导体元件。衬底是单一。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。

提供一种半导体装置。半导体装置包括衬底、第一半导体元件与第二半导体元件。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。第一半导体元件与第二半导体元件是形成在单一衬底上。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体装置的剖面图。

图2至图20绘示根据一实施例的半导体装置的制造方法。

图21绘示根据一实施例的半导体装置及其制造方法。

【主要半导体元件符号说明】

2、102：衬底

4、104、204：第一衬底区

6、8、10、12、106、108、110、112：第二衬底区

14、50、114、150：第三掺杂区

16、116、216：第一掺杂区

18、54、58、78、118、154、158、178、218：第二掺杂区

20、120、220：第一介电层

22、36、46、122、127、136、146、222：第二介电层

24：介电结构

26、38、44、126、129、138、144：第一电极层

28、64、66、76、82、128、164、166、176、182：袋掺杂区

30、40、42、48、62、74、130、133、142、148、162、174：间隙壁

32、132：介电元件

34、134、234、288：第二电极层

52、152：第四掺杂区

56、68、70、84、86、107、111、113、117、137、156、168、170、184、186：掺杂区

60、72、80、160、172、180、260、272、280：栅结构

103、109、119、121、123、125、131、135：光刻胶层

115：薄膜

139：层间介电质

141：导电插塞

143：导电层

具体实施方式

图1绘示根据一实施例的半导体装置的剖面图。请参照图1，衬底2包括不同的第一衬底区4与第二衬底区6、第二衬底区8、第二衬底区10与第二衬底区12。于实施例中，衬底2是单一。此外，第一半导体元件配置在第一衬底区4上。举例来说，不同的第二半导体元件分别配置在第二衬底区6、第二衬底区8、第二衬底区10与第二衬底区12上。

请参照图1，第一衬底区4上的第一半导体元件包括第三掺杂区14，配置于衬底2中。第一掺杂区16配置于第三掺杂区14中。第二掺杂区18配置于第一掺杂区16中。举例来说，包括第一介电层20与第二介电层22的介电结构24配置于第二掺杂区18之间的第一掺杂区16上，并延伸至第二掺杂区18上。第一电极层26配置于介电结构24上。配置袋掺杂区28。配置间隙壁30于介电结构24与第一电极层26的侧壁上。举例来说，衬底2、第一掺杂区16与袋掺杂区28具有第一导电型例如P导电型。第三掺杂区14与第二掺杂区18具有相反于第一导电型的第二导电型例如N导电型。于实施例中，第一衬底区4上的第一半导体元件是存储器。举例来说，第二掺杂区18是用作位线。第一电极层26是用作字线。

请参照图1，第二衬底区6上的第二半导体元件包括介电元件32，配置于衬底2上。第二电极层34配置于介电元件32上。第二介电层36配置于第二电极层34上。第一电极层38配置于第二介电层36上。第二电极层34、第二介电层36与第一电极层38可构成电容。间隙壁40可配置在第二电极层34的侧壁上。间隙壁42配置在第二介电层36与第一电极层38的侧壁上。第一电极层44配置于衬底2未被第二电极层34覆盖的部分上。于实施例中，第一电极层44是用作电阻。第二介电层46配置在介电元件32与第一电极层44之间。间隙壁48配置在第一电极层44与第二介电层46上。

请参照图1，第二衬底区8上的第二半导体元件包括第三掺杂区50，配置于衬底2中。第四掺杂区52配置在第三掺杂区50中。第二掺杂区54配置在第四掺杂区52中。掺杂区56配置在第三掺杂区50中。第二掺杂区58配置在掺杂区56中。栅结构60配置在第三掺杂区50与第四掺杂区52上。间隙壁62配置在栅结构60的侧壁上。配置袋掺杂区64与袋掺杂区66。举例来说，第四掺杂区52、袋掺杂区64、袋掺杂区66具有第一导电型例如P导电型。第三掺杂区50、第二掺杂区54、第二掺杂区58具有相反于第一导电型的第二导电型例如N导电型。掺杂区56可具有P导电型或N导电型。于实施例中，第二衬底区8上的第二半导体元件是金属氧化物半导体(MOS)，例如85V横向双扩散金属氧化物半导体(LateralDouble-diffused MOS；LDMOS)。

请参照图1，第二衬底区10上的第二半导体元件包括掺杂区68，配置在衬底2中。掺杂区70配置在掺杂区68中。栅结构72配置在掺杂区68上。间隙壁74可配置在栅结构72的侧壁上。也配置袋掺杂区76。第二衬底区12上的第二半导体元件包括第二掺杂区78，配置在衬底2中。栅结构80配置在第二掺杂区78之间的衬底2上。配置袋掺杂区82。掺杂区68与掺杂区84可配置在掺杂区86上。举例来说，掺杂区70与袋掺杂区82具有第一导电型例如P导电型。袋掺杂区68、袋掺杂区76、第二掺杂区78、掺杂区84与掺杂区86具有相反于第一导电型的第二导电型例如N导电型。于实施例中，形成在第二衬底区10与第二衬底区12上的第二半导体元件分别是相反型的MOS，例如低压(LV)如5V的PMOS与LV如5V的NMOS。

图2至图20绘示根据一实施例的半导体装置的制造方法。请参照图2，提供衬底102。衬底102包括第一衬底区104与第二衬底区106、第二衬底区108、第二衬底区110与第二衬底区112。利用黄光光刻工艺于衬底102上形成光刻胶层103。对光刻胶层103暴露的衬底102注入杂质例如锑(Sb)以在衬底102中形成掺杂区186。请参照图3，移除光刻胶层103。可进行退火步骤以扩散掺杂区186。于一实施例中，在移除光刻胶层103与退火步骤之间可进行清洗步骤。

请参照图4，对衬底102注入杂质例如硼(boron)以使衬底102在掺杂区186以外的区域造成相反的导电型。进行沉积或外延成长步骤以在衬底102上形成薄膜。于一实施例中，在注入步骤与薄膜形成步骤(例如外延或沉积步骤)之间，进行清洗步骤。

请参照图5，于衬底102中形成第三掺杂区114与第三掺杂区150。于一实施例中，是对衬底102的表面进行清洗步骤，然后在衬底102的表面形成垫氧化层(pad oxide)。利用黄光光刻工艺在衬底102上形成图案化的光刻胶层。对图案化的光刻胶层暴露的衬底102注入杂质例如磷(phosphorus)以在衬底102中同时形成第三掺杂区114与第三掺杂区150。移除光刻胶层后可清洗衬底102。进行退火步骤以扩散第三掺杂区114与第三掺杂区150。

请参照图6，于衬底102中形成掺杂区168与掺杂区184。于第三掺杂区150中形成掺杂区107。于一实施例中，是对衬底102的表面进行清洗步骤，然后在衬底102的表面形成垫氧化层(pad oxide)。利用黄光光刻工艺在衬底102上形成图案化的光刻胶层。对图案化的光刻胶层暴露的衬底102与第三掺杂区150注入杂质例如磷(phosphorus)以同时形成掺杂区168、掺杂区184与掺杂区107。然后移除光刻胶层。请参照图7，利用黄光光刻工艺于衬底102上形成光刻胶层109。对光刻胶层109暴露的衬底102注入杂质例如硼(boron)以在衬底102中形成掺杂区111、掺杂区113、掺杂区156与第一掺杂区116。然后移除光刻胶层109。

请参照图8，扩散掺杂区111、掺杂区113、掺杂区156、第一掺杂区116、掺杂区184与掺杂区168。此外，在衬底102上形成薄膜115。薄膜115可包括垫氧化层与垫氧化层上的氮化硅层。于一实施例中，在形成薄膜115之前清洗衬底102的表面。然后进行退火步骤以扩散掺杂区111、掺杂区113、掺杂区156、第一掺杂区116、掺杂区184与掺杂区168。在清洗衬底102的表面之后，形成垫氧化层，并在垫氧化层上沉积氮化硅层，以形成薄膜115。利用黄光光刻工艺形成图案化的光刻胶层，刻蚀移除图案化的光刻胶层所露出的薄膜115。然后移除图案化的光刻胶层。

请参照图9，在衬底102中形成掺杂区117。于一实施例中，是利用黄光光刻工艺在衬底102上形成图案化的光刻胶层。对图案化的光刻胶层暴露的衬底102注入杂质例如硼(boron)以形成掺杂区117。在注入步骤之后，移除图案化的光刻胶层。在薄膜115露出的衬底102上形成如图10所示的介电元件132例如场氧化物，并移除薄膜115。于一实施例中，是在清洗衬底102的表面之后形成介电元件132。在移除薄膜115之后，清洗衬底102的表面，并在衬底102上形成牺牲氧化层。在利用黄光光刻工艺形成光刻胶层119后，对光刻胶层119暴露的衬底102注入杂质例如硼(boron)，以使掺杂区111具有足够的P型杂质。于一实施例中，在此掺杂步骤之后，掺杂区168仍维持具有与掺杂区111相反的导电型，例如N导电型。移除光刻胶层119。

请参照图11，在衬底102上形成第二电极层134、栅结构160、栅结构172与栅结构180。于一实施例中，是清洗衬底102的表面之后，由下至上依序形成氧化层、多晶硅与金属硅化物例如硅化钨。然后刻蚀掉未被利用黄光光刻工艺形成的图案化的光刻胶层所遮蔽的部分以形成如图11所示的第二电极层134、栅结构160、栅结构172与栅结构180。第二电极层134可包括多晶硅与金属硅化物。第二电极层134与132之间亦可具有氧化层。移除图案化的光刻胶层。

请参照图12，利用黄光光刻工艺于衬底102上形成光刻胶层121。对光刻胶层121暴露的衬底102注入杂质例如硼(boron)以在150中形成掺杂区152。移除光刻胶层121。请参照图13，利用黄光光刻工艺于衬底102上形成光刻胶层123。对光刻胶层123暴露的衬底102注入杂质例如磷(phosphorus)以同时在第一掺杂区116中形成掺杂区第二掺杂区118，在第四掺杂区152中形成掺杂区第二掺杂区154，在掺杂区156中形成掺杂区第二掺杂区158，并在掺杂区111中形成掺杂区第二掺杂区178。请参照图13，利用倾角(tilt)与旋转(rotate)注入的方式掺杂杂质例如硼以同时形成袋掺杂区128、袋掺杂区164、袋掺杂区166与袋掺杂区182。移除光刻胶层。

请参照图14，于第一掺杂区116上形成第一介电层120。于一实施例中，第一介电层120的形成方法包括在衬底102上共形地由下至上形成氧化层例如厚度约50埃与氮化硅层例如厚度约120埃。氧化层可以干式法形成。在利用黄光光刻工艺形成光刻胶层125之后，刻蚀移除光刻胶层125所露出的氮化硅层与部分氧化层，举例来说，留下厚度约20埃的氧化层。在形成氧化层之前，可以湿刻蚀的方式移除衬底102上的氧化物。移除光刻胶层125。

请参照图15，可在衬底102上共形地形成第二介电层127与第一电极层129。可以热氧化方式沉积第二介电层127。也可以湿式的方法形成第二介电层127。于一实施例中，第二介电层127的厚度约300埃。可以沉积的方式形成第一电极层129，包括多晶硅(polycide)。亦可对第一电极层129进行电阻注入(HR-IMP)。第一电极层129的厚度可约为2000埃。

请参照图16，利用黄光光刻工艺于衬底102上形成光刻胶层131。对光刻胶层131暴露的衬底129注入杂质例如磷，剂量约E15/cm²。移除光刻胶层131。于一实施例中，在利用黄光光刻工艺于衬底102上形成图案化的光刻胶层之后，进行刻蚀步骤以移除图案化的光刻胶层所露出的第二介电层127与第一电极层129，如图17所示，同时形成第二介电层122与第一电极层126、第二介电层146与第一电极层144，及第二介电层136与第一电极层138。举例来说，可留下厚度约100埃的氧化层。在移除图案化的光刻胶层之后，可进行金属硅化物退火步骤。

请参照图18，可同时形成间隙壁130、间隙壁133、间隙壁142、间隙壁148、间隙壁162与间隙壁174。此外，形成掺杂区170于掺杂区168中，并形成掺杂区137于第四掺杂区152与154中。间隙壁130、间隙壁133、间隙壁142、间隙壁148、间隙壁162与间隙壁174的形成方法可包括在衬底102上沉积氧化层例如四乙基硅氧烷(Tetraethoxysilane；TEOS)，然后利用刻蚀法移除部分的氧化层。掺杂区170与掺杂区137的形成方法包括利用黄光光刻工艺在衬底102上形成光刻胶层135，然后对光刻胶层135暴露的衬底102注入杂质例如硼。请参照图18，利用倾角(tilt)与旋转(rotate)注入的方式掺杂杂质例如磷以形成袋掺杂区176。移除光刻胶层。

请参照图19，在衬底102上形成具有开口的层间介电质139。举例来说，层间介电质139的形成方法包括沉积硼磷硅玻璃(BPSG)。在利用黄光光刻工艺形成图案化的光刻胶层之后，利用刻蚀工艺移除层间介电质139未被图案化的光刻胶层遮蔽的部分，以形成开口。于一些实施例中，在沉积层间介电质139之前，可对衬底102进行清洗步骤。在形成开口之后，移除图案化的光刻胶层。请参考图20，形成导电插塞141于层间介电质139的开口中。也形成导电层143于层间介电质139上。导电插塞141包括金属。于一实施例中，是在层间介电质139的开口的侧壁上形成势垒层之后，进行快速热退火步骤，然后以化学气相沉积法在开口中填充金属例如钨以形成导电插塞141。

于实施例中，为存储器的第一半导体元件的工艺是与用以形成第二半导体元件(包括金属氧化物半导体例如LDMOS、DMOS、CMOS或双载子MOS)的双载子-互补金属氧化物半导体导体-双重扩散金属氧化物半导体导体(Bipolar-CMOS-DMOS；BCD)工艺整合在一起成为一连续的流程。于其它实施例中，用以形成存储器的工艺亦可与逻辑工艺整合在一起成为一连续的流程。第一半导体元件与第二半导体元件是形成在单一衬底上。因此半导体装置的制造成本低，且第一半导体元件与第二半导体元件之间可具有良好的电性连接。

图21绘示根据一实施例的半导体装置及其制造方法。图21绘示的半导体装置与图1绘示的半导体装置的差异在于，第二电极层288是形成在第二掺杂区218之间的第一掺杂区216上。第一介电层220是形成在第二电极层288与第二介电层222之间。第二介电层222形成在第一介电层220的上表面上，且延伸至第一介电层220与第二电极层288的侧壁上。于实施例中，第二电极层288可同时与第二电极层234、栅结构260、栅结构272与栅结构280一起形成。于一实施例中，形成在第一衬底区204上的第一半导体元件是闪存。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体装置的制造方法，包括：

于一衬底上形成一第一半导体元件与一第二半导体元件，其中该第一半导体元件与该第二半导体元件是形成在单一衬底上，该衬底包括不同的一第一衬底区与一第二衬底区，该第一半导体元件是形成在该第一衬底区上，该第二半导体元件是形成在该第二衬底区上，该第一半导体元件是存储器，该第二半导体元件包括金属氧化物半导体、电容或电阻；

其中，该第一半导体元件的形成方法包括：

形成一第一掺杂区于该衬底中，其中该第一掺杂区具有一第一导电型；

形成互相分开的多个第二掺杂区于该第一掺杂区中，其中该第二掺杂区具有相反于该第一导电型的一第二导电型；

形成一介电结构于该些第二掺杂区之间的该第一掺杂区上；以及

形成一第一电极层于该第二掺杂区与该介电结构上。

2.根据权利要求1所述的半导体装置的制造方法，其中该第一半导体元件的工艺是与用以形成该第二半导体元件的双载子-互补金属氧化物半导体导体-双重扩散金属氧化物半导体导体工艺整合在一起。

3.根据权利要求1所述的半导体装置的制造方法，其中该第二半导体元件的形成方法包括：

形成互相分开的该些第二掺杂区于该衬底中，其中该第一半导体元件的该些第二掺杂区与该第二半导体元件的该些第二掺杂区同时形成；以及

形成一栅结构于该些第二掺杂区之间的该衬底上。

4.根据权利要求1所述的半导体装置的制造方法，其中该第二半导体元件的形成方法包括：

形成一介电元件于该衬底上；

形成一第二电极层于该介电元件上；

形成一第二介电层于该第二电极层上，其中该第一半导体元件的该第二介电层与该第二半导体元件的该第二介电层同时形成；以及

形成该第一电极层于该第二介电层上，其中该第一半导体元件的该第一电极层与该第二半导体元件的该第一电极层同时形成。

5.根据权利要求4所述的半导体装置的制造方法，其中该第二半导体元件的形成方法更包括：形成一电阻于该衬底未被该第二电极层覆盖的一部分上，其中该第一半导体元件的该第一电极层与该第二半导体元件的该电阻同时形成。

6.根据权利要求1所述的半导体装置的制造方法，其中该第一半导体元件的形成方法更包括：形成一第三掺杂区于该衬底中，其中该第一掺杂区是形成于该第三掺杂区中，该衬底具有该第一导电型，该第三掺杂区具有该第二导电型。

7.根据权利要求6所述的半导体装置的制造方法，其中该第二半导体元件的形成方法包括：

形成该第三掺杂区于该衬底中，其中该第一半导体元件的该第三掺杂区与该第二半导体元件的该第三掺杂区同时形成；

形成一第四掺杂区于该第三掺杂区中，其中该第四掺杂区具有该第一导电型；

形成该第二掺杂区于该第四掺杂区中，其中该第一半导体元件的该第二掺杂区与该第二半导体元件的该第二掺杂区同时形成；以及

形成一栅结构于该第三掺杂区与该第四掺杂区上。

8.根据权利要求1所述的半导体装置的制造方法，其中形成一介电结构于该些第二掺杂区之间的该第一掺杂区上；以及形成一第一电极层于该介电结构上可被替换为：

形成一第二电极层于该些第二掺杂区之间的该第一掺杂区上；

形成一介电结构于该第二电极层上；以及

形成一第一电极层于该介电结构、该第二电极层与该第二掺杂区上。

9.一种半导体装置，包括：

一衬底；

一第一半导体元件，其中该第一半导体元件是存储器；以及

一第二半导体元件，其中该第二半导体元件包括金属氧化物半导体、电容或电阻，该第一半导体元件与该第二半导体元件是形成在单一该衬底上，该衬底包括不同的一第一衬底区与一第二衬底区，该第一半导体元件是形成在该第一衬底区上，该第二半导体元件是形成在该第二衬底区上；

其中，该第一半导体元件包括：

形成于该衬底中的一第一掺杂区，该第一掺杂区具有一第一导电型；

形成于该第一掺杂区中的互相分开的多个第二掺杂区，该第二掺杂区具有相反于该第一导电型的一第二导电型；

形成于这些第二掺杂区之间的该第一掺杂区上的一介电结构；以及

形成于该第二掺杂区与该介电结构上的一第一电极层。