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JP2012038749A - 半導体装置およびその製造方法 - Google Patents

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JP2012038749A JP2010174369A JP2010174369A JP2012038749A JP 2012038749 A JP2012038749 A JP 2012038749A JP 2010174369 A JP2010174369 A JP 2010174369A JP 2010174369 A JP2010174369 A JP 2010174369A JP 2012038749 A JP2012038749 A JP 2012038749A
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Abstract

【課題】ＭＯＳトランジスタのソース及びドレイン電極に生じる寄生容量を低減する。高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタを備える。ＭＯＳトランジスタは、１対の第１、第２及び第３の不純物拡散領域を有する。第２の不純物拡散領域は、第１の不純物拡散領域を挟むように半導体基板内に設けられた第１導電型の不純物拡散領域であり、第１の不純物拡散領域よりも第１導電型の不純物濃度が高くなる。第３の不純物拡散領域は、１対の第１の不純物拡散領域に接すると共に第２の不純物拡散領域に接しないように、半導体基板内に設けられた第２導電型の不純物拡散領域である。
【選択図】図８

Description

本発明は、半導体装置およびその製造方法に関する。
微細化の進展に伴い、ＭＯＳトランジスタの短チャネル効果が顕在化している。短チャネル効果を抑制するために、ソース及びドレイン領域を形成する不純物と反対導電型の不純物を用いてポケット領域を形成する技術が知られている（特許文献１）。ポケット領域を備えたＮチャネル型のＭＯＳトランジスタの一例を、図１０に断面模式図で示す。
図１０に示すように、Ｐ型シリコンからなる半導体基板２１に素子分離領域２２が設けられている。半導体基板２１の主面上に、ゲート絶縁膜２０を介してゲート電極２３が設けられている。ゲート電極２３の側面はサイドウォール絶縁膜２６で覆われている。
半導体基板内２１に導入されたＮ型不純物によって、エクステンション領域２５およびＳＤ領域２７が形成されている。エクステンション領域２５のＮ型不純物濃度は、ＳＤ領域２７のＮ型不純物濃度よりも低くなるように設定されている。このエクステンション領域２５およびＳＤ領域２７は、ＭＯＳトランジスタのソース／ドレイン電極として機能する。
エクステンション領域２５およびＳＤ領域２７の全体を囲むように、Ｐ型不純物によってポケット領域２９が形成されている。これによりＭＯＳトランジスタの短チャネル効果が抑制される。
また、ＭＯＳトランジスタの高性能化を目的として、ゲート絶縁膜をＨｉｇｈ−Ｋ膜（高誘電体膜）で形成する技術が開発されている。Ｈｉｇｈ−Ｋ膜でゲート絶縁膜を形成する際には、ダマシンゲート法と称される方法によってゲート電極を形成することが好ましいとされている（特許文献２）。ダマシンゲート法は、ソース／ドレイン電極となる不純物拡散領域を形成した後に、ゲート絶縁膜およびゲート電極の形成を行う方法である。
特開２００１−１６０６２１号公報 特開２００９−２７００２号公報
図１０の矢印Ｄで示した部分の不純物濃度プロファイルを、模式図として図１１に示す。図１１の横軸は矢印Ｄに沿った、半導体基板の表面からの位置（深さ）を示す。図１１の縦軸は各不純物の相対的な濃度を示す。
図１０、図１１に示したように、Ｎ型のＳＤ領域２７の外側を覆うようにＰ型のポケット領域２９が設けられているため、ＳＤ領域２７とポケット領域２９間のＰＮ接合によって、寄生容量が生じる。微細化に応じて短チャネル効果の抑制を大きくするためには、ポケット領域の不純物濃度を増加させる必要があり、ＳＤ領域との間に生じる寄生容量はさらに増大する。このため、ＭＯＳトランジスタを配置して形成した回路素子の高速動作が阻害されると言う問題があった。
また、このような問題は、Ｈｉｇｈ−Ｋ膜をゲート絶縁膜として用いるＭＯＳトランジスタにおいても発生していた。すなわち、Ｈｉｇｈ−Ｋ膜を用いたＭＯＳトランジスタにおいて、短チャネル効果抑制のためにポケット領域を形成する場合には、従来と同様の構造（図１０）とならざるを得なかった。このため、先に説明したように寄生容量の発生に起因して電気回路の高速動作が阻害されると言う問題があった。
一実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた１対の第１導電型の第１の不純物拡散領域と、
前記１対の第１の不純物拡散領域を挟むように前記半導体基板内に設けられた１対の第１導電型の第２の不純物拡散領域であって、前記第１の不純物拡散領域よりも第１導電型の不純物濃度が高い第２の不純物拡散領域と、
前記１対の第１の不純物拡散領域に接すると共に前記１対の第２の不純物拡散領域に接しないように、前記半導体基板内に設けられた１対の第２導電型の第３の不純物拡散領域と、
を有するＭＯＳトランジスタを備えた半導体装置に関する。
他の実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた１対の第１導電型の第２の不純物拡散領域と、
少なくとも前記サイドウォールの下の半導体基板内の領域に前記１対の第２の不純物拡散領域に接するように設けられた１対の第１導電型の第１の不純物拡散領域であって、前記第２の不純物拡散領域よりも第１導電型の不純物濃度が低い第１の不純物拡散領域と、
前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第１の不純物拡散領域に接すると共に前記第２の不純物拡散領域に接しないように設けられた１対の第２導電型の第３の不純物拡散領域と、
を有するＭＯＳトランジスタを備えた半導体装置に関する。
他の実施形態は、
半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第１導電型の不純物を注入することにより、第１の領域を形成する工程と、
前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第１導電型の不純物を注入することにより、
（Ａ）前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、１対の第１導電型の第２の不純物拡散領域を形成し、
（Ｂ）前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第１の領域を１対の第１導電型の第１の不純物拡散領域とする、工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜の下に位置する半導体基板の２つの領域に、第２導電型の不純物を注入することにより、前記第１の不純物拡散領域に接すると共に前記第２の不純物拡散領域に接しないように１対の第２導電型の第３の不純物拡散領域を形成する工程と、
前記ダミーゲート絶縁膜を除去して、１対のサイドウォールの間に位置する半導体基板を露出させる工程と、
露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、ＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
ＭＯＳトランジスタのソース及びドレイン電極に生じる寄生容量を低減できる。これにより、高速動作が可能な半導体装置を形成することが可能となる。
本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例の一製造工程を表す図である。 本発明の半導体装置の一例を表す図である。 図８の半導体装置の不純物濃度プロファイルを表す図である。 関連する半導体装置を表す図である。 関連する半導体装置の不純物濃度プロファイルを表す図である。
以下に、Ｎチャネル型のＭＯＳトランジスタを形成する場合の製造方法について説明する。図１〜図８は、本実施例の製造方法を説明するための断面模式図である。
図１に示すように、ＳＴＩ法により、Ｐ型のシリコンからなる半導体基板１に、絶縁膜を埋設して素子分離領域２を形成する。素子分離領域２によって周囲を区画された領域がＭＯＳトランジスタの活性領域となる。なお、Ｎチャネル型のＭＯＳトランジスタを形成する領域には、半導体基板１にホウ素（Ｂ）等のＰ型不純物を導入してＰ型ウェルを形成してもよい。
図２に示すように、半導体基板１の表面に酸化シリコン（ＳｉＯ2）からなるダミーゲート絶縁膜３および、多結晶シリコンからなるダミーゲート電極４を堆積して、ゲート電極の形状にパターニングを行う。
図３に示すように、イオン注入法により、ヒ素（Ａｓ）またはリン（Ｐ）等のＮ型不純物を半導体基板１に導入し、Ｎ型のエクステンション領域５を形成する。イオン注入は半導体基板１の表面に対して垂直（注入傾き角：０°）の設定で行う。注入条件としては例えば、エネルギー２〜１０ＫｅＶ、ドーズ量５×１０12〜５×１０13ａｔｏｍｓ／ｃｍ2の範囲を例示できる。このエクステンション領域５の不純物濃度は、後で形成するＳＤ領域の不純物濃度よりも低くなるように設定する。
図４に示すように、窒化シリコン膜の堆積とエッチバックにより、ゲート電極の側面を覆うサイドウォール絶縁膜６を形成する。この後に、イオン注入法により、ヒ素またはリン等のＮ型不純物を半導体基板１に導入し、Ｎ型のＳＤ領域７（第２の不純物拡散領域に相当する）を形成する。イオン注入は半導体基板１の表面に対して垂直（注入傾き角：０°）の設定で行う。注入条件としては、例えばエネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜５×１０15ａｔｏｍｓ／ｃｍ2の範囲を例示できる。このＳＤ領域７の不純物濃度は、先に形成したエクステンション領域５（サイドウォール及びゲート絶縁膜の下に位置するエクステンション領域５が、第１の不純物拡散領域に相当する）の不純物濃度よりも高くなるように設定する。
図５に示すように、ＣＶＤ法により、酸化シリコンの堆積を行い上面をＣＭＰ法によって平坦化する。ダミーゲート電極４の上面が露出した時点でＣＭＰ法による研磨は停止する。これにより第１層間絶縁膜８が形成される。
図６に示すように、エッチングによってダミーゲート電極４を除去する。この後に、斜めイオン注入法によって、ホウ素（Ｂ）等のＰ型不純物を半導体基板１に導入し、Ｐ型のポケット領域９（第３の不純物拡散領域に相当する）を形成する。イオン注入は、半導体基板１の表面に対して所定の傾き角度を有する状態で行う。この傾き角度の設定によって、ポケット領域９の形成される領域を調整することができる。これにより、エクステンション領域５の外側を覆うように接触して、ＳＤ領域７には接触しない状態のポケット領域９を形成できる。注入条件としては、例えば注入傾き角度５〜２５°、エネルギー３〜１５ＫｅＶ、ドーズ量１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2の範囲が例示できる。ＭＯＳトランジスタを配置する領域にあらかじめＰ型ウェルが形成されている場合には、このポケット領域９の不純物濃度はＰ型ウェルの不純物濃度よりも高くなるように設定される。
この後に、ランプアニール装置等を用いた急速熱処理法によって、８５０〜９５０℃程度のアニールを行うことで、不純物の活性化を行い、ＭＯＳトランジスタのソース／ドレイン電極が形成される。なお、ポケット領域９の注入角度およびエネルギー等の設定する際には、このアニール処理によって生じるポケット領域９の横方向への熱拡散も考慮して、注入条件の設定を行うことが好ましい。
図７に示すように、希釈したフッ酸等を用いた湿式エッチングによってダミーゲート絶縁膜３を除去し、半導体基板１の表面を露出させる。この後に、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を３〜５ｎｍの膜厚に堆積して、ゲート絶縁膜１０を形成する。Ｈｉｇｈ−Ｋ膜としては、ＨｆＳｉＯＮ、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2等の高誘電体膜や、それらの高誘電体膜を含む積層膜（例えば、酸化シリコン膜とＨｆＳｉＯＮ膜の積層膜等）が例示できる。
引き続き、先にダミーゲート電極４を除去した部分に導電膜を埋設して、表面をＣＭＰ処理することにより、ゲート電極１１を形成する。ゲート電極１１に用いる導電膜としては、Ｎｉシリサイド、Ｈｆシリサイド、窒化チタン（ＴｉＮ）等の金属膜が例示できる。導電膜は異なる材料からなる積層膜で構成してもよい。
図８に示すように、ゲート電極１１の上面を覆うように、酸化シリコン等を用いて第２層間絶縁膜１２を形成する。ＳＤ領域に接続するコンタクトプラグ１３、および引き出し用配線１４、ゲート電極に接続するコンタクトプラグと引き出し用配線（図示せず）を形成すればＭＯＳトランジスタが完成する。
図８の矢印Ｄで示した部分の不純物濃度プロファイルを模式図として図９に示す。図９の横軸は矢印Ｄに沿った、半導体基板の表面からの位置（深さ）を示す。図９の縦軸は各不純物の相対的な濃度を示す。図８、図９で示したように、本実施例ではＮ型のＳＤ領域７の外側を覆うＰ型のポケット領域９が存在しないため、ＳＤ領域７とポケット領域９間のＰＮ接合に起因した寄生容量の発生を回避できる。エクステンション領域５はＳＤ領域７よりも不純物濃度が低いため、エクステンション領域５とポケット領域９のＰＮ接合に起因した寄生容量は小さく、従来型の構造（図１０）に比べて寄生容量を大幅に低減できる。
以上の実施例ではＮチャネル型のＭＯＳトランジスタの場合について説明したが、イオン注入で導入する不純物の導電型を変更することで、Ｐチャネル型のＭＯＳトランジスタも同様にして形成できる。具体的には、エクステンション領域とＳＤ領域をＰ型の不純物で形成し、ポケット領域をＮ型の不純物で形成すればよい。Ｐ型の半導体基板を用いる場合には、Ｐチャネル型のＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを形成しておく。Ｐチャネル型のＭＯＳトランジスタを形成する場合にも、先に説明した方法と同様にポケット領域を形成することで、寄生容量を低減したＭＯＳトランジスタを形成できる。
また、ゲート絶縁膜としてＨｉｇｈ−Ｋ絶縁膜を用いる代わりに、従来の酸化シリコン膜を用いる場合であっても、ダマシンゲート法でゲート電極を形成することにより本発明を適用できる。
２０ ゲート絶縁膜
１、２１ 半導体基板
２、２２ 素子分離領域
３ ダミーゲート絶縁膜
４ ダミーゲート電極
５、２５ エクステンション領域
６、２６ サイドウォール絶縁膜
７、２７ ソース及びドレイン領域
８ 第１層間絶縁膜
９、２９ ポケット領域
１０ ゲート絶縁膜
１１、２３ ゲート電極
１２ 第２層間絶縁膜
１３ コンタクトプラグ
１４ 引き出し用配線

Claims (14)

  1. 半導体基板と、
    前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
    前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた１対の第１導電型の第１の不純物拡散領域と、
    前記１対の第１の不純物拡散領域を挟むように前記半導体基板内に設けられた１対の第１導電型の第２の不純物拡散領域であって、前記第１の不純物拡散領域よりも第１導電型の不純物濃度が高い第２の不純物拡散領域と、
    前記１対の第１の不純物拡散領域に接すると共に前記１対の第２の不純物拡散領域に接しないように、前記半導体基板内に設けられた１対の第２導電型の第３の不純物拡散領域と、
    を有するＭＯＳトランジスタを備えた半導体装置。
  2. 前記第１の不純物拡散領域の少なくとも一部の上には、前記ゲート電極の両側面に接するようにサイドウォールが設けられる、請求項１に記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
    前記ゲート電極の両側面上に設けられたサイドウォールと、
    前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた１対の第１導電型の第２の不純物拡散領域と、
    少なくとも前記サイドウォールの下の半導体基板内の領域に前記１対の第２の不純物拡散領域に接するように設けられた１対の第１導電型の第１の不純物拡散領域であって、前記第２の不純物拡散領域よりも第１導電型の不純物濃度が低い第１の不純物拡散領域と、
    前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第１の不純物拡散領域に接すると共に前記第２の不純物拡散領域に接しないように設けられた１対の第２導電型の第３の不純物拡散領域と、
    を有するＭＯＳトランジスタを備えた半導体装置。
  4. 前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記高誘電体膜は、ＨｆＳｉＯＮ膜、ＨｆＯ2膜、Ａｌ2Ｏ3膜、又はＺｒＯ2膜である、請求項４に記載の半導体装置。
  6. 前記第１導電型がＮ型、前記第２導電型がＰ型であり、前記ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタである、請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記第１導電型がＰ型、前記第２導電型がＮ型であり、前記ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタである、請求項１〜５の何れか１項に記載の半導体装置。
  8. 半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
    前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第１導電型の不純物を注入することにより、第１の領域を形成する工程と、
    前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
    前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第１導電型の不純物を注入することにより、
    （Ａ）前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、１対の第１導電型の第２の不純物拡散領域を形成し、
    （Ｂ）前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第１の領域を１対の第１導電型の第１の不純物拡散領域とする、工程と、
    前記ダミーゲート電極を除去する工程と、
    前記ダミーゲート絶縁膜の下に位置する半導体基板の２つの領域に、第２導電型の不純物を注入することにより、前記第１の不純物拡散領域に接すると共に前記第２の不純物拡散領域に接しないように１対の第２導電型の第３の不純物拡散領域を形成する工程と、
    前記ダミーゲート絶縁膜を除去して、１対のサイドウォールの間に位置する半導体基板を露出させる工程と、
    露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、ＭＯＳトランジスタを得る工程と、
    を有する半導体装置の製造方法。
  9. 前記第３の不純物拡散領域を形成する工程において、
    前記半導体基板の主面に垂直な方向に対して斜め方向から、前記第２導電型の不純物を注入する、請求項８に記載の半導体装置の製造方法。
  10. 前記第３の不純物拡散領域を形成する工程において、
    前記第２導電型の不純物の注入角度は、前記半導体基板の主面に垂直な方向に対して５〜２５°である、請求項９に記載の半導体装置の製造方法。
  11. 前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
  12. 前記高誘電体膜は、ＨｆＳｉＯＮ膜、ＨｆＯ2膜、Ａｌ2Ｏ3膜、又はＺｒＯ2膜である、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１導電型がＮ型、前記第２導電型がＰ型であり、前記ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタである、請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
  14. 前記第１導電型がＰ型、前記第２導電型がＮ型であり、前記ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタである、請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
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TW506079B (en) * 2000-02-17 2002-10-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6797576B1 (en) * 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
US6924180B2 (en) * 2003-02-10 2005-08-02 Chartered Semiconductor Manufacturing Ltd. Method of forming a pocket implant region after formation of composite insulator spacers
JP4011024B2 (ja) * 2004-01-30 2007-11-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法

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