CN109698244B - 半导体装置以及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体装置以及其制造方法，其包括基底、井区、第一与第二隔离区、介电层、导电层、第一掺杂区、绝缘层、第一接触插塞、以及第二接触插塞。井区形成于基底内。第一隔离区与第二隔离区形成于基底内。介电层形成于井区之上，且设置于第一隔离区与第二隔离区之间。导电层形成于介电层之上。第一掺杂区形成于井区内。绝缘层形成于介电层、第一隔离区、第二隔离区、以及第一掺杂区之上。第一接触插塞形成于绝缘层内且与导电层电连接。第一接触插塞设置于介电层与导电层之间的一重迭区域之上。第二接触插塞形成于绝缘层内且与第一掺杂区电连接。

Description

半导体装置以及其制造方法

技术领域

本发明系关于半导体装置，且特别是关于一种半导体装置以及其制造方法，以形成电容器。

背景技术

随着集成电路尺寸缩小化的需求，组件尺寸需要相应的缩小，此外，组件在电路基底上的配置也需要做对应的调整。举例来说，若能减小组件之间的距离，则可有效的缩小集成电路的尺寸。

发明内容

本发明的一实施例提供一种半导体装置，其包括基底、井区、第一隔离区、第二隔离区、介电层、导电层、第一掺杂区、绝缘层、第一接触插塞、以及第二接触插塞。井区形成于基底内。第一隔离区与第二隔离区形成于基底内。介电层形成于井区之上，且设置于第一隔离区与第二隔离区之间。导电层形成于介电层之上。第一掺杂区形成于井区内。绝缘层形成于介电层、第一隔离区、第二隔离区、以及第一掺杂区之上。第一接触插塞形成于绝缘层内且与导电层电连接。第一接触插塞设置于介电层与导电层之间的一重迭区域之上。第二接触插塞形成于绝缘层内且与第一掺杂区电连接。

本发明的一实施例提供一种制造半导体装置的方法，包括：提供基底；于基底内形成井区于基底内；于基底内形成第一隔离区与第二隔离区；于第一隔离区与第二隔离区之间的井区之上形成介电层；于介电层之上形成导电层；于井区内形成第一掺杂区；于介电层、第一隔离区、第二隔离区、以及第一掺杂区之上形成绝缘层；于绝缘层内且于介电层与该导电层之间的重迭区域之上形成第一接触插塞，其中，第一接触插塞与导电层电连接；以及于该绝缘层内形成第二接触插塞，其中，第二接触插塞与第一掺杂区电连接。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。

附图说明

图1表示根据本发明的一实施例的半导体装置。

图2表示根据本发明的一实施例的半导体装置。

图3表示根据本发明的另一实施例的半导体装置。

图4A-图4G表示根据本发明的一实施例的功率半导体装置的制造方法。

图5A-图5C表示根据本发明的一些实施例的半导体装置。

图6A-图6C表示根据本发明的一些实施例的半导体装置。

图7A-图7C表示根据本发明的另一些实施例的半导体装置。

附图符号说明：

1

半导体装置；

10

半导体基底；

11

井区；

12、13

隔离区；

14

介电层；

15

导电层；

16

掺杂区；

17

绝缘层；

18、19

接触插塞；

20、21

金属层；

22

多晶硅层；

23、24

穿孔；

60

掺杂区；

61

接触插塞；

62

金属层；

110、111

区域；

A10

电容有效区；

W14、W15、WA10

宽度。

具体实施方式

于下文中将参照相关图式以解说本发明的数个实施例的范例。

图1表示根据本发明一实施例的半导体装置的截面图。参阅图1，半导体装置1包括基底10。井区11形成于基底10内。在此实施例中，井区11的导电类型为P型。在其他的实施例中，井区11的导电类型可以为N型。隔离区12与13形成于基底内10。隔离区12与13可通过浅沟渠隔离(shallow trench isolation，STI)的方式来形成。在图1的截面图上，隔离区12与13为彼此分离的两隔离区。然而，在其他实施例中，从半导体装置1的上视图来看，隔离区12与13可以是一隔离区的不同部分。井区11根据隔离区12与13在截面图上的位置可分为区域110与111。区域110是指井区11中位于隔离区12右侧且于隔离区13左侧的区域，也就是隔离区12与13之间的区域。区域111是指井区11中位于隔离区13右侧的区域。

介电层14形成于井区11之上。在此实施例中，介电层14形成井区11在隔离区13与14之间的一部分之上，也就是，在于井区11的区域110之上。此外，介电层14的宽度W14等于区域110的上表面的宽度，也就是介电层14布满区域110的上表面。导电层15形成于介电层14之上。导电层15与介电层14之间的重迭区域则定义为电容有效区A10。参阅图1，导电层15的宽度W15小于介电层14的宽度W14，使得导电层15仅与介电层14的一部分重迭。在此情况下，重迭区域则取决于导电层15，因此，电容有效区A10的宽度WA10等于导电层15的宽度W15。在其他实施例中，参阅图2，导电层15的宽度W15等于介电层14的宽度W14，使得导电层15与介电层14的完全重迭。因此，电容有效区A10的宽度WA10等于导电层15的宽度W15也等于介电层14的宽度W14。在另一些实施例中，参阅图3，导电层15的宽度W15大于介电层14的宽度W14，使得导电层15一部分与介电层14的重迭。因此，重迭区域则取决于介电层14，因此，电容有效区A10的宽度WA10等于介电层14的宽度W14。

掺杂区16形成在井区10内。掺杂区16具有与井区11相同的导电类型。在此实施例中，掺杂区16的导电类型为P型。参阅图1，掺杂区16形成在井区10的区域111内。绝缘层17形成于掺杂区16、导电层15、介电层14、以及隔离区12与13之上，详细来说，绝缘层17接触掺杂区16、导电层15、介电层14、以及隔离区12与13的上表面。在其他实施例中，如图2与图3所示，由于导电层15的宽度W15于或大于介电层14的宽度W14，因此绝缘层17则形成于掺杂区16、导电层15、以及隔离区12与13之上。与图1的实施例比较起来，图2与图3的实施例中的绝缘层17未与介电层14的上表面接触。

接触插塞18形成于绝缘层17之内。参阅图1，接触插塞18设置在导电层15与介电层14之间的重迭区域(也就是电容有效区A10)之上且与导电层15电连接，在此实施例中，接触插塞18的整体是直接设置在导电层15与介电层14之间的重迭区域(电容有效区A10)之上。金属层20形成于绝缘层17的一部分之上且覆盖接触插塞18，使得导电层15可通过接触插塞18与金属层20电连接基底10上的其他装置。在绝缘层17另外形成接触插塞19。参阅图1，接触插塞19则设置在掺杂区16之上且与掺杂区16电连接。金属层21形成于绝缘层17的一部分之上且覆盖接触插塞19，使得掺杂区16可通过接触插塞19与金属层21电连接基底10上的其他装置。

根据上述可知，介电层14、导电层15、以及掺杂层16形成了一电容结构。如此一来，半导体装置1则为电容器装置。金属层20作为电容器装置的上电极，而金属层21作为电容器装置的下电极。此外，由于接触插塞18设置在导电层15与介电层14之间的重迭区域之上，导电层15在绝缘层17内由重迭区域开始向一或两侧延伸的范围可因此而减小，藉此减小半导体装置1的尺寸。如此一来，在同一基底10上可配置更多的半导体组件或装置。

下文中将藉由对应图式以解说上述半导体装置1的制造方法。参阅图4A，形成基底10。半导体基底10可为硅基底、硅锗基底、或其他适当的半导体基底。具有P型导电类型的井区11形成基底10内。隔离区12与13形成于基底10内。隔离区12与13可通过浅沟渠隔离(STI)的方式来形成。隔离区12与13提供了在电容有效区A10(显示于图1)周围的隔离屏障。经由平坦化程序(例如，化学机械平坦化(chemical-mechanical planarization，CMP)程序)后，井区11具有一平坦表面。井区11根据隔离区12与13在截面图上的位置可分为区域110与111。区域110是指井区11中位于隔离区12右侧且于隔离区13左侧的区域，也就是隔离区12与13之间的区域。区域111是指井区11中位于隔离区13右侧的区域。

参阅图4B，介电层14形成于井区11的平坦表面。介电层14可藉由在隔离区13与14之间的井区11的平坦表面上生长二氧化硅、氮化硅、高介电常数材料、或前述任两者组合的薄膜而形成。也就是说，介电层14是形成于井区11在隔离区12与13之间的一部分之上，也就是在井区11的区域110之上。在图4B实施例中，介电层14的宽度W14等于区域110的上表面的宽度。导电层15形成于介电层14之上。一多晶硅层22形成于井区11的平坦面以及介电层14的表面上，且对多晶硅层22执行一图案化程序。如图4C所示，多晶硅层22经过图案化程序后形成导电层15。在一实施例中，于导电层15之内，一金属硅化物(silicide)形成多晶硅层之上方。导电层15与介电层14之间的重迭区域则定义为电容有效区A10。参阅图4C，导电层15的宽度W15小于介电层14的宽度W14，使得导电层15仅与介电层14的一部分重迭。因此，上述重迭区域所定义的电容有效区A10的宽度WA10等于导电层15的宽度W15。

参阅图4D，掺杂区16形成在井区10的区域111内。掺杂区16具有与井区11相同的导电类型，即具有P型的导电类型。绝缘层17形成于掺杂区16、导电层15、介电层14、以及隔离区12与13之上，详细来说，绝缘层17接触掺杂区16、导电层15、介电层14、以及隔离区12与13之上表面。绝缘层17可基底藉由沉积氧化物、氮化物及或氮氧化物于基底10上所形成。经由平坦化程序(例如，CMP程序)后，绝缘层17具有一平坦表面。

参阅图4E，藉由从绝缘层17的平坦表面上对应电容有效区A10的位置向下蚀刻绝缘层17以形成穿孔23。根据穿孔23的高度，穿孔23可停止于导电层15的上表面，或是可进入导电层15的一部分。在此实施例中，穿孔23的整体是直接形成在电容有效区A10之上。此外，藉由从绝缘层17的平坦表面上对应掺杂区16的位置向下蚀刻绝缘层17以形成穿孔24。根据穿孔24的高度，穿孔24可停止于掺杂区16的上表面，或是可进入掺杂区16的一部分。如图4F所示，藉由于穿孔23与24中沉积金属以分别形成接触插塞18与19。根据穿孔23的位置与高度，接触插塞18形成于电容有效区A10之上的绝缘层17的一部分内，且与导电层15电连接。根据穿孔24的位置与高度，接触插塞19形成于掺杂区16之上的绝缘层17的一部分内，且与掺杂区16电连接。参阅图4G，在接触插塞18形成后，金属层20形成于绝缘层17的一部分之上。金属层20覆盖接触插塞18且与接触插塞18电连接，因此导电层15与金属层20电连接。在接触插塞19形成后，金属层21形成于绝缘层17之另一部分之上。金属层21覆盖接触插塞19且与接触插塞19电连接，因此掺杂区16与金属层21电连接。

根据上述可知，介电层14、导电层15、以及掺杂层16形成了一电容结构。金属层20作为电容器装置的上电极，而金属层21作为电容器装置的下电极。金属层20与21可电连接基底10上的其他装置。由于接触插塞18设置在导电层15与介电层14之间的重迭区域之上，导电层15在绝缘层17内由重迭区域开始向一或两侧延伸的范围可因此而减小，藉此减小半导体装置1的尺寸。如此一来，在同一基底10上可配置更多的半导体组件或装置。

图4A-图4G所示的制造方法的步骤顺序仅为一示范例，并非用来限制本案。部分的步骤可提前或延后执行。举例来说，可先形成掺杂区16(图4D)，再形成导电层15(图4B-图4C)。

图2中的半导体装置也可通过相似图4A-图4G所示的制造方法来形成。唯有在形成导电层15与绝缘层17的步骤有些微不同，将于下文中说明，其余相同部分请参阅上文，在此省略说明。参阅的图2，导电层15的宽度W15等于介电层14的宽度W14。因此，在图4B与图4C中的多晶硅层23的图案化程序中，导电层15被图案化为其宽度W15等于介电层14的宽度W14。在导电层15的宽度W15等于介电层14的宽度W14的情况下，绝缘层17形成于掺杂区16、导电层15、以及隔离区12与13之上，详细来说，绝缘层17接触掺杂区16、导电层15、以及隔离区12与13的上表面。

图3中的半导体装置也可通过相似图4A-图4G所示的制造方法来形成。唯有在形成导电层15与绝缘层17的步骤有些微不同，将于下文中说明，其余相同部分请参阅上文，在此省略说明。参阅图3，导电层15的宽度W15大于介电层14的宽度W14。因此，在图4B与图4C中的多晶硅层23的图案化程序中，导电层15被图案化为其宽度W15大于介电层14的宽度W14。在导电层15的宽度W15大于介电层14的宽度W14的情况下，绝缘层17形成于掺杂区16、导电层15、以及隔离区12与13之上，详细来说，绝缘层17接触掺杂区16、导电层15、以及隔离区12与13的上表面。

在图1的实施例中，介电层14的宽度W14等于区域110的上表面的宽度。在一些实施例中，于图4B的步骤中形成的介电层14，其宽度W14可小于区域110的上表面的宽度，如图5A图所示。参阅图5A，掺杂层16可在图4D的步骤中形成于井区11的区域110内，且介电层14与掺杂层16未重迭。同样的，在导电层15的宽度W15等于或大于介电层14的宽度W14的实施例中，于图4B的步骤中形成的介电层14，其宽度W14可小于区域110的上表面的宽度，如图5B与图5C所示。参阅图5B与图5C，掺杂层16可在图4D的步骤中形成于井区11的区域110内，且介电层14与掺杂层16未重迭。

在介电层14的宽度W14小于区域110的上表面的宽度的各种实施例中，可在图4D的步骤中，除了在区域110内形成参杂区16以外，更在区域110内形成另一参杂区60，如图6A-图6C所示。在图6A-图6C中，掺杂区16接近于隔离区13，而掺杂区60接近于隔离区12。介电层14与掺杂层60未重迭。掺杂区60具有与井区11相同的导电类型。在此实施例中，掺杂区60的导电类型为P型。根据图6A-图6C的实施例，于图4E的步骤中，形成对应掺杂区60的另一穿孔，且根据此穿孔的高度，此穿孔可停止于掺杂区60的上表面，或是可进入掺杂区60的一部分。藉由于此穿孔中沉积金属以形成接触插塞61。此外，于图4G的步骤中，在接触插塞61形成后，金属层62形成于绝缘层17的一部分之上。金属层62覆盖接触插塞61且与接触插塞61电连接，因此掺杂区60与金属层62电连接，使得掺杂区60可通过接触插塞61与金属层62电连接基底10上的其他装置。

在上述的实施例中，在此实施例中，接触插塞18的整体是直接设置在导电层15与介电层14之间的重迭区域(电容有效区A10)之上。在导电层15的宽度W15大于介电层14的宽度W14的实施例中，仅有接触插塞18的一部分是直接设置在导电层15与介电层14之间的重迭区域(电容有效区A10)之上，如图7A至图7C所示。

在上述的实施例中，虽然半导体装置1的基底10的半导体类型为P型，于部分实施例中基底10的半导体类型可为P型。具有N型基底的半导体装置之结构可相同于前述的半导体装置的结构。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定的为准。

Claims (12)

1.一种半导体装置，其中，包括：

一基底；

一井区，形成于该基底内；

一第一隔离区与一第二隔离区，形成于该基底内，其中，该第一隔离区相邻于该第二隔离区，且该第二隔离区具有一上表面；

一介电层，形成于该井区之上，且设置于该第一隔离区与该第二隔离区之间，其中，该介电层具有一第一侧壁，且该第二隔离区的该上表面的一边界对齐该介电层的该第一侧壁；

一导电层，形成于该介电层之上；

一第一掺杂区，形成于该井区内，且设置于该第一隔离区与该介电层之间，其中，该井区与该第一掺杂区具有相同的导电类型，以及该第一掺杂区直接接触该井区；

一绝缘层，形成于该介电层、该第一隔离区、该第二隔离区、以及该第一掺杂区之上；

一第一接触插塞，形成于该绝缘层内，且与该导电层电连接，其中，该第一接触插塞设置于该介电层与该导电层之间的一重迭区域之上；以及

一第二接触插塞，形成于该绝缘层内，且与该第一掺杂区电连接。

2.如权利要求1所述的半导体装置，其中，该井区根据该第一隔离区而分为一第一区域以及一第二区域；以及

其中，该介电层形成于该井区的该第一区域之上，且该第一掺杂区形成于该井区的该第一区域内。

3.如权利要求1所述的半导体装置，其中，该导电层的宽度小于该介电层的宽度。

4.如权利要求1所述的半导体装置，其中，该第一接触插塞的一部分直接设置于该介电层与该导电层之间的该重迭区域之上。

5.如权利要求4所述的半导体装置，其中，该导电层的宽度大于该介电层的宽度。

6.如权利要求1所述的半导体装置，其中，该第一接触插塞的整体直接设置于该介电层与该导电层之间的该重迭区域之上。

7.一种制造半导体装置的方法，其中，包括：

提供一基底；

于该基底内形成一井区于该基底内；

于该基底内形成一第一隔离区与一第二隔离区，其中，该第一隔离区相邻于该第二隔离区，且该第二隔离区具有一上表面；

于该第一隔离区与该第二隔离区之间的该井区之上形成一介电层，其中，该介电层具有一第一侧壁，且该第二隔离区的该上表面的一边界对齐该介电层的该第一侧壁；

于该介电层之上形成一导电层；

于该井区内形成一第一掺杂区，其中，该井区与该第一掺杂区具有相同的导电类型，以及该第一掺杂区设置于该第一隔离区与该介电层之间且直接接触该井区；

于该介电层、该第一隔离区、该第二隔离区、以及该第一掺杂区之上形成一绝缘层；

于该绝缘层内且于该介电层与该导电层之间的一重迭区域之上形成一第一接触插塞，其中，该第一接触插塞与该导电层电连接；以及

于该绝缘层内形成一第二接触插塞，其中，该第二接触插塞与该第一掺杂区电连接。

8.如权利要求7所述的制造半导体装置的方法，其中，该井区根据该第一隔离区而分为一第一区域以及一第二区域；以及

其中，该介电层形成于该井区的该第一区域之上，且该第一掺杂区形成于该井区的该第一区域内。

9.如权利要求7所述的制造半导体装置的方法，其中，该导电层的宽度小于该介电层的宽度。

10.如权利要求7所述的制造半导体装置的方法，其中，该第一接触插塞的一部分直接设置于该介电层与该导电层之间的该重迭区域之上。

11.如权利要求10所述的制造半导体装置的方法，其中，该导电层的宽度大于该介电层的宽度。

12.如权利要求7所述的制造半导体装置的方法，其中，该第一接触插塞的整体直接设置于该介电层与该导电层之间的该重迭区域之上。

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