TWI427765B - 具縱向結構的靜電放電保護元件 - Google Patents

Description

具縱向結構的靜電放電保護元件

本發明係關於一種靜電放電保護元件，特別是指一種具縱向電晶體結構且正負極性皆適用的靜電放電保護元件。

靜電放電(ElectroStatic Discharge,ESD)保護在積體電路元件的設計及操作上，屬於相當重要的考量。積體電路的輸出/輸入端容易遭受到不可預期的ESD襲擊，其常為快速、暫態、高電壓的能量，而造成電路的損壞，例如：氧化物介電質的崩潰(Breakdown)。為解決此類問題，各式的ESD防護電路被用於積體電路的輸出/輸入端，以提供ESD電流可以旁通(bypass)的安全路徑，使得當ESD出現時，ESD電流可經由ESD保護電路而迅速放電，因而保護積體電路本身免於遭受傷害。

習知的ESD保護元件常建基於橫向(lateral)結構的NPN或PNP電晶體，或是需要額外的觸發元件以加速其電晶體的導通。而為了減小ESD保護元件在積體電路上的佈局(layout)面積，設計上必須朝向縱向結構的電晶體開關，並與寄生的觸發元件整合在一起。此外，為能同時提供正極性與負極性的ESD保護機制，具有正/負雙極性的ESD保護元件當是發展的重要趨勢。

在本發明的一方面，揭示一種積體電路的靜電放電保護結構，包括：一高摻雜的p型基板(P⁺ 基板)；一n型井區，其係形成於該P⁺ 基板之內；一第一高摻雜的p型擴散區(P⁺ 擴散區)，其係形成於該n型井區之內；一第一高摻雜的n型擴散區(N⁺ 擴散區)，其係形成於該n型井區之內；及一p型井區，其係形成於該P⁺ 基板之內，並圍繞著該n型井區。該第一P⁺ 與N⁺ 擴散區連接至一接合墊(bond pad)，且該P⁺ 基板連接至接地。該n型井區實質上係位於該P⁺ 基板的上方，且該P⁺ 擴散區實質上係位於該n型井區的上方，如此即形成一具縱向結構的PNP電晶體。有另一P⁺ 擴散區形成於該n型井區之內，或另一N⁺ 擴散區形成於該p型井區之內，而形成一齊納二極體(Zener diode)；當一正極性ESD出現於該輸出/輸入之接合墊時，該齊納二極體將會立即崩潰，而觸發該PNP電晶體導通，引導ESD能量至接地。該齊納二極體與該縱向結構的PNP電晶體係整合於同一積體電路佈局，而不須增加額外的晶片佈局面積。此外，一寄生二極體亦形成於該P⁺ 基板與該n型井區之間的接面(junction)，當一負極性ESD出現時，該寄生二極體將會導通而旁通ESD能量至接地。如上所述之實施例，即可達成正/負雙極性的ESD保護機制。

在本發明的另一方面，揭示一種積體電路的靜電放電保護結構，包括：一P⁺ 基板；一n型井區，其係形成於該P⁺ 基板之內；一第一P⁺ 擴散區，其係形成於該n型井區之內；一N⁺ 擴散區，其係形成於該n型井區之內；一p型井區，其係形成於該P⁺ 基板之內，並圍繞著該n型井區；及一第二P⁺ 擴散區，其係形成於該p型井區之內，並電性連接至該N⁺ 擴散區。該P⁺ 基板連接至一接合墊，且該第一P⁺ 擴散區連接至接地。該n型井區實質上係位於該P⁺ 基板的上方，且該第一P⁺ 擴散區實質上係位於該n型井區的上方，如此即形成一具縱向結構的PNP電晶體。該第一P⁺ 擴散區與該n型井區之間的接面則形成一縱向結構的齊納二極體；當一正極性ESD出現於該輸出/輸入之接合墊時，該齊納二極體將會立即崩潰而觸發該PNP電晶體導通，引導ESD能量至接地。該齊納二極體與該縱向結構的PNP電晶體係整合於同一積體電路佈局，而不須增加額外的晶片佈局面積。此外，一橫向結構的二極體亦形成於該第一P⁺ 擴散區與該n型井區之間的接面，當一負極性ESD出現時，該二極體將會導通而旁通ESD能量至接地。如上所述之實施例，亦可達成正/負雙極性的ESD保護機制。

為使　貴審查委員能對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明如後：請參照圖一，為根據本發明第一實施例之ESD保護元件的結構剖面示意圖。如圖所示，本實施例之ESD保護元件100係由P⁺ 基板110、該P⁺ 基板110內之n型井區120、該n型井區120內之第一P⁺ 擴散區132及第一N⁺ 擴散區130、該P⁺ 基板110內並圍繞著該n型井區120之p型井區122、及同時橫跨於該n型120與p型井區122內之第二P⁺ 擴散區140所構成，其中該第一P⁺ 132與N⁺ 擴散區130連接至接合墊150。該P⁺ 基板110經由該p型井區122而與該第二P⁺ 擴散區140形成電性連結。該P⁺ 基板110可以是形成於積體電路基板內之高摻雜的p型井區，且通常連接至接地。

圖二為上述之ESD保護元件100的等效電路示意圖。以下說明本實施例之元件結構及電路組成，請同時參照圖一及圖二。n型井區120實質上係位於P⁺ 基板110的上方，且第一P⁺ 擴散區132實質上係位於該n型井區120的上方，如此即形成一具縱向結構的PNP電晶體160，其中該第一P⁺ 擴散區132為射極162，該n型井區120為基極164，且該P⁺ 基板110為集極166。二極體180寄生形成於P⁺ 基板110與n型井區120之間的接面，其陽極182為P⁺ 基板110，且陰極184為n型井區120。一用以快速觸發或致動電晶體160之齊納二極體170則形成於第二P⁺ 擴散區140與n型井區120之間的接面，其陽極172為第二P⁺ 擴散區140，且陰極174為n型井區120。電晶體的基極164與二極體的陰極184之間的n型井區120將存有一寄生電阻190。第一N⁺ 擴散區130則作為n型井區120與其他元件或電壓位準相連接所使用的毆姆接觸(Ohmic contact)此為所屬技術領域的通常知識，在此不再贅述。如圖所示，接合墊150連接至電晶體射極162、二極體陰極184、及電阻190；電晶體集極166、二極體陽極182、及齊納二極體陽極172則連接至接地端。

以下參照圖二之等效電路圖進一步說明本實施例之電路操作。當電路在正常工作情況下，n型井區120的電壓位準透過第一N⁺ 擴散區130而與接合墊150之輸出或輸入電壓一致，且齊納二極體170的崩潰電壓高於該輸出/輸入的正常操作電壓；因此，電晶體160不會被導通而影響被ESD保護的電路之正常操作。當一正極性ESD出現於該輸出/輸入之接合墊150時，該齊納二極體170將會立即崩潰，此時ESD電流會先經由第一N⁺ 擴散區130進入n型井區120，再流向齊納二極體170；當此ESD電流通過n型井區120結構中的寄生電阻190，將於電晶體的射極162與基極164之間產生足夠的電壓降，而致使電晶體160導通，而將輸出/輸入端的ESD能量迅速地導引至接地。在此情況下，該齊納二極體170可視為本實施例ESD保護元件電路之PNP電晶體160的觸發器(trigger)。另一方面，當一負極性ESD出現時，寄生於P⁺ 基板110與n型井區120之接面的二極體180將會導通，而快速的旁通ESD能量至接地。如上所述，本實施例可達成正/負雙極性的ESD保護機制。

另請參照圖三，為根據本發明第二實施例之ESD保護元件的結構剖面示意圖。如圖所示，本實施例之ESD保護元件200係由P⁺ 基板110、該P⁺ 基板110內之n型井區120、該n型井區120內之第一P⁺ 擴散區132及第一N⁺ 擴散區130、該P⁺ 基板110內並圍繞著該n型井區120之p型井區122、及同時橫跨於該n型120與p型井區122內之第二N⁺ 擴散區142所構成，其中該第一P⁺ 132與N⁺ 擴散區130連接至接合墊150。該P⁺ 基板110可以是形成於積體電路基板內之高摻雜的p型井區，且通常連接至接地。本實施例之ESD保護元件的等效電路亦如圖二所示，除了該齊納二極體170則形成於第二N⁺ 擴散區142與p型井區122之間的接面，其陽極172為p型井區122，且陰極174為第二N⁺ 擴散區142；且其電路操作請參照第一實施例之描述，在此不再贅述。

另請參照圖四，為根據本發明第三實施例之ESD保護元件的結構剖面示意圖。如圖所示，本實施例之ESD保護元件300係由P⁺ 基板110、該P⁺ 基板110內之n型井區120、該n型井區120內之第一P⁺ 擴散區132及第一N⁺ 擴散區130、該P⁺ 基板110內並圍繞著該n型井區120之p型井區122、該n型井區120內之第二P⁺ 擴散區144、該p型井區122內之第三P⁺ 擴散區145；其中該第二P⁺ 擴散區144電性連接至該第三P⁺ 擴散區145，且該第一P⁺ 132與N⁺ 擴散區130連接至接合墊150。該P⁺ 基板110經由該p型井區122而與該第三P⁺ 擴散區145形成電性連結。該P⁺ 基板110可以是形成於積體電路基板內之高摻雜的p型井區，且通常連接至接地。本實施例之ESD保護元件的等效電路亦如圖二所示，除了該齊納二極體170則形成於n型井區120與第二P⁺ 擴散區144之間的接面，其陽極172為第二P⁺ 擴散區144，且陰極174為n型井區120；且其電路操作請參照第一實施例之描述，在此不再贅述。

另請參照圖五，為根據本發明第四實施例之ESD保護元件的結構剖面示意圖。如圖所示，本實施例之ESD保護元件400係由P⁺ 基板110、該P⁺ 基板110內之n型井區120、該n型井區120內之第一P⁺ 擴散區132及第一N⁺ 擴散區130、該P⁺ 基板110內並圍繞著該n型井區120之p型井區122、該n型井區120內之第二N⁺ 擴散區146、該p型井區122內之第三N⁺ 擴散區147；其中該第二N⁺ 擴散區146電性連接至該第三N⁺ 擴散區147，且該第一P⁺ 132與N⁺ 擴散區130連接至接合墊150。該P⁺ 基板110可以是形成於積體電路基板內之高摻雜的p型井區，且通常連接至接地。本實施例之ESD保護元件的等效電路亦如圖二所示，除了該齊納二極體170則形成於第三N⁺ 擴散區147與p型井區122之間的接面，其陽極172為p型井區122，且陰極174為第三N⁺ 擴散區147；且其電路操作請參照第一實施例之描述，在此不再贅述。

另請參照圖六，為根據本發明第五實施例之ESD保護元件的結構剖面示意圖。如圖所示，本實施例之ESD保護元件500係由P⁺ 基板110、該P⁺ 基板110內之n型井區120、該n型井區120內之N⁺ 擴散區148及第一P⁺ 擴散區132、該P⁺ 基板110內並圍繞著該n型井區120之p型井區122，該p型井區122內之第二P⁺ 擴散區149；其中該第一P⁺ 擴散區132連接至接地，且該N⁺ 擴散區148電性連接至該第二P⁺ 擴散區149，且該P⁺ 基板110連接至接合墊150。N⁺ 擴散區148將經由第二P⁺ 擴散區149、p型井區122、及P⁺ 基板110而連接至接合墊150。該P⁺ 基板110可以是形成於積體電路基板內之高摻雜的p型井區。本實施例之ESD保護元件的等效電路亦如圖二所示，並請同時參照圖二及圖六。n型井區120實質上係位於P⁺ 基板110的上方，且第一P⁺ 擴散區132實質上係位於該n型井區120的上方，如此即形成一具縱向結構的PNP電晶體160，其中該P⁺ 基板110為射極162，該n型井區120為基極164，且該第一P⁺ 擴散區132為集極166。一用以快速觸發或致動電晶體160之齊納二極體170則縱向形成於第一P⁺ 擴散區132與n型井區120之間的接面，其陽極172為第一P⁺ 擴散區132，且陰極174為n型井區120。二極體180寄生形成於第一P⁺ 擴散區132與n型井區120之間的接面，其陽極182為第一P⁺ 擴散區132，且陰極184為n型井區120。N⁺ 擴散區148則作為n型井區120與其他元件或電壓位準相連接所使用的毆姆接觸。電晶體的基極164與二極體的陰極184之間的n型井區120將存有一寄生電阻190。如圖所示，接合墊150連接至P⁺ 基板110，以經由p型井區122、第二P⁺ 擴散區149、及N⁺ 擴散區148而電性連接至PNP電晶體射極162、二極體陰極184、及電阻190；電晶體集極166、二極體陽極182、及齊納二極體陽極172則經由第一P⁺ 擴散區132而連接至接地端。本實施例之電路操作同於前述之實施例，在此不再贅述。

唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。

100．．．第一實施例之ESD保護元件

110．．．P⁺ 基板

120．．．n型井區

122．．．p型井區

130．．．第一N⁺ 擴散區

132．．．第一P⁺ 擴散區

140．．．第二P⁺ 擴散區

150．．．接合墊

160．．．PNP電晶體

162．．．射極

164‧‧‧基極

166‧‧‧集極

170‧‧‧齊納二極體

172‧‧‧陽極

174‧‧‧陰極

180‧‧‧二極體

182‧‧‧陽極

184‧‧‧陰極

190‧‧‧寄生電阻

200‧‧‧第二實施例之ESD保護元件

142‧‧‧第二N⁺ 擴散區

300‧‧‧第三實施例之ESD保護元件

144‧‧‧第二P⁺ 擴散區

145‧‧‧第三P⁺ 擴散區

400‧‧‧第四實施例之ESD保護元件

146‧‧‧第二N⁺ 擴散區

147‧‧‧第三N⁺ 擴散區

500‧‧‧第五實施例之ESD保護元件

148‧‧‧N⁺ 擴散區

149‧‧‧第二P⁺ 擴散區

圖一　根據本發明第一實施例之ESD保護元件的結構剖面示意圖。

圖二　本實施例之ESD保護元件的等效電路示意圖。

圖三　根據本發明第二實施例之ESD保護元件的結構剖面示意圖。

圖四　根據本發明第三實施例之ESD保護元件的結構剖面示意圖。

圖五　根據本發明第四實施例之ESD保護元件的結構剖面示意圖。

圖六　根據本發明第五實施例之ESD保護元件的結構剖面示意圖。

100．．．第一實施例之ESD保護元件

110．．．P⁺ 基板

120．．．n型井區

122．．．p型井區

130．．．第一N⁺ 擴散區

132．．．第一P⁺ 擴散區

140．．．第二P⁺ 擴散區

150．．．接合墊

160．．．PNP電晶體

170．．．齊納二極體

180．．．二極體

190．．．寄生電阻

Claims (8)

1. 一種積體電路的靜電放電保護結構，其包括：一高摻雜的p型基板(P⁺ 基板)；一n型井區，其係形成於該P⁺ 基板之內；一第一高摻雜的p型擴散區(P⁺ 擴散區)，其係形成於該n型井區之內；一第一高摻雜的n型擴散區(N⁺ 擴散區)，其係形成於該n型井區之內；及一p型井區，其係形成於該P⁺ 基板之內，並圍繞著該n型井區；其中，該第一P⁺ 與N⁺ 擴散區連接至一接合墊(bond pad)，且該P⁺ 基板經由其底部而直接連接至接地。
2. 如申請專利範圍第1項所述之靜電放電保護結構，更包括一第二P⁺ 擴散區，其係形成於該n型與p型井區之內，並橫跨於該n型與p型井區之間。
3. 如申請專利範圍第1項所述之靜電放電保護結構，更包括一第二N⁺ 擴散區，其係形成於該n型與p型井區之內，並橫跨於該n型與p型井區之間。
4. 如申請專利範圍第1項所述之靜電放電保護結構，更包括：一第二P⁺ 擴散區，其係形成於該n型井區之內；及一第三P⁺ 擴散區，其係形成於該p型井區之內；其中該第二P⁺ 擴散區電性連接至該第三P⁺ 擴散區。
5. 如申請專利範圍第1項所述之靜電放電保護結構，更包 括：一第二N⁺ 擴散區，其係形成於該n型井區之內；及一第三N⁺ 擴散區，其係形成於該p型井區之內；其中該第二N⁺ 擴散區電性連接至該第三N⁺ 擴散區。
6. 一種積體電路的靜電放電保護結構，其包括：一P⁺ 基板；一n型井區，其係形成於該P⁺ 基板之內；一第一P⁺ 擴散區，其係形成於該n型井區之內；一N⁺ 擴散區，其係形成於該n型井區之內；一p型井區，其係形成於該P⁺ 基板之內，並圍繞著該n型井區；及一第二P⁺ 擴散區，其係形成於該p型井區之內；其中，該P⁺ 基板連接至一接合墊，且該第二P⁺ 擴散區電性連接至該N⁺ 擴散區。
7. 如申請專利範圍第6項所述之靜電放電保護結構，其中該P⁺ 基板係為一形成於積體電路基板內之高摻雜的p型井區。
8. 如申請專利範圍第6項所述之靜電放電保護結構，其中該第一P⁺ 擴散區連接至接地。