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KR100831269B1 - 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 - Google Patents

반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 Download PDF

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KR100831269B1
KR100831269B1 KR1020060137353A KR20060137353A KR100831269B1 KR 100831269 B1 KR100831269 B1 KR 100831269B1 KR 1020060137353 A KR1020060137353 A KR 1020060137353A KR 20060137353 A KR20060137353 A KR 20060137353A KR 100831269 B1 KR100831269 B1 KR 100831269B1
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KR
South Korea
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pad
transistor
ggnmos
voltage
chip
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Application number
KR1020060137353A
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English (en)
Inventor
송상수
Original Assignee
동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명은 정전기 방전에 대한 응답 속도가 빠르고 안정적인 동작이 보장된 정전기 방전 보호 장치에 관한 것으로, 정전기 방전 보호 장치는 반도체 IC 칩의 규격 전압 이상의 신호가 패드에 인가되어 정전기 스트레스가 발생한 경우에는 턴온 상태로 되어 패드에 인가된 신호의 방전 경로를 형성하여 패드와 내부 회로를 전기적으로 차단하는 방전 경로 형성 수단과, 패드와 접지 사이에 연결되어 방전 경로 형성 수단의 동작 전압을 낮추는 역할을 하는 고전압 트랜지스터를 포함한다. 방전 경로 형성 수단은 패드와 접지 사이에 병렬로 연결된 복수의 게이트 접지형 트랜지스터(GGNMOS)이거나, npn 바이폴라 트랜지스터와 pnp 바이폴라 트랜지스터를 포함하는 2-단자/4-층 pnpn 구조로 되어 있는 실리콘 제어 정류기(SCR)이다. GGNMOS로 방전 경로 형성 수단을 구현할 경우, 고전압 트랜지스터의 게이트와 드레인은 패드에 연결하고, 소스는 GGNMOS의 웰에 연결하며, GGNMOS의 게이트와 소스를 접지에 연결할 수 있다. 또는 고전압 트랜지스터의 게이트와 드레인을 패드에 연결하고 소스를 GGNMOS의 게이트에 연결하며, GGNMOS의 드레인을 패드에 연결하고 소스를 웰에 연결할 수도 있다. 이 경우 GGNMOS의 게이트와 접지 사이에 저항 소자를 연결한다. 방전 경로 형성 수단이 SCR인 경우, 고전압 트랜지스터의 게이트와 드레인은 패드에 연결하고 소스가 npn 트랜지스터의 P-웰을 통해 접지와 연결할 수 있다.
정전기 방전(ESD) 보호 회로, GGNMOS, SCR, 고전압 트랜지스터

Description

반도체 집적회로 소자를 정전기 방전으로부터 보호하는 장치{Device for Protecting Semiconductor ICs from Electrostatic Discharge}
도 1은 종래 정전기 방전 보호 장치의 회로도.
도 2는 본 발명의 제1 구현예에 따른 정전기 방전 보호 장치의 회로도.
도 3은 본 발명의 제2 구현예에 따른 정전기 방전 보호 장치의 회로도.
도 4는 본 발명의 제3 구현예에 따른 정전기 방전 보호 장치의 회로도.
<도면의 주요 부호에 대한 설명>
10: 패드 12, 20, 30, 40: 정전기 방전 보호 장치
14: 입력단 버퍼 16: 반도체 IC 칩의 내부 회로
D1: 고전압 트랜지스터 M1x: 게이트 접지형 MOS(GGNMOS)
45: 실리콘 제어 정류기(SCR)
본 발명은 정전기 방전 보호 장치에 관한 것으로서, 좀 더 구체적으로는 정전기 방전에 대한 응답 속도가 빠르고 안정적인 동작이 보장된 정전기 방전 보호 장치에 관한 것이다.
CMOS (Complementary Metal Oxide Semiconductor) 집적회로(IC: Integrated Circuit) 소자는 두께가 얇은 게이트 산화막을 사용하기 때문에 정전기 방전(ESD: Electro-Static Discharge)에 취약하다. 정전기 방전은 전위가 서로 다른 두 물체 사이에서 정전하가 이동하여 생기는 현상인데, 약 150㎱ 이하의 매우 짧은 시간 동안 순간적으로 큰 에너지가 방출되기 때문에 CMOS IC 소자에 손상을 줄 수 있고, 특히 나노급 IC 소자에서는 신뢰성과 직결된 중요한 요소이다. 정전기 방전의 영향으로 실리콘의 열적 파괴나, 순간적인 고전류로 인한 금속 콘택의 녹아내림, 또는 고전압 과스트레스로 인한 게이트 산화막의 절연파괴가 생겨 IC 칩의 고장을 유발한다.
상용 IC 제품의 ESD 규격은 HBM (Human Body Model) ESD 스트레스인 경우 2kV 이상이고, MM (Machine Model) ESD 스트레스인 경우 200V이다. 이러한 ESD 스트레스를 피하기 위하여 IC 칩의 입력 패드, 출력 패드 및 전력 패드에 ESD로 인한 전압을 클램프(clamp)하는 ESD 보호 회로를 온칩화하여 IC 칩 내부 회로를 보호한다.
ESD 보호 회로로는 도 1에 나타낸 바와 같은 게이트 접지형 NMOS(GGNMOS: Grounded Gate NMOS)를 많이 사용한다. ESD 보호를 위해서는 보호 회로의 크기가 큰 것이 좋지만 그렇게 되면 입력단에 기생 성분이 증가한다는 문제가 있다.
도 1을 참조하면, 종래 ESD 보호 회로(12)는 패드(10)와 내부 회로(16) 사이에 연결되어 있다. 내부 회로(16)는 VDD와 VSS 사이에 PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N1)가 인버터 구조로 연결되어 있는 입력단 버퍼(14)를 통해 패 드(10)와 연결될 수 있다. 종래 ESD 보호 회로(12)는 복수의(보통 8개 내지 10개의) GGNMOS(M11, M12, M13, M14, M15, M16, M17, M18)로 구성되는데, GGNMOS의 게이트와 소스는 기판(또는 웰)을 통해 VSS에 연결되고 드레인은 패드(10)에 연결된다. 따라서, GGNMOS는 소스-기판-드레인으로 된 기생 npn 바이폴라 트랜지스터를 포함하는 구조이다. 이 npn 트랜지스터는 표면 소자인 MOSFET과 달리 벌크 소자(bulk device)이기 때문에, 턴온 상태일 때 많은 양의 전류를 소화할 수 있다.
IC 칩이 정상 동작일 때(즉, 패드(10)를 통해 규격 전압이 인가될 때)에는 GGNMOS가 턴오프(turn off) 상태이므로 게이트 전압(Vgs)이 0이고 드레인과 소스 사이에는 전류가 흐르지 않는다. ESD가 IC 칩에 발생하면, 패드(10)를 통해 GGNMOS의 드레인에 높은 전기장이 걸리고, 역방향 바이어스된 드레인-기판 접합에 충격 이온화(impact ionization) 또는 전자사태(avalanche)가 일어난다. 기판 저항에 걸리는 전압은 npn 트랜지스터의 베이스-에미터 전압을 높이고, 결국 npn 트랜지스터가 턴온(turn on) 된다.
ESD 전압이 양(+)의 전압인 경우 GGNMOS에 포함되어 있는 기생 npn 트랜지스터는 방전 경로를 형성하고 입력단 버퍼(14)와 패드(10)의 전기적 연결을 차단하여 반도체 IC 칩의 내부 회로(16)를 ESD 전압으로부터 보호한다. 한편, ESD 전압이 음(-)의 전압인 경우 GGNMOS에 포함되어 있는 순방향 접속 pn 다이오드(p형 기판과 n+ 드레인)가 방전 경로를 형성하여 내부 회로(16)를 보호한다.
그런데, 종래 정전기 보호 장치는 8개 내지 10개의 GGNMOS가 모두 동작을 한다는 전제에서 구성되어 있으나, 레이아웃이나 그 밖의 다른 변수에 의해 GGNMOS 가 모두 동작을 하지 못하고, 낮은 내성 레벨(immunity level)에서 고장이 나는 경우가 많다.
또한, 종래 정전기 보호 장치에서 GGNMOS는 측면 기생 바이폴라(lateral parasitic bipolar) 동작을 이용하기 때문에, 접합 파괴 전압(junction breakdown voltage)에 도달하기 전에 높은 전압으로 인한 IC 칩 내부회로에 충격을 줄 위험이 있다.
본 발명의 목적은 정전기 방전에 대한 응답 속도가 빠른 정전기 방전 보호 장치를 제공하는 것이다.
본 발명의 다른 목적은 접합 파괴 전압에까지 이르지 못한 낮은 정전기 방전 전압에 대해서도 IC 칩의 내부 회로를 효과적으로 보호할 수 있는 정전기 방전 보호 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 IC 칩 내에서 좀 더 작은 면적을 차지하면서도 효율적인 동작이 가능한 정전기 방전 보호 장치를 제공하는 것이다.
본 발명에 따른 정전기 방전 보호 장치는 반도체 IC 칩의 외부와 전기적으로 연결되는 패드와 반도체 IC 칩의 내부 회로 사이에 연결되며, 반도체 IC 칩의 규격 전압 신호가 패드에 인가될 경우에는 턴오프 상태에 있다가, 반도체 IC 칩의 규격 전압 이상의 신호가 패드에 인가되어 정전기 스트레스가 발생한 경우에는 턴온 상태로 되어 패드에 인가된 신호의 방전 경로를 형성하여 패드와 내부 회로를 전기적으로 차단하는 방전 경로 형성 수단을 포함한다. 또한, 정전기 방전 보호 장치는 패드와 접지 사이에 연결되어 방전 경로 형성 수단의 동작 전압을 낮추는 역할을 하는 고전압 트랜지스터를 포함한다. 고전압 트랜지스터의 문턱 전압은 상기 내부 회로에 사용되는 트랜지스터의 동작 전압도다 2배 이상 더 크며, 접합 파괴 전압보다는 더 작은 것이 바람직하다.
본 발명에서 방전 경로 형성 수단은 패드와 접지 사이에 병렬로 연결된 복수의 게이트 접지형 트랜지스터(GGNMOS)이거나, npn 바이폴라 트랜지스터와 pnp 바이폴라 트랜지스터를 포함하는 2-단자/4-층 pnpn 구조로 되어 있는 실리콘 제어 정류기(SCR)이다.
GGNMOS로 방전 경로 형성 수단을 구현할 경우, 고전압 트랜지스터의 게이트와 드레인은 패드에 연결하고, 소스는 GGNMOS의 웰에 연결하며, GGNMOS의 게이트와 소스를 접지에 연결할 수 있다. 또는 고전압 트랜지스터의 게이트와 드레인을 패드에 연결하고 소스를 GGNMOS의 게이트에 연결하며, GGNMOS의 드레인을 패드에 연결하고 소스를 웰에 연결할 수도 있다. 이 경우 GGNMOS의 게이트와 접지 사이에 저항 소자를 연결한다.
방전 경로 형성 수단이 SCR인 경우, 고전압 트랜지스터의 게이트와 드레인은 패드에 연결하고 소스가 npn 트랜지스터의 P-웰을 통해 접지와 연결할 수 있다.
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
제1 구현예
도 2는 본 발명의 제1 구현예에 따른 정전기 보호 장치의 회로도이다.
도 2를 참조하면, 정전기 보호 장치(20)는 패드(10)와 입력단 버퍼(14) 사이에 연결되어 있다. 반도체 IC 칩의 내부 회로(16)는 입력단 버퍼(14) 및 정전기 보호 장치(20)를 통해 패드(10)와 전기적으로 연결된다. 패드(10)는 반도체 IC 칩을 외부와 전기적으로 연결하는 일종의 통로 역할을 하는데, 도 2에는 패드(10)가 입력 패드인 경우를 나타내었지만, 본 발명을 입력 패드(10) 외에 출력 패드나 전력 패드에도 적용할 수 있다는 점은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 알 수 있을 것이다. 이러한 점은 이하의 제2 구현예와 제3 구현예에 대해서도 마찬가지이다.
입력단 버퍼(14)는 도 1을 참조로 앞에서 설명했던 것과 마찬가지로 VDD와 VSS 사이에 인버터 구조로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성되어 있는데, 반드시 이러한 구조로 한정되지는 않는다.
본 발명의 제1 구현예에 따른 정전기 보호 장치(20)는 복수의 GGNMOS(M11, M12, …, Mn)가 패드(10)와 VSS 사이에 병렬로 연결된 구조를 포함하며, 패드(10)와 GGNMOS의 웰(well) 사이에 연결된 고전압 트랜지스터(D1)를 포함한다. GGNMOS는 예컨대, 8개 내지 10개가 병렬로 연결되어 있다. 고전압 트랜지스터(D1)는 게이트와 드레인이 패드(10)에 연결되고 소스가 GGNMOS의 P형 기판(즉, P형 웰)에 연결되어 있다. 종래 정전기 보호 장치(12)와 달리 본 발명의 제1 구현예에 따른 정전기 보호 장치(20)에서는 GGNMOS의 게이트와 소스는 VSS에 연결되고 드레인은 패드(10)에 연결되며, 웰은 고전압 트랜지스터(D1)의 소스와 공통으로 VSS에 연결되 어 있다.
본 구현예에서 고전압 트랜지스터(D1)는 문턱 전압이 내부 회로(16)에 사용되는 트랜지스터의 동작 전압보다 2배 이상 더 크며, 접합 파괴 전압보다는 더 작은 것이 바람직하다.
IC 칩이 정상 상태일 때에는 즉, 패드(10)에 인가되는 신호가 규격 전압일 때에는 고전압 트랜지스터(D1)에는 문턱 전압보다 낮은 전압이 인가되므로 턴오프 상태에 있고, 따라서 패드(10)에 인가되는 신호는 입력단 버퍼(14)를 거쳐 내부 회로(16)로 전달된다. 한편, 정전기 방전이 발생하여 패드(10)에 규격 전압보다 훨씬 높은 전압이 인가되면 정전기 보호 장치(20)에 의한 방전 경로가 형성되어 패드(10)와 입력단 버퍼(14)는 차단된다. 즉, 정전기 방전이 발생하면, 고전압 트랜지스터(D1)는 턴온 상태로 되고 고전압 트랜지스터(D1)를 통해 흐르는 전류는 고전압 트랜지스터(D1)의 소스에서 GGNMOS의 P형 웰로 흘러 들어간다. P형 웰로 흘러간 전류는 접지인 VSS로 빠져나가는데, 이 전류는 P형 웰의 저항으로 인하여 전위차를 발생시킨다. 이 전위차에 의하여 P형 웰의 전위가 높아지기 때문에, GGNMOS의 드레인과 P형 웰 사이의 절연 파괴값을 낮게 만들어 종래 GGNMOS로 구성된 정전기 보호 장치보다 낮은 전압에서 빠르고 안전하게 정전기 보호 장치(20)를 동작하도록 만든다.
제2 구현예
도 3은 본 발명의 제2 구현예에 따른 정전기 방전 보호 장치의 회로도이다.
도 3의 회로도를 통해 알 수 있는 것처럼, 본 발명의 제2 구현예는 복수의 GGNMOS와 고전압 트랜지스터(D1)를 포함한다는 점에서는 제1 구현예와 동일하지만, 고전압 트랜지스터(D1)와 GGNMOS의 연결 구조 및 고전압 트랜지스터(D1)의 소스와 GGNMOS의 게이트가 저항(Rp)을 통해 VSS와 연결되어 있다는 점에서 차이가 있다. 즉, 고전압 트랜지스터(D1)의 게이트와 드레인은 패드(10)에 연결되어 있고, 소스는 GGNMOS 각각의 게이트와 함께 저항(Rpp)을 통해 VSS에 연결되며, GGNMOS의 소소는 웰을 통해 VSS에 연결되고 드레인은 패드(10)에 연결되어 있다.
본 발명의 제2 구현예에 따른 정전기 방전 보호 장치(30)는 저항 소자(Rp)를 사용하여 GGNMOS의 게이트 전압을 제어하기 때문에 고전압 트랜지스터(D1)를 정전기 보호 장치로 사용하는 데에 수반되는 넓은 면적의 문제를 해결할 수 있다. 저항 소자(Rp)는 예컨대, 다결정 실리콘으로 구성되며, 고전압 트랜지스터(D1)가 턴온 상태일 때의 스트레스만 소화하면 되므로 적은 면적으로 구현이 가능하며, 열에 의한 손상 가능성도 매우 낮다.
IC 칩이 정상 상태일 때에는 즉, 패드(10)에 인가되는 신호가 규격 전압일 때에는 고전압 트랜지스터(D1)에는 문턱 전압보다 낮은 전압이 인가되므로 턴오프 상태에 있고, 따라서 패드(10)에 인가되는 신호는 입력단 버퍼(14)를 거쳐 내부 회로(16)로 전달된다. 한편, 정전기 방전이 발생하여 패드(10)에 규격 전압보다 훨씬 높은 전압이 인가되면 정전기 보호 장치(20)에 의한 방전 경로가 형성되어 패드(10)와 입력단 버퍼(14)는 차단된다. 즉, 정전기 방전이 발생하면, 고전압 트랜지스터(D1)는 턴온 상태로 되고 이를 통해 흐르는 전류는 고전압 트랜지스터(D1)의 소스와 GGNMOS의 게이트 및 저항(Rp)을 통해 VSS로 빠져나간다. 이 과정에서 모든 GGNMOS의 게이트에는 저항 소자(Rp)에 걸린 전위차 만큼의 전압이 인가되고 따라서 좀 더 낮은 정전기 전압에서도 GGNMOS가 동작을 한다.
제3 구현예
도 4는 본 발명의 제3 구현예에 따른 정전기 보호 장치의 회로도이다.
제3 구현예는 제1 구현예나 제2 구현예와 달리 GGNMOS를 사용하지 않고 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier)를 사용하는 정전기 보호 장치이다. SCR은 래치 현상을 이용하기 때문에 하나의 SCR만으로도 거의 무한대의 정전기 스트레스를 소화할 수 있어서 8개 내지 10개의 GGNMOS를 사용하는 정전기 보호 장치에 비해 훨씬 더 작은 면적으로 구현이 가능하다는 장점이 있다. 그러나 SCR이 널리 사용되지 못하는 이유 중 하나는 SCR의 동작에 필요한 트리거 전압(trigger voltage, 'switching voltage'라고도 함)이 높기 때문에(약 22V로 고집적 IC 소자에서는 입력단의 게이트 산화막 절연 파괴 전압보다 더 높음) 정전기 스트레스를 소화하기 전에 IC 칩의 내부 회로가 파괴될 수 있기 때문이다. 이러한 문제로 SCR의 트리거 전압을 낮추기 위하여 개량 수평형 SCR(MLSCR: Modified Lateral SCR), 저전압 트리거 SCR(LVTSCR: Low Voltage Triggering SCR) 등 트리거 전압을 낮추는 새로운 구조나, 트리거 보조 회로 SCR의 턴온 속도를 높이는 기술(예컨대, 게이트 결합형 기술, 고온 캐리어 트리거 기술, GGNMOS 트리거 기법, 기판 트리거 기법, 이중 트리거 기법) 등이 개발되고 있지만 여전히 정전기 보호 장 치로 널리 사용하지는 않는다.
본 발명의 제3 구현예에서는 저전압 트리거 SCR의 P형 웰과 패드(10) 사이에 고전압 트랜지스터(D1)를 삽입하여 SCR의 트리거 전압을 낮춘다.
도 4를 참조하면, 제3 구현예에 따른 정전기 보호 장치(40)는 패드(10)와 입력단 버퍼(14) 사이에 연결되며, SCR(45)과 고전압 트랜지스터(D1)를 포함한다. SCR(45)은 수평형 npn 바이폴라 트랜지스터와 수직형 pnp 바이폴라 트랜지스터로 형성된 2-단자/4-층 pnpn (즉, P+/N-웰/P-웰/N+) 구조로 되어 있다. SCR(45)의 트리거 전압은 N-웰/P-웰의 사태 파괴 전압(avalanche breakdown voltage)에 의해 결정된다. SCR(45)의 양극(Anode)에 사태 파괴 전압보다 더 큰 양의 전압이 인가되고 음극(Cathode)가 접지에 연결되면, 사태 파괴 현상에 의해 정공/전자(hole/electron) 전류가 생성된다. 정공 전류는 P-웰을 통해 접지와 연결된 P+ 영역으로 흐르고, 전자 전류는 N-웰을 통해 SCR의 양극(Anode)에 연결되어 있는 N+ 영역으로 흐른다. P-웰 저항(Rp-well) 또는 N-웰 저항(Rn-well)에 걸리는 전위차가 바이폴라 트랜지스터의 문턱 전압(예컨대, 0.7V)보다 크다면, npn 트랜지스터 또는 pnp 트랜지스터가 턴온되어, 전자 전류 또는 정공 전류가 pnp 트랜지스터 또는 npn 트랜지스터의 바이어스를 더 강화하여 SCR의 래치 동작을 개시한다. 이처럼 SCR이 래치 동작을 개시하도록 트리거되면, npn 트랜지스터와 pnp 트랜지스터의 턴온 상태를 유지하기 위한 유지 전류(holding current)는 사태 파괴의 반복이 없더라도 양의 귀환 재생 작용(positive feedback regenerative mechanism)을 통해 생성될 수 있다.
본 발명의 제3 구현예에서는 IC 칩에 정전기 스트레스가 발생하여 패드(10)에 높은 전압이 인가되면, 고전압 트랜지스터(D1)가 턴온되고, 고전압 트랜지스터(D1)를 통해 흐르는 전류는 P-웰을 통해 VSS로 흘러간다. 따라서, P-웰의 저항으로 인해 전위차가 발생하고 이 전위차는 npn 바이폴라 트랜지스터를 구동하게 되는데, 이렇게 구동된 npn 트랜지스터는 패드(10)에서 양극(Anode) 지역을 통하여 들어온 정전기 스트레스로 인하여 구동되려는 pnp 바이폴라 트랜지스터를 SCR 단독으로 구성된 것 보다 더 낮은 트리거 전압에서 구동할 수 있도록 만든다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 패드를 통해 정전기 스트레스가 인가된 경우 방전 경로를 형성하는 수단(GGNMOS, SCR)의 동작 전압 또는 트리거 전압을 낮추어 줌으로써 정전기 스트레스에 대한 정전기 방전 보호 장치의 응답 속도를 높이고, 좀 더 빠른 시간 안에 정전기 스트레스를 제거할 수 있으며, 따라서 정전기 스트레스로 인한 반도체 IC 칩의 고장을 좀 더 효과적으로 막을 수 있다.
또한, 본 발명에 따르면, 방전 경로 형성 수단을 구성하는 모든 요소의 동 작을 보장하기 때문에 좀 더 안정적인 정전기 방전 보호 장치를 구현할 수 있고, 작은 면적을 차지하면서도 효율적인 동작이 보장된 정전기 방전 보호 장치가 가능하다.

Claims (10)

  1. 정전기 방전 보호 장치로서,
    반도체 IC 칩의 외부와 전기적으로 연결되는 패드와 반도체 IC 칩의 내부 회로 사이에 연결되며,
    상기 반도체 IC 칩의 규격 전압 신호가 패드에 인가될 경우에는 턴오프 상태에 있고,
    상기 반도체 IC 칩의 규격 전압 이상의 신호가 패드에 인가되어 정전기 스트레스가 발생한 경우에는 턴온 상태로 되어 상기 패드에 인가된 신호의 방전 경로를 형성하여 패드와 내부 회로를 전기적으로 차단하는 방전 경로 형성 수단과,
    상기 방전 경로 형성 수단의 동작 전압을 낮추며, 상기 패드와 접지 사이에 연결되어 있는 고전압 트랜지스터를 포함하며,
    상기 방전 경로 형성 수단은 상기 패드와 접지 사이에 병렬로 연결된 복수의 게이트 접지형 트랜지스터(GGNMOS)를 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
  2. 제1항에서,
    상기 고전압 트랜지스터의 문턱 전압은 상기 내부 회로에 사용되는 트랜지스터의 동작 전압보다 2배 이상 더 크며, 접합 파괴 전압보다는 더 작은 것을 특징으로 하는 정전기 방전 보호 장치.
  3. 제1항에서,
    상기 고전압 트랜지스터는 게이트와 드레인이 패드에 연결되고, 소스가 GGNMOS의 웰에 연결되며,
    상기 GGNMOS는 게이트와 소스가 접지에 연결되어 있는 것을 특징으로 하는 정전기 방전 보호 장치.
  4. 제1항에서,
    상기 고전압 트랜지스터는 게이트와 드레인이 패드에 연결되고 소스가 상기 GGNMOS의 게이트에 연결되며,
    상기 GGNMOS는 드레인이 패드에 연결되고 소스가 웰에 연결되어 있으며,
    상기 GGNMOS의 게이트와 접지 사이에 연결된 저항 소자를 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
  5. 제4항에서,
    상기 저항 소자는 다결정 실리콘으로 구성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  6. 정전기 방전 보호 장치로서,
    반도체 IC 칩의 외부와 전기적으로 연결되는 패드와 반도체 IC 칩의 내부 회로 사이에 연결되며,
    상기 반도체 IC 칩의 규격 전압 신호가 패드에 인가될 경우에는 턴오프 상태에 있고,
    상기 반도체 IC 칩의 규격 전압 이상의 신호가 패드에 인가되어 정전기 스트레스가 발생한 경우에는 턴온 상태로 되어 상기 패드에 인가된 신호의 방전 경로를 형성하여 패드와 내부 회로를 전기적으로 차단하는 방전 경로 형성 수단과,
    상기 방전 경로 형성 수단의 동작 전압을 낮추며, 상기 패드와 접지 사이에 연결되어 있는 고전압 트랜지스터를 포함하며,
    상기 방전 경로 형성 수단은 실리콘 제어 정류기(SCR)인 것을 특징으로 하는 정전기 방전 보호 장치.
  7. 제6항에서,
    상기 SCR은 npn 바이폴라 트랜지스터와 pnp 바이폴라 트랜지스터를 포함하는 2-단자/4-층 pnpn 구조로 되어 있는 것을 특징으로 하는 정전기 방전 보호 장치.
  8. 제6항에서,
    상기 SCR의 트리거 전압은 pnp 트랜지스터의 N-웰과 npn 트랜지스터의 P-웰의 사태 파괴 전압에 의해 결정되며, 상기 방전 경로 형성 수단의 동작 전압은 SCR의 트리거 전압인 것을 특징으로 하는 정전기 방전 보호 장치.
  9. 제6항에서,
    상기 고전압 트랜지스터는 게이트와 드레인이 패드에 연결되고 소스가 npn 트랜지스터의 P-웰을 통해 접지와 연결되어 있는 것을 특징으로 하는 정전기 방전 보호 장치.
  10. 제3항, 제4항 또는 제6항에서,
    상기 패드는 반도체 IC 칩의 입력 패드, 출력 패드, 전력 패드를 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
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