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TWI423239B - 減少靜態記憶體待機功率消耗的積體電路 - Google Patents

減少靜態記憶體待機功率消耗的積體電路 Download PDF

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TWI423239B
TWI423239B TW099130967A TW99130967A TWI423239B TW I423239 B TWI423239 B TW I423239B TW 099130967 A TW099130967 A TW 099130967A TW 99130967 A TW99130967 A TW 99130967A TW I423239 B TWI423239 B TW I423239B
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Szu Mien Wang
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Orise Technology Co Ltd
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Description

減少靜態記憶體待機功率消耗的積體電路
本發明係關於一種用於液晶顯示器的驅動電路之佈局技術，更進一步來說，本發明係關於一種減少靜態記憶體待機功率消耗的積體電路設計。
第1圖是先前技術中的液晶顯示器的系統方塊圖。請參考第1圖，此液晶顯示器包括顯示面板101、源極驅動器102、閘極驅動器103以及時序控制器104，其中，時序控制器104內建一圖框記憶體105。一般來說，由於具有高解析度的液晶顯示器之驅動器，其具有內建的(embedded)圖框記憶體105，且在等待狀態(wait state)或空閒狀態(idle state)下，圖框記憶體105所儲存的資料必須保留，因此，造成了很大的功率消耗，其中，最主要造成功率消耗的原因在於為了更新畫面，進而頻繁地的存取顯示器之驅動器內建的記憶體105。
為了降低面板耗電量，先前有人提出像素內加置記憶單元(memory in pixel，MIP)的技術，亦即在畫面不變換或僅少部分變換的情況下，可達到極低或最低耗電的表現。更進一步說明，像素內加置記憶單元技術用以將液晶顯示面板中一部分的像素資料，舉例來說，如像素資料的最高有效位元(Most Significant bit，MSB)部份，儲存到面板的像素或子像素中，上述的像素內加置記憶單元技術能取代一個像素的一個位元或三個位元的記憶，一般來說，每個像素具有24個位元(紅色、綠色、藍色各八位元)。因此，此液晶顯示系統不需要頻繁的對圖框記憶體805進行存取，也因此，仍可維持液晶面板顯示的色彩表現，動態功率消耗可以被減少。
舉例來說，在省電模式，例如等待狀態(wait state)或空閒狀態(idle state)時，液晶顯示器只需要每個紅色、綠色、藍色子像素的最高有效位元。另外假設在等待狀態(wait state)時，液晶顯示器會顯示一個圓形小時鐘。原本需要每秒對圖框記憶體105存取60次，由於有像素內加置記憶單元的技術，又秒針是一秒動一次，因此僅需要每秒對圖框記憶體105進行一次存取以更新像素內加置記憶單元。
由於可以有效的減少對圖框記憶體105的存取次數。然而，在等待狀態(wait state)時，僅有最高有效位元(Most Significant Bit，MSB)被存取，而剩餘的7個最低有效位元(Least Significant Bit，LSB)則完全未被存取。當圖框記憶體105的剩餘的7個最低有效位元(Least Significant Bit，LSB)並未被存取時，圖框記憶體805的記憶胞所產生的漏電流便成了最主要的功率消耗。
為了更進一步的減少液晶顯示系統的電力消耗，本發明提供了一種新的靜態隨機存取記憶體的電路佈局。
本發明的一目的在於提供一種減少靜態記憶體待機功率消耗的積體電路佈局，用以減少液晶顯示系統中的靜態隨機存取記憶體的功率消耗。
有鑒於此，本發明提供一種用於液晶面板中的驅動電路，其中此液晶面板係使用像素內加置記憶單元。此驅動電路包括一最低有效位元靜態隨機存取記憶體陣列、電源焊墊、電源電晶體以及最高有效位元靜態隨機存取記憶體陣列。最低有效位元靜態隨機存取記憶體陣列於一第一軸方向與一第二軸方向分別具有多個字元線與多個位元線，其中，此最低有效位元靜態隨機存取記憶體陣列在該第一軸方向更包括多個第一共接電壓線，這些第一共接電壓線係與該些字元線交錯配置，用以電性連接到一共接電壓，其中，每當這些字元線被配置達到一第一預定數量時，配置一N型井拾取區電源連接線以及配置一P型井拾取區電源連接線。另外，此P型井拾取區電源連接線係電性連接到共接電壓。另外，最低有效位元靜態隨機存取記憶體陣列在第二軸方向更包括多個反位元線以及多個第一電源電壓線。其中，最低有效位元靜態隨機存取記憶體陣列係對稱地以位元線、該第一電源電壓線、該反位元線、該反位元線、該第一電源電壓線，以及該位元線之順序來配置，其中，每當這些位元線配置達到一第二預定數量時，配置一第二共接電壓線。
接下來，電源焊墊係電性連接一電源電壓。電源電晶體具有一閘極、一第一源汲極以及一第二源汲極，其中，第一源汲極耦接電源焊墊，閘極接收一待機信號，第二源汲極耦接上述第一N型井拾取區電源連接線以及上述第一電源電壓線。最高有效位元靜態隨機存取記憶體陣列包括多個第二N型井拾取區電源連接線與多個第二電源電壓線。上述多個第二N型井拾取區電源連接線與上述多個第二電源電壓線係分別耦接到電源電壓，其中，最高有效位元靜態隨機存取記憶體陣列在第一軸方向與最低有效位元靜態隨機存取記憶體陣列共用上述字元線、第一共接電壓線以及P型井拾取區電源連接線。當待機信號致能時，電源電晶體截止第一源汲極以及第二源汲極之間的電性連接。
本發明另外提供一種用於液晶面板中的驅動電路，其中，此液晶面板係使用像素內加置記憶單元。此積體電路包括一最低有效位元靜態隨機存取記憶體陣列、一電源焊墊、一電源電晶體以及一最高有效位元靜態隨機存取記憶體陣列。最低有效位元靜態隨機存取記憶體陣列於一第一軸方向與一第二軸方向分別具有多個字元線與多個位元線，其中，每當這些字元線配置達到一第一預定數量時，配置一N型井拾取區電源連接線與配置一P型井拾取區電源連接線，其中，上述N型井拾取區電源連接線係電性連接到一電源電壓，且上述P型井拾取區電源連接線係電性連接到一共接電壓。另外，上述最低有效位元靜態隨機存取記憶體陣列在第二軸方向更包括多個反位元線、多個第一電源電壓線與電性連接到共接電壓的多個共接電壓線，其中，上述最低有效位元靜態隨機存取記憶體陣列係以位元線、第一電源電壓線、反位元線、共接電壓線、反位元線、第一電源電壓線、位元線與共接電壓線之順序來配置。
接下來，上述電源焊墊耦接一電源電壓。上述電源電晶體具有一閘極、一第一源汲極以及一第二源汲極，其中，第一源汲極耦接電源焊墊，閘極接收一待機信號，第二源汲極耦接上述第一電源電壓線。上述最高有效位元靜態隨機存取記憶體陣列包括多個第二電源電壓線，其中，上述第二電源電壓線係耦接到電源電壓，其中，最高有效位元靜態隨機存取記憶體陣列係於第一軸方向與最低有效位元靜態隨機存取記憶體陣列共用上述字元線、上述P型井拾取區電源連接線與上述第二N型井拾取區電源連接線。當待機信號為致能時，上述電源電晶體截止第一源汲極以及第二源汲極之間的電性連接。
本發明之精神是在其最低有效位元靜態隨機存取記憶體陣列的供電金屬層與電源焊墊之間額外配置一可承受大電流的電晶體。當進入待機模式時，透過上述可承受大電流的電晶體切斷靜態記憶體的供電金屬層與電源焊墊之間的電性連接，以避免待機時的漏電流產生，並減低功率消耗。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
在開始說明實施例之前，為了方便說明實施例，下述實施例的靜態隨機存取記憶體是內建於液晶顯示器的驅動器中，用以存取圖框的資料。另外，並假設上述液晶顯示器具有像素內加置記憶單元(memory in pixel，MIP)的技術。
第2圖是本發明第一實施例的靜態隨機存取記憶體單一記憶胞的電路圖。請參考第2圖，此靜態隨機存取記憶體包括6個電晶體。由於靜態隨機存取記憶體的電路運作係為先前技術，故在此不予贅述。在此實施例中，P型金屬半導體場效應電晶體201與202的本體極(BODY)與P型金屬半導體場效應電晶體201與202的源極係耦接到相同的電源連接節點VDDC。
第3圖是本發明第一實施例的靜態隨機存取記憶體陣列的電路佈局的局部俯視圖。請參考第3圖，在此實施例中，靜態隨機存取記憶體陣列被分成兩個部份，亦即最低有效位元靜態隨機存取記憶體陣列，以及最高有效位元靜態隨機存取記憶體陣列。此第3圖僅繪示了最低有效位元靜態隨機存取記憶體陣列的佈局。由於液晶顯示器具有像素內加置記憶單元的技術，因此，當進入省電模式，例如等待狀態(wait state)或空閒狀態(idle state)時，畫面每秒僅需要更新一次，且只需要更新最高有效位元部份。在此例中，分別具有最低有效位元與最高有效位元的靜態隨機存取記憶體陣列被分別的佈局。
更進一步說明，在Y軸方向上，金屬線的排列順序由上而下分別是共接電壓線VSSL、字元線WL相互交錯。為了要防止本體效應(BODY EFFECT)，每N個記憶胞會配置一個N型井拾取區電源連接線N-PICKUP以及一個P型井拾取區電源連接線P-PICKUP，其中，P型井拾取區電源連接線P-PICKUP是電性連接到接地電壓VSS，而N型井拾取區電源連接線N-PICKUP則是電性連接到上述電源連接節點VDDC。在此實施例中，共接電壓線VSSL、字元線WL、N型井拾取區電源連接線N-PICKUP以及P型井拾取區電源連接線P-PICKUP皆被配置於第三層金屬層M3。
在X軸方向上，金屬線的排列順序由左而右分別是位元線BL、電源電壓線VDDCL、反位元線ZBL、反位元線ZBL、電源電壓線VDDCL、位元線BL的排列方式，其中，由於製程的緣故，每K個記憶胞會配置一個共接電壓線VSSL。在第2圖可以看出，靜態記憶體的記憶胞的配置，無論是X方向或Y方向，都是對稱配置。另外，在此實施例中，X軸方向上排列的位元線BL、共接電壓線VSSL、電源電壓線VDDCL、反位元線ZBL皆被配置於第二層金屬層M2。
第4圖是本發明第一實施例的靜態隨機存取記憶體陣列的電路佈局的放大後之俯視圖。請參考第4圖，此靜態隨機存取記憶體陣列的電路佈局包括最低有效位元靜態隨機存取記憶體陣列401之外，還包括了一最低有效位元感測放大器402、一P型金屬氧化物半導體場效應電晶體403、最高有效位元靜態隨機存取記憶體陣列404以及最高有效位元感測放大器405。一般來說，液晶螢幕的像素為24位元，每一個顏色(紅、綠、藍)各八個位元，最高有效位元(MSB)一般來說是具有最高權重的一位元，最低有效位元(LSB)一般來說是剩餘較低權重的七位元。因此，在此第4圖中，最高有效位元靜態隨機存取記憶體陣列404的面積相對於最低有效位元靜態隨機存取記憶體陣列401的面積來的小。然而，所屬技術領域具有通常知識者應當知道，最低有效位元與最高有效位元的大小是可以根據設計的不同來作調整。因此，當設計改變時，最高有效位元未必是一位元，最低有效位元未必是七位元。
由第4圖可以看出，此P型金屬氧化物半導體場效應電晶體403的面積相當大。由於此P型金屬氧化物半導體場效應電晶體403是耦接在X方向的多個電源線VDDCL與電源銲墊PAD之間。由於電源需要透過此P型金屬氧化物半導體場效應電晶體403才能供應給靜態隨機存取記憶體陣列401，因此，此P型金屬氧化物半導體場效應電晶體403必須要設計能夠承受大電流。
當一般操作時，上述P型金屬氧化物半導體場效應電晶體303是保持導通的狀態。因此，液晶顯示器之驅動器可以對上述的靜態記憶體進行圖框或掃描線的存取。當液晶顯示器進入省電模式，例如等待狀態(wait state)或空閒狀態(idle state)時，此時，由於液晶顯示器具有像素內加置記憶單元的技術，圖框記憶體的最低有效位元靜態隨機存取記憶體陣列401不需要動作，只需要最高有效位元靜態隨機存取記憶體陣列404與最高有效位元感測放大器405工作正常即可運作，因此，液晶顯示器只需要每秒存取最高有效位元靜態隨機存取記憶體陣列404一次。此時，P型金屬氧化物半導體場效應電晶體403的閘極會接收到一邏輯高電壓的待機信號，使P型金屬氧化物半導體場效應電晶體403進入截止區，用以切斷最低有效位元靜態隨機存取記憶體陣列401的電源。由於電源VDD被隔離，因此，進而解決靜態記憶體的記憶胞的漏電流所造成的功率消耗的問題。
第5圖是本發明第二實施例的最低有效位元靜態隨機存取記憶體陣列的電路佈局的局部俯視圖。請參考第5圖，同樣的，此實施例中，靜態隨機存取記憶體陣列被分成兩個部份，亦即最低有效位元靜態隨機存取記憶體陣列，以及最高有效位元靜態隨機存取記憶體陣列。此第5圖僅繪示了最低有效位元靜態隨機存取記憶體陣列的佈局。由於液晶顯示器具有像素內加置記憶單元的技術，因此，當進入省電模式，例如等待狀態(wait state)或空閒狀態(idle state)時，畫面每秒僅需要更新一次，且只需要更新最高有效位元部份。因此，在此例中，最低有效位元與最高有效位元的靜態隨機存取記憶體陣列被分別的佈局。以下，先說明最低有效位元的佈局。
在Y軸方向上，金屬線的配置包括字元線WL、N型井拾取區電源連接線N-PICKUP以及P型井拾取區電源連接線P-PICKUP。為了要防止本體效應(BODY EFFECT)，每N個記憶胞會配置一個N型井拾取區電源連接線N-PICKUP以及一個P型井拾取區電源連接線P-PICKUP。P型井拾取區電源連接線P-PICKUP是電性連接到接地電壓VSS。較特別的是，N型井拾取區電源連接線N-PICKUP則是電性連接到上述電源電壓VDD以及N型井。在此實施例中，字元線WL、N型井拾取區電源連接線N-PICKUP以及P型井拾取區電源連接線P-PICKUP皆被配置於第二層金屬層M2。
在X軸方向上，金屬線的排列順序由左而右分別是採共接電壓線VSSL、位元線BL、電源電壓線VDDCL、反位元線ZBL、共接電壓線VSSL、反位元線ZBL、電源電壓線VDDCL、位元線BL、共接電壓線VSSL之對稱順序排列。在第4圖可以看出，靜態記憶體的記憶胞的配置，無論是X方向或Y方向，都是對稱配置，其中，位元線BL、共接電壓線VSSL、電源電壓線VDDCL、反位元線ZBL皆被配置於第三層金屬層M3。
第6圖是本發明第二實施例的最低有效位元靜態隨機存取記憶體內之單一記憶胞的電路圖。請參考第6圖，此靜態隨機存取記憶體包括6個電晶體。由於製程的原因，記憶胞中的P型金屬半導體場效應電晶體601與602的本體極(BODY)係直接耦接到電源VDD。
第7圖是本發明第二實施例的靜態隨機存取記憶體陣列的電路佈局的放大後之俯視圖。請參考第7圖，此靜態隨機存取記憶體陣列的電路佈局包括第5圖的最低有效位元靜態隨機存取記憶體陣列701之外，還包括了一最低有效位元感測放大器702、一P型金屬氧化物半導體場效應電晶體703、最高有效位元靜態隨機存取記憶體陣列704以及最高有效位元感測放大器705。
由第6圖的記憶胞的電路圖可以看出，由於此實施例採用的製程與第一實施例不同，因此，在此例中，最低有效位元靜態隨機存取記憶體陣列701以及最高有效位元靜態隨機存取記憶體陣列704的N型井拾取區電源連接線N-PICKUP必須要直接連接到電源VDD。
由於此P型金屬氧化物半導體場效應電晶體703是耦接在X軸方向的多個電源線VDDCL與電源銲墊PAD之間，用以隔離電源VDD，電源VDD需要透過此P型金屬氧化物半導體場效應電晶體703才能供應給最低有效位元靜態隨機存取記憶體陣列701，此P型金屬氧化物半導體場效應電晶體703必須要設計能夠承受大電流，因此，此P型金屬氧化物半導體場效應電晶體703需要相當大的面積。
當一般操作時，上述P型金屬氧化物半導體場效應電晶體703是保持導通的狀態。因此，液晶顯示器之驅動器可以對上述的靜態記憶體進行圖框或掃描線的存取。當液晶顯示器進入省電模式，例如等待狀態(wait state)或空閒狀態(idle state)時，此時，由於液晶顯示器具有像素內加置記憶單元(memory in pixel，MIP)的技術，圖框記憶體的最低有效位元靜態隨機存取記憶體陣列701不需要動作，只需要最高有效位元靜態隨機存取記憶體陣列704與最高有效位元感測放大器705工作正常即可運作。此時，P型金屬氧化物半導體場效應電晶體703的閘極會接收到一邏輯高電壓的待機信號，使P型金屬氧化物半導體場效應電晶體703進入截止區，以切斷電源VDD。由於電源VDD被隔離，因此，進而解決最低有效位元靜態隨機存取記憶體陣列的漏電流所造成的功率消耗的問題。
綜上所述，本發明在其最低有效位元靜態隨機存取記憶體陣列的供電金屬層與電源焊墊之間額外配置一可承受大電流的電晶體。當進入待機模式時，透過上述可承受大電流的電晶體切斷靜態記憶體的供電金屬層與電源焊墊之間的電性連接，進而避免待機時的漏電流產生，並減低功率消耗。
在較佳實施例之詳細說明中所提出之具體實施例僅用以方便說明本發明之技術內容，而非將本發明狹義地限制於上述實施例，在不超出本發明之精神及以下申請專利範圍之情況，所做之種種變化實施，皆屬於本發明之範圍。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
201、202、501、502．．．P型金屬半導體場效應電晶體
VDDCL．．．電源電壓線
VDDC．．．電源連接節點
401、701．．．靜態隨機存取記憶體的佈局
VSSL．．．共接電壓線
WL．．．字元線
N-PICKUP．．．N型井拾取區電源連接線
P-PICKUP．．．P型井拾取區電源連接線
BL．．．位元線
VDD．．．電源電壓
ZBL．．．反位元線
VSS．．．共接電壓/接地電壓
402、702．．．感測放大器
403、703．．．P型金屬氧化物半導體場效應電晶體
404、704．．．最高有效位元靜態隨機存取記憶體陣列
405、705．．．最高有效位元感測放大器
PAD．．．電源銲墊
M2．．．第二層金屬層
M3．．．第三層金屬層
101．．．顯示面板
102．．．源極驅動器
103．．．閘極驅動器
104．．．時序控制器
105．．．時序控制器804內建的圖框記憶體
第1圖是先前技術中的液晶顯示器的系統方塊圖。
第2圖是本發明第一實施例的靜態隨機存取記憶體單一記憶胞的電路圖。
第3圖是本發明第一實施例的最低有效位元靜態隨機存取記憶體陣列的電路佈局的局部俯視圖。
第4圖是本發明第一實施例的靜態隨機存取記憶體陣列的電路佈局的放大後之俯視圖。
第5圖是本發明第二實施例的最低有效位元靜態隨機存取記憶體陣列的電路佈局的局部俯視圖。
第6圖是本發明第二實施例的最低有效位元靜態隨機存取記憶體單一記憶胞的電路圖。
第7圖是本發明第二實施例的靜態隨機存取記憶體陣列的電路佈局的放大後之俯視圖。
VDDCL．．．電源電壓線
VDDC．．．電源連接節點
401．．．靜態隨機存取記憶體的佈局
VSSL．．．共接電壓線
WL．．．字元線
N-PICKUP．．．N型井拾取區電源連接線
BL．．．位元線
VDD．．．電源電壓
ZBL．．．反位元線
VSS．．．共接電壓/接地電壓
402．．．感測放大器
403．．．P型金屬氧化物半導體場效應電晶體
PAD．．．電源銲墊
M2．．．第二層金屬層
M3．．．第三層金屬層
404．．．最高有效位元靜態隨機存取記憶體陣列
405．．．最高有效位元感測放大器

Claims (12)

  1. 一種用於液晶面板中的驅動電路，該液晶面板係使用像素內加置記憶單元，該驅動電路包括：一最低有效位元靜態隨機存取記憶體陣列，其於一第一軸方向與一第二軸方向分別具有多個字元線與多個位元線，其中，該最低有效位元靜態隨機存取記憶體陣列在在該第一軸方向更包括：多個第一共接電壓線，係與該些字元線交錯配置，用以電性連接到一共接電壓；其中，每當該些字元線被配置達到一第一預定數量時，配置一N型井拾取區電源連接線以及配置一P型井拾取區電源連接線，該P型井拾取區電源連接線係電性連接到該共接電壓；以及該最低有效位元靜態隨機存取記憶體陣列在該第二軸方向更包括：多個反位元線；多個第一電源電壓線；其中，該最低有效位元靜態隨機存取記憶體陣列係對稱地以該位元線、該第一電源電壓線、該反位元線、該反位元線、該第一電源電壓線，以及該位元線之順序來配置，其中，每當該些位元線配置達到一第二預定數量時，配置一第二共接電壓線；一電源焊墊，係電性連接一電源電壓；一電源電晶體，具有一閘極、一第一源汲極以及一第二源汲極，其中，該第一源汲極耦接該電源焊墊，該閘極接收一待機信號，該第二源汲極耦接該些第一N型井拾取區電源連接線以及該些第一電源電壓線；一最高有效位元靜態隨機存取記憶體陣列，其包括多個第二N型井拾取區電源連接線與多個第二電源電壓線，係分別耦接到該電源電壓，其中，該最高有效位元靜態隨機存取記憶體陣列在該第一軸方向與該最低有效位元靜態隨機存取記憶體陣列共用該些字元線、該些第一共接電壓線以及該些P型井拾取區電源連接線；其中，當該待機信號致能時，該電源電晶體截止該第一源汲極以及該第二源汲極之間的電性連接。
  2. 如申請專利範圍第1項所記載之驅動電路，其中該電源電晶體為P型電晶體。
  3. 如申請專利範圍第1項所記載之驅動電路，其中該些位元線、該些反位元線、該些第二共接電壓線與該些電源電壓線被配置在一第二層金屬層。
  4. 如申請專利範圍第1項所記載之驅動電路，其中該些字元線、該些第一共接電壓線、該些N型井拾取區電源連接線與該些P型井拾取區電源連接線被配置在一第三層金屬層。
  5. 如申請專利範圍第1項所記載之驅動電路，其中每一個像素包括三個子像素，每一個子像素包括具有K個位元的序列，其係由最高有效位元與最低有效位元所組成，其中，該最高有效位元為上述具有K個位元的序列中的至少一位元，該最高有效位元具有上述具有K個位元的序列中之最大權重，其中，K為自然數。
  6. 如申請專利範圍第5項所記載之驅動電路，其中K為8，以及該最低有效位元為七位元。
  7. 一種用於液晶面板中的驅動電路，該液晶面板係使用像素內加置記憶單元，該驅動電路包括：一最低有效位元靜態隨機存取記憶體陣列，其於一第一軸方向與一第二軸方向分別具有多個字元線與多個位元線，其中，每當該些字元線配置達到一第一預定數量時，配置一N型井拾取區電源連接線與配置一P型井拾取區電源連接線，其中，該N型井拾取區電源連接線係電性連接到一電源電壓，以及該P型井拾取區電源連接線係電性連接到一共接電壓，以及該最低有效位元靜態隨機存取記憶體陣列在該第二軸方向更包括多個反位元線、多個第一電源電壓線與多個共接電壓線，電性連接到該共接電壓，其中，該最低有效位元靜態隨機存取記憶體陣列係以該位元線、該第一電源電壓線、該反位元線、該共接電壓線、該反位元線、該第一電源電壓線、該位元線與該共接電壓線之順序來配置，一電源焊墊，耦接一電源電壓；一電源電晶體，具有一閘極、一第一源汲極以及一第二源汲極，其中，該第一源汲極耦接該電源焊墊，該閘極接收一待機信號，以及該第二源汲極耦接該些第一電源電壓線；以及一最高有效位元靜態隨機存取記憶體陣列，包括多個第二電源電壓線，係耦接到該電源電壓，其中，該最高有效位元靜態隨機存取記憶體陣列係於該第一軸方向與該最低有效位元靜態隨機存取記憶體陣列共用該些字元線、該P型井拾取區電源連接線與該第二N型井拾取區電源連接線；其中，當該待機信號為致能時，該電源電晶體截止該第一源汲極以及該第二源汲極之間的電性連接。
  8. 如申請專利範圍第7項所記載之驅動電路，其中該電源電晶體為P型電晶體。
  9. 如申請專利範圍第7項所記載之驅動電路，其中該些字元線、該N型井拾取區電源連接線與該P型井拾取區電源連接線被配置在一第二層金屬層。
  10. 如申請專利範圍第7項所記載之驅動電路，其中該些位元線、該些反位元線、該些第一電源電壓線與該些共接電壓線被配置在一第三層金屬層。
  11. 如申請專利範圍第7項所記載之驅動電路，其中每一個像素包括三個子像素，每一個子像素包括具有K個位元的序列，其係由最高有效位元與最低有效位元所組成，其中，該最高有效位元為上述具有K位元的序列中的至少一位元，該最高有效位元具有上述具有K個位元的序列中之最大權重，其中，K為自然數。
  12. 如申請專利範圍第10項所記載之驅動電路，其中K為8，以及該最低有效位元為七位元。
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