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JP3530503B2 - 表示装置 - Google Patents

表示装置

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JP3530503B2
JP3530503B2 JP2001137006A JP2001137006A JP3530503B2 JP 3530503 B2 JP3530503 B2 JP 3530503B2 JP 2001137006 A JP2001137006 A JP 2001137006A JP 2001137006 A JP2001137006 A JP 2001137006A JP 3530503 B2 JP3530503 B2 JP 3530503B2
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JP
Japan
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power supply
circuit
memory
display device
supply circuit
Prior art date
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昭一郎 松本
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、表示装置に関
し、特に、画素部にメモリを有する表示装置に関する。
【０００２】
【従来の技術】近年、ポリシリコンＴＦＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型の液晶
表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄ
ｉｓｐｌａｙ）の需要が増大してきている。このため、
液晶パネルおよび外部制御ＩＣを含めた表示システムの
低消費電力化が求められている。特に、携帯電話に搭載
される液晶表示装置では、携帯電話が電池で駆動される
ことから、低消費電力化の要望が大きい。この場合、携
帯電話に使用される液晶表示装置では、通常使用時では
なく待ち受け時における待ち受け画面での電力低下が求
められている。
【０００３】最近では、携帯電話に搭載される液晶表示
装置の待ち受け画面での低消費電力化を目的として、バ
ックライトを消灯したり、ＬＣＤ画面の一部分のみに必
要情報を表示するパーシャル表示方式を採用するなど、
種々の技術開発が行われている。
【０００４】また、待ち受け画面の低消費電力化を目的
として、ＬＣＤの画素部にＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモ
リを内蔵するとともに、待ち受け状態になると、周辺回
路による駆動を停止して低消費電力化を実現するシステ
ムとしてのメモリ内蔵ＬＣＤが提案されている。
【０００５】このメモリ内蔵ＬＣＤの動作としては、通
常使用時における動作モード、待ち受け待機時に表示す
べきビデオデータの書き込み時における動作モード、お
よび、待機時における動作モードの３つの動作モードが
存在する。通常使用時では、水平クロックと垂直クロッ
クとからなる基本クロックに基づいて動作する。すなわ
ち、通常使用時の動作モードでは、画素の周辺に配置さ
れたデータ線駆動回路と走査線駆動回路とを用いて、ビ
デオデータを画素に書き込む動作を行う。
【０００６】また、待ち受け待機時に表示すべきビデオ
データの書き込み時における動作モードでは、待機時に
入る前に、メモリにビデオデータを書き込む動作を行
う。さらに、待機時における動作モードでは、待機時に
表示すべきビデオデータをメモリから液晶に書き込む動
作を行う。
【０００７】
【発明が解決しようとする課題】上記した従来の提案さ
れたメモリ内蔵ＬＣＤでは、待機時には、水平クロック
と垂直クロックとからなる基本クロックが停止するた
め、メモリを動作させるための電源回路を駆動する適当
なクロックが存在しない状態になる。このため、従来の
提案されたメモリ内蔵ＬＣＤでは、待ち受け待機時およ
び待機時において電源回路を駆動することが困難にな
り、その結果、メモリを駆動するのが困難になるという
問題点が発生すると考えられる。
【０００８】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、待
機動作の際に、画素部に設けたメモリを電源回路を用い
て容易に駆動することが可能な表示装置を提供すること
である。
【０００９】この発明のもう１つの目的は、上記の表示
装置において、待機時における低消費電力化を達成する
ことである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１における表示装置は、画素の周辺に配置さ
れたデータ線駆動回路と走査線駆動回路とからなる周辺
回路を用いてビデオデータを画素に書き込む通常使用時
の動作と、周辺回路の駆動を停止して、画素に書き込ま
れたビデオデータを表示する待機動作とを行う表示装置
における、待機動作時に表示すべき静止画ビデオデータ
を記憶するとともに、メモリ制御回路により制御され、
かつ、記憶した静止画ビデオデータを画素に書き込むた
めのメモリを有する画素部と、画素部と同一基板上に形
成され、メモリ制御回路により制御され、かつ、メモリ
を動作させるための電源として用いられるとともに、メ
モリを動作させるために待機動作時に所定の電位を出力
する電源回路とを備えている。そして、電源回路は、少
なくとも、クロック信号を増幅するためのドライバ部
と、ドライバ部から出力されたクロック信号に基づい
て、チャージポンプ動作を行うためのポンプ部とを含
む。
【００１１】請求項１では、上記のように、画素部のメ
モリを動作させるための電源回路を画素部と同一基板上
に設けるとともに、その電源回路が、少なくともドライ
バ部とポンプ部とを含むように構成することによって、
待機動作の際に、画素部に設けたメモリをその電源回路
を用いて容易に駆動することができる。
【００１２】請求項２における表示装置は、請求項１の
構成において、電源回路は、さらに、クロック信号を生
成するためのクロック生成部を含む。請求項２では、こ
のように構成することによって、待機時に基本クロック
が停止した場合にも、クロック生成部によって独自にポ
ンプ部を駆動するためのクロックを生成することができ
るので、待機動作の際に、画素部に設けたメモリを電源
回路を用いて容易に駆動することができる。
【００１３】請求項３における表示装置は、請求項１ま
たは２の構成において、電源回路は、通常使用時からポ
ンプ部によるチャージポンプ動作を行い、電源回路は、
さらに、メモリを動作させる所定の電位を待機動作時ま
で保持する出力値保持回路を含み、出力値保持回路は、
ポンプ部の停止状態で動作するとともに、ポンプ部が停
止した後待機動作時までポンプ部からの出力値を保持す
る。請求項３では、このように構成することによって、
ポンプ動作を停止させた状態でポンプ部によって昇圧さ
れた電源電圧をその出力値保持回路により保持すること
ができる。これにより、消費電力の小さい出力値保持回
路を用いれば、低消費電力化を図ることができる。
【００１４】請求項４における表示装置は、請求項３の
構成において、出力値保持回路は、メモリへの静止画ビ
デオデータの書き込みが終了したことに応答して、動作
を開始するとともに、ポンプ部からの出力値を、メモリ
への静止画ビデオデータの書き込みが終了した後待機動
作時まで保持する。請求項４では、このように構成する
ことによって、メモリへの静止画ビデオデータの書き込
みが終了した後には、消費電力の小さい出力値保持回路
によって低消費電力化を図ることができる。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
【００２１】（第１実施形態）図１は、本発明の第１実
施形態による液晶表示装置（ＬＣＤ）の全体構成を示し
たブロック図である。図２は、図１に示した第１実施形
態の液晶表示装置に内蔵される正電源回路の内部構成を
示したブロック図である。図３は、図２に示した正電源
回路の内部構成の詳細を示した回路図である。
【００２２】まず、図１を参照して、第１実施形態の液
晶表示装置１００の全体構成について説明する。この第
１実施形態の液晶表示装置１００は、液晶パネル１と、
外部制御回路２とを備えている。液晶パネル１は、走査
線駆動回路４と、データ線駆動回路５と、画素部（表示
部）６と、正電源回路８とを含んでいる。すなわち、こ
の第１実施形態では、画素部６と、正電源回路８とが、
同一基板（同一液晶パネル１）上に形成されている。
【００２３】また、画素部６を構成する各画素は、ＳＲ
ＡＭなどからなるメモリ６１と、トランジスタ６２、６
３および６４と、液晶６５とを含んでいる。また、各画
素は、画素部６内においてマトリクス状に配置されてい
る。メモリ６１は、待ち受け待機時に、表示すべき静止
画ビデオデータを記憶するとともに、トランジスタ６４
を介して待ち受け待機時に表示すべきデータを液晶６５
に書き込む機能を有する。
【００２４】外部制御回路２は、メモリ制御回路３を含
む。メモリ制御回路３は、メモリ６１を制御するととも
に正電源回路８を制御する。
【００２５】次に、図２および図３を参照して、第１実
施形態の液晶表示装置の液晶パネル１に内蔵される正電
源回路８の構成について説明する。正電源回路８は、ク
ロック生成部１１と、ドライバ部１２と、ポンプ部１３
とを含んでいる。この正電源回路８によって昇圧された
正電圧は、メモリ６１の電源として使用される。
【００２６】また、クロック生成部１１は、起動信号Ｔ
ＲＧ（トリガー信号）を受けて、クロック生成を開始す
るとともに、ドライバ部１２へパルス信号を送る機能を
有する。また、ドライバ部１２は、クロック生成部１１
から送られてきたクロック信号を増幅する機能を有す
る。ポンプ部１３は、ドライバ部１２から出力されるク
ロック信号に応答して所望の電位ＶＰＰに昇圧する機能
を有する。
【００２７】クロック生成部１１は、図３に示すよう
に、４つのインバータ回路２１と、ＮＡＮＤ回路２２
と、インバータ回路２３と、Ｐチャネルトランジスタ２
４とを含んでいる。
【００２８】このクロック生成部１１の動作としては、
まず、Ｐチャネルトランジスタ２４が常時オンしている
ので、インバータ回路２３には、ＶＤＤ（Ｈレベル）が
入力されている。この状態では、ＮＡＮＤ回路２２への
インバータ回路２３からの入力がＬレベルになるので、
ＮＡＮＤ回路２２の出力は、Ｈレベルの状態で固定され
ている。この状態から、ＴＲＧ信号（Ｌレベル）が入る
と、インバータ回路２３からＮＡＮＤ回路２２への入力
は、ＬレベルからＨレベルになるので、ＮＡＮＤ回路２
２の出力値は、ＨレベルからＬレベルになる。これによ
り、インバータ回路２１およびＮＡＮＤ回路２２からな
るリングオシレータによって、順次クロックが生成され
る。なお、ＴＲＧ信号を与えずに、電源を与えるだけで
も動作可能である。この場合、常時オンしているＰチャ
ネルトランジスタ２４と、インバータ回路２３とは不要
である。なお、４つのインバータ回路２１およびＮＡＮ
Ｄ回路２２からなるリングオシレータの周波数は、イン
バータ回路２１の遅延時間で調整する。
【００２９】第１実施形態の液晶表示装置（ＬＣＤ）１
００では、上記のように、正電源回路８にクロック生成
部１１を設けることによって、待機時に基本クロックが
停止した場合にも、クロック生成部１１によって独自に
ポンプ部１３を駆動するためのクロックを生成すること
ができるので、待機動作の際に、画素部６に設けたメモ
リ６１をその正電源回路８を用いて容易に駆動すること
ができる。
【００３０】また、ドライバ部１２は、インバータ回路
３１、３２、３３、３４、３５および３６を含んでい
る。ドライバ部１２は、クロック生成部１１から送られ
てきたクロック信号を増幅するとともに、互いに逆相の
クロックＰＣＬＫ１およびＰＣＬＫ２を生成する。
【００３１】ポンプ部１３は、２つのキャパシタＣＰ１
およびＣＰ２と、２つのｎチャネルトランジスタＮＴ１
およびＮＴ２と、２つのｐチャネルトランジスタＰＴ１
およびＰＴ２とを備えている。この第１実施形態のポン
プ部１３では、キャパシタＣＰ１およびＣＰ２にそれぞ
れ接続されたノードＮＤ１およびＮＤ２を介して所定の
昇圧電位ＶＰＰを発生する。
【００３２】ｎチャネルトランジスタＮＴ１のドレイン
端子Ｄは、電源電位ＶＤＤに接続されており、ソース端
子Ｓは、ノードＮＤ１に接続されている。ｐチャネルト
ランジスタＰＴ１のソース端子Ｓは、ノードＮＤ１に接
続されており、ドレイン端子Ｄは、出力端子に接続され
ている。また、ｎチャネルトランジスタＮＴ１およびｐ
チャネルトランジスタＰＴ１のゲート端子Ｇは、共通接
続されているとともに、ノードＮＤ２に接続されてい
る。
【００３３】ｎチャネルトランジスタＮＴ２のドレイン
端子Ｄは、電源電位ＶＤＤに接続されており、ソース端
子Ｓは、ノードＮＤ２に接続されている。ｐチャネルト
ランジスタＰＴ２のソース端子Ｓは、ノードＮＤ２に接
続されているとともに、ドレイン端子Ｄは、出力端子に
接続されている。また、ｎチャネルトランジスタＮＴ２
およびｐチャネルトランジスタＰＴ２のゲート端子Ｇ
は、共通接続されているとともに、ノードＮＤ１に接続
されている。
【００３４】また、ｎチャネルトランジスタＮＴ１およ
びｎチャネルトランジスタＮＴ２のドレイン端子Ｄは、
共通接続されている。また、ｐチャネルトランジスタＰ
Ｔ１およびｐチャネルトランジスタＰＴ２のドレイン端
子Ｄは、共通接続されている。また、キャパシタＣＰ１
およびＣＰ２のノードＮＤ１およびノードＮＤ２に接続
されない側の端子は、それぞれ、互いに位相の反転した
クロック信号ＰＣＬＫ１およびＰＣＬＫ２が印加され
る。
【００３５】また、ノードＮＤ１およびノードＮＤ２の
それぞれに、ドレイン端子およびゲート端子を電源電位
ＶＤＤに接続したｎチャネルトランジスタＮＴ３および
ＮＴ４が設けられている。
【００３６】上記のような構成を有する第１実施形態の
ポンプ部１３のポンピング動作としては、クロック信号
ＰＣＬＫ１およびＰＣＬＫ２の半サイクルごとに、ｐチ
ャネルトランジスタＰＴ１およびＰＴ２のいずれかを介
してＶＰＰ側に電荷をくみ出すことによって、昇圧電圧
ＶＰＰを発生させる。
【００３７】この第１実施形態のポンプ部１３では、ｎ
チャネルトランジスタＮＴ１およびＮＴ２と、ｐチャネ
ルトランジスタＰＴ１およびＰＴ２とのしきい値電圧落
ちがないので、最終到達昇圧電圧は、理論値が２ＶＤＤ
となる。その結果、第１実施形態のポンプ部１３では、
ＭＯＳトランジスタの特性バラツキによって到達昇圧電
圧が左右されることがない。
【００３８】（第２実施形態）図４は、本発明の第２実
施形態による液晶表示装置に内蔵される正電源回路の内
部構成を示したブロック図である。図４を参照して、こ
の第２実施形態では、パネル電源投入時（通常使用時）
からポンプ部１３のポンプ動作を開始する場合、待機時
まで電圧を保持しておくための出力値保持回路１４を、
正電源回路１８に追加した例を示している。
【００３９】具体的には、この第２実施形態では、正電
源回路１８は、クロック生成部１１と、ドライバ部１２
と、ポンプ部１３と、出力値保持回路１４とを含んでい
る。出力値保持回路１４とポンプ部１３との間には、２
つのスイッチ１６および１７が設けられている。また、
ビデオデータ書き込み完了信号ＷＯＫ（ＷｒｉｔｅＯ
Ｋ）は、出力値保持回路１４およびスイッチ１７に入力
されるとともに、インバータ１５によって反転されてク
ロック生成部１１およびスイッチ１６に入力される。
【００４０】なお、第２実施形態における出力値保持回
路１４によって消費される電流は、必ず、クロック生成
部１１とドライバ部１２とポンプ部１３とを用いて消費
される電流より小さいことが条件となる。
【００４１】この第２実施形態の正電源回路１８の動作
としては、まず、待機時に入ることを意味する起動信号
ＴＲＧが入力されることによって、クロック生成部１１
によってクロックが発生されるとともに、ドライバ部１
２によってその発生されたクロックが増幅される。そし
て、ポンプ部１３においてそのクロックを用いて昇圧動
作が行われる。この状態では、スイッチ１６がオン状態
であり、スイッチ１７は、オフ状態である。これによ
り、ポンプ部１３によって昇圧された出力電圧によっ
て、メモリ６１（図１参照）に静止画ビデオデータの書
き込みが行われる。その静止画ビデオデータのメモリ６
１への書き込みが完了すると、ビデオデータ書き込み完
了信号ＷＯＫが活性化される。これにより、そのＷＯＫ
信号が出力値保持回路１４およびスイッチ１７に入力さ
れるとともに、ＷＯＫ信号を反転した信号がクロック生
成部１１およびスイッチ１６に入力される。これによ
り、クロック生成部１１はクロック生成動作を停止する
とともに、スイッチ１６がオフ状態となり、かつ、スイ
ッチ１７がオン状態になる。その結果、ポンプ部１３に
よって昇圧された昇圧電圧が出力値保持回路１４によっ
て保持される。
【００４２】第２実施形態では、上記のように、正電源
回路１８に出力値保持回路１４を追加することによっ
て、メモリ６１への静止画ビデオデータの書き込みが終
了した後には、消費電力の小さい出力値保持回路１４に
よって低消費電力化を図ることができる。
【００４３】（第３実施形態）図５は、本発明の第３実
施形態による液晶表示装置に内蔵される正電源回路の内
部構成を示したブロック図である。図５を参照して、こ
の第３実施形態では、正電源回路２８が、ドライバ部１
２とポンプ部１３とからのみ構成されている。そして、
ドライバ部１２には、ポンプ部１３と同じ電源電圧で動
作している水平クロックＣＫＨを入力する。なお、この
水平クロックＣＫＨは、本発明の「基本クロック信号」
の一例である。
【００４４】第３実施形態では、上記のように、ポンプ
活性化クロックとして、第１実施形態または第２実施形
態のクロック生成部１１によって生成したクロックを使
用するのではなく、ポンプ部１３と同じ電源電圧で動作
している水平クロックＣＫＨを用いることによって、電
源回路にクロック生成回路を設ける必要がなくなる。こ
の場合、水平クロックＣＫＨは、待機状態では停止され
るので、ポンプ部１３による昇圧動作は、待機時に入る
前に水平クロックＣＫＨを用いて所望の電源電圧に到達
させることが必要である。
【００４５】（第４実施形態）図６は、本発明の第４実
施形態による液晶表示装置に内蔵される正電源回路の内
部構成を示したブロック図である。図６を参照して、こ
の第４実施形態では、正電源回路３８が、クロック生成
部３１と、ドライバ部１２と、ポンプ部１３とを含んで
いる。クロック生成部３１は、水平クロックＣＫＨの電
圧をポンプ部１３と同じ電源電圧に変換するためのレベ
ル変換回路３１ａを含んでいる。
【００４６】この第４実施形態では、ポンプ部１３より
低い電源電圧で動作している水平クロックＣＫＨを用い
る場合の例である。
【００４７】なお、この第４実施形態においても、水平
クロックＣＫＨは、通常使用時のみ有効であるので、待
機時に入る前に水平クロックＣＫＨを用いて所望の電源
電圧に到達させることが必要である。
【００４８】（第５実施形態）図７は、本発明の第５実
施形態による液晶表示装置に内蔵される正電源回路の内
部構成を示したブロック図である。図７を参照して、こ
の第５実施形態では、正電源回路４８が、クロック生成
部４１と、ドライバ部１２と、ポンプ部１３とを含んで
いる。クロック生成部４１は、独自にクロックを生成す
るためのリングオシレータ４２と、スイッチ４３ａと、
スイッチ４３ｂとを含んでいる。なお、リングオシレー
タ４２は、本発明の「クロック生成回路」の一例であ
り、スイッチ４３ａおよび４３ｂは、本発明の「選択ス
イッチ」の一例である。
【００４９】この第５実施形態では、ポンプ部１３を駆
動するためのクロックを通常動作時と待機時とで切り替
える場合を示している。すなわち、通常動作時には、ス
イッチ４３ｂをオン状態にするとともに、スイッチ４３
ａをオフ状態にすることによって、水平クロックＣＫＨ
を用いてポンプ部１３のポンピング動作を行う。また、
待機時には、スイッチ４３ａをオン状態にするととも
に、スイッチ４３ｂをオフ状態にし、かつ、リングオシ
レータ４２によりクロックを生成することにより、その
リングオシレータ４２によって生成されたクロックを用
いてポンプ部１３のポンピング動作を行う。
【００５０】（第６実施形態）図８は、本発明の第６実
施形態による液晶表示装置に内蔵される正電源回路の内
部構成を示したブロック図である。図８を参照して、こ
の第６実施形態の正電源回路５８は、クロック生成部５
１と、ドライバ部１２と、ポンプ部１３とを含んでい
る。クロック生成部５１は、独自にクロックを発生させ
るためのリングオシレータ５２と、水平クロックＣＫＨ
の電圧をポンプ部１３と同じ電源電圧に変換するための
レベル変換回路５３と、スイッチ５４ａと、スイッチ５
４ｂとを含んでいる。この第６実施形態では、図７に示
した第５実施形態において、水平クロックＣＫＨがポン
プ部１３を駆動する電源電圧よりも小さい電圧で動作し
ている場合に、その水平クロックＣＫＨをレベル変換回
路５３を用いてポンプ部１３の駆動電圧と同じ電圧に変
換する構成を有している。なお、リングオシレータ５２
は、本発明の「クロック生成回路」の一例であり、スイ
ッチ５４ａおよび５４ｂは、本発明の「選択スイッチ」
の一例である。
【００５１】動作としては、通常動作時では、スイッチ
５４ｂがオン状態になるとともに、スイッチ５４ａがオ
フ状態になる。そして、水平クロックＣＫＨがレベル変
換回路５３によってレベル変換された後、ドライバ部１
２を介してポンプ部１３によって昇圧動作が行われる。
また、待機時には、スイッチ５４ａがオン状態になると
ともに、スイッチ５４ｂがオフ状態になる。そして、リ
ングオシレータ５２によって生成された独自のクロック
を用いてポンプ部１３の昇圧動作が行われる。
【００５２】（第７実施形態）図９は、本発明の第７実
施形態による液晶表示装置の全体構成を示したブロック
図である。図１０は、図９に示した第７実施形態の液晶
表示装置に内蔵される負電源回路の内部構成を示した回
路図である。
【００５３】図９を参照して、この第７実施形態の液晶
表示装置２００では、図１に示した第１実施形態の液晶
表示装置１００とは異なり、液晶パネル１内に負電源回
路９が内蔵されている。負電源回路９は、図１０に示す
ように、クロック生成部１１とドライバ部１２とポンプ
部１３ａとを含んでいる。クロック生成部１１およびド
ライバ部１２の構成は、図３に示した第１実施形態の正
電源回路８の構成と全く同様である。
【００５４】ただし、ポンプ部１３ａは、負電源出力値
を発生するような構成となっている。具体的には、この
第７実施形態のポンプ部１３ａは、２つのキャパシタＣ
Ｐ１およびＣＰ２と、２つのｎチャネルトランジスタＮ
Ｔ１およびＮＴ２と、２つのｐチャネルトランジスタＰ
Ｔ１およびＰＴ２とを備えている。これらの接続状態
は、図３に示した第１実施形態のポンプ部１３の接続状
態と同様である。この第７実施形態のポンプ部１３ａで
は、キャパシタＣＰ１およびＣＰ２にそれぞれ接続され
たノードＮＤ１およびＮＤ２を介して所定の負電源電位
ＶＢＢを発生する。
【００５５】第７実施形態では、上記のように、液晶パ
ネル内に負電源回路９を内蔵することによって、ＳＲＡ
Ｍからなるメモリ６１（図９参照）におけるトランジス
タのゲート電極にその負電源回路９によって生成された
負電位ＶＢＢを印加することができる。これにより、そ
のゲート電極に０Ｖを印加する場合に比べて、トランジ
スタのオフ時のリーク電流を低減することができる。そ
の結果、メモリの保持特性を向上させることができる。
【００５６】（第８実施形態）図１１は、本発明の第８
実施形態による液晶表示装置の全体構成を示したブロッ
ク図である。図１１を参照して、この第８実施形態の液
晶表示装置３００では、液晶パネル１内に正電源回路８
と負電源回路９の両方を内蔵している。
【００５７】この第８実施形態の正電源回路８として
は、上記した第１〜第６実施形態のいずれかの正電源回
路と同様の構成を採用すればよい。また、負電源回路９
としては、上記した第７実施形態の負電源回路と同様の
構成を採用すればよい。
【００５８】第８実施形態では、上記のように、液晶パ
ネル１内に正電源回路８と負電源回路９との両方を内蔵
することによって、待ち受け待機時に正電源回路８によ
ってメモリ６１を動作させることができるとともに、負
電源回路９によってメモリ６１のデータ保持特性を向上
させることができる。
【００５９】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００６０】たとえば、上記実施形態では、液晶表示装
置（ＬＣＤ）からなる表示装置を例にとって説明した
が、本発明はこれに限らず、画素部にメモリを含む表示
装置であれば、ＥＬ表示装置などの他の表示装置にも同
様に適用可能である。
【００６１】また、上記した第７実施形態では、負電源
回路９を構成するクロック生成部１１およびドライバ部
１２として、第１実施形態のクロック生成部およびドラ
イバ部を用いたが、本発明はこれに限らず、上述した第
４〜第６実施形態のクロック生成部やドライバ部を用い
てもよいし、第３実施形態のようにクロック生成部を省
略してもよい。また、第７実施形態および第８実施形態
の負電源回路９において、図４に示した第２実施形態の
出力値保持回路１４を設けるようにしてもよい。
【００６２】
【発明の効果】以上のように、本発明によれば、待機動
作の際に、画素部に設けたメモリを電源回路を用いて容
易に駆動することが可能な表示装置を提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置の全
体構成を示したブロック図である。
【図２】図１に示した第１実施形態の液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図３】図２に示した正電源回路の内部構成の詳細を示
した回路図である。
【図４】本発明の第２実施形態による液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図５】本発明の第３実施形態による液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図６】本発明の第４実施形態による液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図７】本発明の第５実施形態による液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図８】本発明の第６実施形態による液晶表示装置に内
蔵される正電源回路の内部構成を示したブロック図であ
る。
【図９】本発明の第７実施形態による液晶表示装置の全
体構成を示したブロック図である。
【図１０】図９に示した第７実施形態による液晶表示装
置に内蔵される負電源回路の内部構成を示した回路図で
ある。
【図１１】本発明の第８実施形態による液晶表示装置の
全体構成を示したブロック図である。
【符号の説明】
１ 液晶パネル ２ 外部制御回路 ３ メモリ制御回路 ４ 走査線駆動回路 ５ データ線駆動回路 ６ 画素部 ８、１８、２８、３８、４８、５８ 正電源回路 ９ 負電源回路 １１、３１、４１、５１ クロック生成部 １２ ドライバ部 １３、１３ａ ポンプ部 １４ 出力値保持回路 １６、１７ スイッチ ３１ａ、５３ レベル変換回路 ４２、５２ リングオシレータ（クロック生成回路） ４３ａ、４３ｂ、５４ａ、５４ｂ スイッチ（選択スイ
ッチ） ６１ メモリ １００、２００、３００ 液晶表示装置 ＣＫＨ 水平クロック（基本クロック信号）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/20 ６２４Ｂ (56)参考文献 特開2000−330085（ＪＰ，Ａ) 特開2000−333444（ＪＰ，Ａ) 特開 平11−295700（ＪＰ，Ａ) 特開2001−343945（ＪＰ，Ａ) 特開 平７−287553（ＪＰ，Ａ) 特開 平９−68951（ＪＰ，Ａ) 特開 平６−334119（ＪＰ，Ａ) 特開 平11−299227（ＪＰ，Ａ) 特開2000−133774（ＪＰ，Ａ) 国際公開00／008625（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 画素の周辺に配置されたデータ線駆動回
    路と走査線駆動回路とからなる周辺回路を用いてビデオ
    データを前記画素に書き込む通常使用時の動作と、前記
    周辺回路の駆動を停止して、前記画素に書き込まれたビ
    デオデータを表示する待機動作とを行う表示装置におけ
    る、前記待機動作時に表示すべき静止画ビデオデータを
    記憶するとともに、メモリ制御回路により制御され、か
    つ、前記記憶した静止画ビデオデータを画素に書き込む
    ためのメモリを有する画素部と、 前記画素部と同一基板上に形成され、前記メモリ制御回
    路により制御され、かつ、前記メモリを動作させるため
    の電源として用いられるとともに、前記メモリを動作さ
    せるために前記待機動作時に所定の電位を出力する電源
    回路とを備え、 前記電源回路は、少なくとも、 クロック信号を増幅するためのドライバ部と、 前記ドライバ部から出力されたクロック信号に基づい
    て、チャージポンプ動作を行うためのポンプ部とを含
    む、表示装置。
  2. 【請求項２】 前記電源回路は、さらに、前記クロック
    信号を生成するためのクロック生成部を含む、請求項１
    に記載の表示装置。
  3. 【請求項３】 前記電源回路は、前記通常使用時から前
    記ポンプ部によるチャージポンプ動作を行い、前記電源回路は、さらに、 前記メモリを動作させる所定
    の電位を前記待機動作時まで保持する出力値保持回路を
    含み、 前記出力値保持回路は、前記ポンプ部の停止状態で動作
    するとともに、前記ポンプ部が停止した後前記待機動作
    時まで前記ポンプ部からの出力値を保持する、 請求項１
    または２に記載の表示装置。
  4. 【請求項４】 前記出力値保持回路は、前記メモリへの
    静止画ビデオデータの書き込みが終了したことに応答し
    て、動作を開始するとともに、前記ポンプ部からの出力
    値を、前記メモリへの静止画ビデオデータの書き込みが
    終了した後前記待機動作時まで保持する、請求項３に記
    載の表示装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0118183D0 (en) * 2001-07-26 2001-09-19 Koninkl Philips Electronics Nv Device comprising of an array of pixels
TW578122B (en) * 2002-06-05 2004-03-01 Au Optronics Corp Driving circuit for thin film transistor liquid crystal display
JP2006178018A (ja) * 2004-12-21 2006-07-06 Renesas Technology Corp 液晶表示駆動用半導体集積回路
JP2006338139A (ja) * 2005-05-31 2006-12-14 Seiko Epson Corp 基準クロック生成回路、電源回路、駆動回路及び電気光学装置
US8059075B2 (en) * 2006-10-10 2011-11-15 Sony Corporation Liquid crystal display device and power supply circuit
JP4501084B2 (ja) * 2006-10-10 2010-07-14 エプソンイメージングデバイス株式会社 液晶表示装置及び電源回路
JP4281020B2 (ja) * 2007-02-22 2009-06-17 エプソンイメージングデバイス株式会社 表示装置及び液晶表示装置
JP5213535B2 (ja) * 2008-06-18 2013-06-19 株式会社ジャパンディスプレイウェスト 表示装置
US8368709B2 (en) * 2009-09-18 2013-02-05 Nokia Corporation Method and apparatus for displaying one or more pixels
TWI423239B (zh) * 2010-09-14 2014-01-11 Orise Technology Co Ltd 減少靜態記憶體待機功率消耗的積體電路
KR102240676B1 (ko) * 2015-06-10 2021-04-14 애플 인크. 디스플레이 패널 리던던시 스킴
JP6572095B2 (ja) * 2015-10-28 2019-09-04 株式会社ジャパンディスプレイ 表示装置
KR102381884B1 (ko) * 2017-10-18 2022-03-31 엘지디스플레이 주식회사 디스플레이 장치
CN108597468B (zh) * 2018-04-26 2019-12-06 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板、显示装置、存储介质
CN113674773A (zh) * 2021-08-17 2021-11-19 晟合微电子(肇庆)有限公司 显示器及半导体存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0535954B1 (en) * 1991-10-04 1998-04-15 Kabushiki Kaisha Toshiba Liquid crystal display device
JP3144166B2 (ja) * 1992-11-25 2001-03-12 ソニー株式会社 低振幅入力レベル変換回路
KR100326689B1 (ko) * 1993-06-30 2002-07-03 요트.게.아. 롤페즈 매트릭스디스플레이시스템
KR950010897B1 (ko) * 1993-08-06 1995-09-25 삼성전자주식회사 컴퓨터 시스템에서 컴퓨터 주변장치의 전원관리신호 발생방법 및 제어장치
US5959598A (en) * 1995-07-20 1999-09-28 The Regents Of The University Of Colorado Pixel buffer circuits for implementing improved methods of displaying grey-scale or color images
US5945972A (en) * 1995-11-30 1999-08-31 Kabushiki Kaisha Toshiba Display device
JP3795606B2 (ja) * 1996-12-30 2006-07-12 株式会社半導体エネルギー研究所 回路およびそれを用いた液晶表示装置
JP3533074B2 (ja) * 1997-10-20 2004-05-31 日本電気株式会社 Ｖｒａｍ機能内蔵のｌｅｄパネル
JP3279238B2 (ja) * 1997-12-01 2002-04-30 株式会社日立製作所 液晶表示装置
CN1129888C (zh) * 1998-08-04 2003-12-03 精工爱普生株式会社 电光转换装置以及电子设备

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