JP2010074023A - 半導体装置 - Google Patents

Abstract

【課題】ＳＲＡＭ回路を有する半導体装置の生産性を向上させる。
【解決手段】シリコン基板に形成されたＳＲＡＭ回路は、第１方向Ｄ１に延在するゲート電極を有するＭＩＳトランジスタと、第１配線層、第２配線層Ｍ２および第３配線層Ｍ３と、第２配線層Ｍ２に形成されたビット配線ＢＬ、第１電源配線ＶＬ１（電源電圧ＶＤＤを供給）、および、第２電源配線ＶＬ２（基準電圧ＶＳＳを供給）と、第３配線層Ｍ３に形成されたワード配線ＷＬとを有する。第２配線層Ｍ２の各配線ＢＬ，ＶＬ１，ＶＬ２は第１方向Ｄ１に交差する第２方向Ｄ２に延在し、第３配線層Ｍ３のワード配線ＷＬは第１方向Ｄ１に延在するように配置されている。このようなＳＲＡＭ回路を有する半導体装置は、更に、第１方向Ｄ１に延在し、第３配線層Ｍ３に形成された外部配線ＥＬを有する。
【選択図】図７

Description

本発明は、半導体装置技術に関し、特に、ＳＲＡＭ回路を有する半導体装置の配線レイアウトに適用して有効な技術に関するものである。

半導体装置には、半導体基板上にＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などの半導体素子を形成し、配線によって電気的に接続した集積回路が用いられる。集積回路には、制御用のロジック回路や駆動用回路、情報記憶用のメモリ回路などがある。これらは、所望の機能を発現するように、構成する半導体素子の種類と配線の方法などが設計されている。

半導体装置が処理すべき情報量の増加に従って、集積回路自体の高速化および大容量化が望まれる。これは、半導体基板上の半導体素子の集積度を向上させることで実現している。このような背景の下、半導体装置技術は、１つの半導体基板上に様々な機能の集積回路を混載させるような技術動向となっている。例えば、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）を表示させるための駆動用の半導体装置であるＬＣＤドライバがある。ＬＣＤドライバは、動作制御回路、主記憶回路、不揮発性メモリ回路、および、電源制御回路など、様々な機能の集積回路を有しており、これらが１チップ上に混載されている。

その中でも、主記憶回路の一例として、ＳＲＡＭ（Static Random Access Memory）回路がある。スタティック型の記憶素子の一つであるＳＲＡＭ回路は、その高速動作性から、ＬＣＤドライバのみならず、種々の半導体装置における主記憶装置として適用されている。

例えば、特開２００１−２８４０１号公報（特許文献１）には、ＳＲＡＭセルの素子構成が開示されている。ここでは、ＳＲＡＭセルのビット線やワード線、電源電位線、および、接地電位線などの配線技術が開示されている。

また、例えば、特開２００６−８６５２３号公報（特許文献２）には、半導体メモリ装置のライン配置構造が開示されている。ここでは、一部のワードラインと平行に、電源ラインまたは信号ラインを形成する金属配線ラインを備えた半導体メモリ装置技術構造が開示されている。
特開２００１−２８４０１号公報 特開２００６−８６５２３号公報

図１７は、本発明者らが検討したＳＲＡＭ回路のうち、１セル分の回路構成を表した要部平面図である。ＳＲＡＭ回路を構成するＭＩＳトランジスタＱａは、シリコン基板１ａのｐ型ウェルｐｗａまたはｎ型ウェルｎｗａ内に形成されている。

ｐ型ウェルｐｗａ内では、分離部２ａで規定されたｐ型活性領域Ａｐａにｎ型ＭＩＳトランジスタＱｎａが形成されている。図示はしないが、ｐ型活性領域Ａｐａの表面にはｎ型不純物領域が形成されており、ｎ型ＭＩＳトランジスタＱｎａのソース領域およびドレイン領域が形成されている。また、ｎ型ウェルｎｗａ内では、分離部２ａで規定されたｎ型活性領域Ａｎａにｐ型ＭＩＳトランジスタＱｐａが形成されている。図示はしないが、ｎ型活性領域Ａｎａの表面にはｐ型不純物領域が形成されており、ｐ型ＭＩＳトランジスタＱｐａのソース領域およびドレイン領域が形成されている。

各ＭＩＳトランジスタＱｎａ，Ｑｐａは第１方向Ｄ１ａに延在するゲート電極ＧＥａを有している。そして、各ＭＩＳトランジスタＱｎａ，Ｑｐａは、ｐ型活性領域Ａｐａ、ｎ型活性領域Ａｎａ、または、ゲート電極ＧＥａの一部を共有することで電気的に接続している。なお、以下の平面図中では、便宜上、ハッチングを付して示す箇所があるが、これらは構成上特別な意味を有するものではない。

図１８は、上記の構成を有するシリコン基板１ａ上に形成された第１配線層Ｍ１ａの要部平面図である。第１配線層Ｍ１ａには導体の第１接続配線Ｃ１ａが形成されている。第１配線層Ｍ１ａの第１接続配線Ｃ１ａは、所望の箇所のゲート電極ＧＥａや活性領域Ａｐａ，Ａｎａに対して、導体のコンタクトプラグｃｐａによって電気的に接続されている。

図１９は、上記の第１配線層Ｍ１ａ上に形成された第２配線層Ｍ２ａの要部平面図である。第２配線層Ｍ２ａには導体の第２接続配線Ｃ２ａ、および、同じく導体のワード配線ＷＬａが形成されている。ワード配線ＷＬａは第１方向Ｄ１ａに沿って延在している。第２接続配線Ｃ２ａおよびワード配線ＷＬａは、それぞれ、所望の箇所の第１接続配線Ｃ１ａに対して、ビアプラグｖｐａによって電気的に接続されている。

図２０は、上記の第２配線層Ｍ２ａ上に形成された第３配線層Ｍ３ａの要部平面図である。第３配線層Ｍ３ａには導体の電源配線ＶＬａ、および、同じく導体のビット配線ＢＬａが形成されている。電源配線ＶＬａおよびビット配線ＢＬａは第２方向Ｄ２ａに沿って延在している。電源配線ＶＬａおよびビット配線ＢＬａは、それぞれ、所望の箇所の第２接続配線Ｃ２ａに対して、ビアプラグｖｐａによって電気的に接続されている。

本発明者らが検討したＳＲＡＭ回路では、以上の構成のＭＩＳトランジスタＱａおよび各配線を有している。特に、このＳＲＡＭ回路には、第２配線層Ｍ２ａのワード配線ＷＬａによってワード信号を伝達し、第３配線層Ｍ３ａのビット配線ＢＬａによってビット信号を伝達し、第３配線層Ｍ３ａの電源配線ＶＬａによって電源電圧または基準電圧を印加する。これによって、ＳＲＡＭ回路のメモリ動作を制御することができる。そして、本発明者らの検討によれば、上記のような配線レイアウトとすることで、下層のＭＩＳトランジスタをより緻密に配置することができ、集積化し易いことが分かっている。

一方、上記のようなＳＲＡＭ回路を有する半導体装置に関して、本発明者らの更なる検討によって、以下のような課題を有することが明らかになった。

ＳＲＡＭ回路と他の機能の集積回路（例えば動作制御回路や不揮発性メモリ回路など）とを混載する際には、ＳＲＡＭ回路動作には関わらない他の集積回路の信号配線または電源配線を、ＳＲＡＭ回路上に通す必要が生じ得る。これは、半導体チップの小面積化に伴ってより顕著になる。

しかしながら、本発明者らが検討したＳＲＡＭ回路では、第３配線層Ｍ３ａまでの中に、このような外部の配線を形成することは困難である。なぜなら、各配線層Ｍ１ａ，Ｍ２ａ，Ｍ３ａには、既に各配線Ｃ１ａ，Ｃ２ａ，ＷＬａ，ＢＬａ，ＶＬａが配置されている。そして、これらの配線幅を狭くすること、または、隣り合う配線間に新たな配線を配置することは、電気抵抗または電気容量の増加の観点から困難であることが、本発明者らの更なる検討により明らかになったからである。従って、上記のＳＲＡＭ回路上に外部の配線を形成するためには、第３配線層Ｍ３ａよりも更に上層の配線層を適用しなくてはならない。

また、別の観点から、以下のような課題も見出されている。電源インピーダンスを低下させることを考えた場合、電源配線をメッシュ状にすることが望ましい。即ち、上記図２０のように第２方向Ｄ２ａに延在する電源配線ＶＬａに加えて、第１方向Ｄ１ａに延在する電源配線を導入することが望ましい。これは、ＳＲＡＭメモリセルの高集積化に伴ってより顕著になる。しかしながら、上記と同様の理由で、新たな電源配線を第３配線層Ｍ３ａまでに形成することは困難であり、メッシュ状の電源配線を実現するためには、更に上層の配線層を用いなくてはならない。

以上のように、上層の配線層に新たな配線を設けることは、製造工程および製造期間の増加や歩留まりの低下などといった生産性の低下を引き起こす原因となる。この課題は、上述のように、半導体チップの小面積化またはメモリセルの高集積化のような、半導体装置の高性能化をもたらす技術動向においてより顕著になる。即ち、本発明者らが検討したＳＲＡＭ回路を有する半導体装置の更なる高性能化に際しては、生産性を向上させることが困難であるという課題が見出された。

そこで、本発明の目的は、ＳＲＡＭ回路を有する半導体装置の生産性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

半導体基板に形成されたＳＲＡＭ回路を有する半導体装置であって、ＳＲＡＭ回路は、電界効果トランジスタと、第１、第２および第３配線層と、第２配線層に形成された第１信号配線、第１および第２電源配線と、第３配線層に形成された第２信号配線とを有する。電界効果トランジスタのゲート電極は第１方向に沿って延在して配置されている。また、第２配線層において、第１信号配線、第１および第２電源配線は、第１方向に交差する第２方向に沿って延在し、かつ、第１方向に距離を隔てて並んで配置されている。この第１信号配線はＳＲＡＭ回路にビット信号を伝達するための配線であり、第１、第２電源配線はＳＲＡＭ回路に、それぞれ、電源電圧、基準電圧を印加するための配線である。また、第３配線層において、第２電源配線は第１方向に沿って延在し、かつ、第２方向に距離を隔てて並んで配置されている。この第２電源配線はＳＲＡＭ回路にワード信号を伝達するための配線である。この半導体装置は、更に、第１方向に延在する外部配線を有する。この外部配線は、ＳＲＡＭ回路の第３配線層に形成されている。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。

即ち、ＳＲＡＭ回路を有する半導体装置の生産性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の半導体装置は、以下で説明するようなＳＲＡＭ回路を有する。

図１は、本実施の形態１の半導体装置が有するＳＲＡＭ回路のうち、１セル分の回路構成を表した要部平面図である。本図では、シリコン基板（半導体基板）１上に形成したＭＩＳ型電界効果トランジスタ（電界効果トランジスタ）Ｑ（以下、単にＭＩＳトランジスタＱ）の構成を説明するために、上層の配線層を省略して図示している。シリコン基板１は単結晶シリコンを母材とした薄板状の基板である。本実施の形態１のＳＲＡＭ回路を含め、本実施の形態１の半導体装置はシリコン基板１上に形成される。

本実施の形態１のＳＲＡＭ回路を構成するＭＩＳトランジスタＱは、シリコン基板１のｐ型ウェル（ウェル）ｐｗまたはｎ型ウェル（ウェル）ｎｗ内に形成されている。言い換えれば、ｐ型ウェルｐｗまたはｎ型ウェルｎｗは、シリコン基板１上において、ＭＩＳトランジスタＱを含むようにして形成されている。ウェルとは、シリコン基板１とは導電型または不純物濃度が異なる半導体領域である。ｐ型ウェルｐｗとｎ型ウェルｎｗとは、シリコン基板１の第１方向Ｄ１に沿って、交互に隣り合うようにして配置されている。また、両ウェルｐｗ，ｎｗは、第１方向Ｄ１に交差する（好ましくは直交する）第２方向Ｄ２に沿って延在するようにして配置されている。

ｐ型ウェルｐｗ内には、ＳＴＩ（Shallow Trench Isolation）構造の分離部２によってｐ型活性領域Ａｐが規定されている。ｐ型活性領域Ａｐはｐ型ウェルｐｗ内において第２方向Ｄ２に沿って延在している。また、ｎ型ウェルｎｗ内にはＳＴＩ構造の分離部２によてｎ型活性領域Ａｎが規定されている。ｎ型活性領域Ａｎはｎ型ウェルｎｗ内において第２方向Ｄ２に沿って延在している。そして、このｐ型活性領域Ａｐまたはｎ型活性領域Ａｎを平面的に横切るようにして、即ち、シリコン基板１上の第１方向Ｄ１に沿って延在するようにしてゲート電極ＧＥが配置されている。本図では、便宜上、ゲート電極ＧＥにハッチングを付して示しており、このハッチングに構成上特別な意味は無い。

このゲート電極ＧＥはＭＩＳトランジスタＱの構成要素である。ゲート電極ＧＥとシリコン基板１とはゲート絶縁膜（図示しない）で隔てられている。これらゲート電極ＧＥとゲート絶縁膜は、ｎチャネル型のＭＩＳトランジスタ（電界効果トランジスタ）Ｑｎ（以下、単にｎ型ＭＩＳトランジスタＱｎ）、及び、ｐチャネル型のＭＩＳトランジスタ（電界効果トランジスタ）Ｑｐ（以下、単にｐ型ＭＩＳトランジスタＱｐ）の構成の一部となる。そして、ゲート電極ＧＥの側方下部のｐ型活性領域Ａｐの表面には、ｎ型不純物領域が形成されており（図示しない）、ｎ型ＭＩＳトランジスタＱｎのソース領域およびドレイン領域として機能する。また、ゲート電極ＧＥの側方下部のｎ型活性領域Ａｎの表面には、ｐ型不純物領域が形成されており（図示しない）、ｐ型ＭＩＳトランジスタＱｐのソース領域およびドレイン領域として機能する。なお、以降の説明で、ソース領域およびドレイン領域に電気的に接続する場合を説明するときに、ｐ型活性領域Ａｐまたはｎ型活性領域Ａｎに接続すると記載する場合もある。

本実施の形態１のＳＲＡＭ回路の１つのメモリセルは、６つのＭＩＳトランジスタ（４つのｎ型ＭＩＳトランジスタＱｎと２つのｐ型ＭＩＳトランジスタＱｐ）によって構成されている。これらのＭＩＳトランジスタＱは、ｐ型活性領域Ａｐ、ｎ型活性領域Ａｎ、または、ゲート電極ＧＥの一部を共有することで電気的に接続している。１つのメモリセルを構成するＭＩＳトランジスタは、第１方向Ｄ１に沿って延在する、２列のゲート電極ＧＥを有している。

特に、当該ＳＲＡＭ回路では、ｐ型活性領域Ａｐとｎ型活性領域Ａｎとに跨って配置されたゲート電極ＧＥを有する。これは、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとがゲート電極ＧＥを共有していることを意味する。即ち、この部分で、ＣＭＩＳ（Complementary MIS）インバータ構造を構成している。そして、図のように、このようなＣＭＩＳインバータ構造を２つ配置し、ＳＲＡＭ回路の特徴的な構成を形成している。このＣＭＩＳインバータに属するトランジスタを、以下では、ｎ型ＣＭＩＳトランジスタ（電界効果トランジスタ）Ｑｎｃ、および、ｐ型ＣＭＩＳトランジスタ（電界効果トランジスタ）Ｑｐｃと記述する。また、当該ＳＲＡＭ回路は、このＣＭＩＳインバータに属さないｎ型ＭＩＳトランジスタＱｎも有している。これは、メモリセルを選択するためのｎ型ＭＩＳトランジスタＱｎである。このセル選択用のトランジスタを、以下では、選択用ｎ型ＭＩＳトランジスタ（電界効果トランジスタ）Ｑｎｓと記述する。

図２は、上記の構成を有するシリコン基板１上に形成された第１配線層Ｍ１の要部平面図である。第１配線層Ｍ１には導体の第１接続配線Ｃ１が形成され、それ以外の部分は層間絶縁膜（図示しない）によって覆われている。第１配線層Ｍ１の第１接続配線Ｃ１は、所望の箇所のゲート電極ＧＥや活性領域Ａｐ，Ａｎ（即ちソース、ドレイン）に対して、導体のコンタクトプラグｃｐを介して電気的に接続されている。コンタクトプラグｃｐは、シリコン基板１に形成されたＭＩＳトランジスタＱのゲート、ソースまたはドレインと、第１配線層Ｍ１との間の層間絶縁膜を貫通する孔（コンタクトホール）を、導体で埋め込んだものである。このコンタクトプラグｃｐを介して、第１配線層Ｍ１の第１接続配線Ｃ１によって、ＳＲＡＭ回路を構成するＭＩＳトランジスタＱのゲート、ソースまたはドレインへの電気的な接続が可能となる。

ここで、平面的には、コンタクトプラグｃｐは第１接続配線Ｃ１に隠れて見えないが、図中には記している。また、本図では、便宜上、第１配線層Ｍ１を構成する配線にハッチングを付して示している。ここでは、第１配線層Ｍ１を構成する配線は第１接続配線Ｃ１である。このハッチングに構成上特別な意味はない。また、同図中に示す第１配線層Ｍ１以外の、例えばシリコン基板１上に形成された部材などは、ハッチングを付さずに示している。

図３は、上記の構成を有する第１配線層Ｍ１上に形成された第２配線層Ｍ２の要部平面図である。第２配線層Ｍ２には導体の第２接続配線Ｃ２、ビット配線（第１信号配線）ＢＬ、第１電源配線ＶＬ１、および、第２電源配線ＶＬ２が形成されている。それ以外の部分は層間絶縁膜（図示しない）によって覆われている。第２配線層Ｍ２の各配線Ｃ２，ＢＬ，ＶＬ１，ＶＬ２は、下層の第１配線層Ｍ１における第１接続配線Ｃ１の所望の箇所に対して、導体のビアプラグｖｐを介して電気的に接続されている。このビアプラグｖｐは、第１配線層Ｍ１と第２配線層Ｍ２との間の層間絶縁膜を貫通する孔（ビアホール）を、導体で埋め込んだものである。

特に、本図３および上記図１、図２を参照して分かるように、ビット配線ＢＬは、選択用ｎ型ＭＩＳトランジスタＱｎｓのｐ型活性領域Ａｐに接続している第１接続配線Ｃ１に対し、ビアプラグｖｐを介して電気的に接続している。また、第１電源配線ＶＬ１は、ｐ型ＣＭＩＳトランジスタＱｐｃのｎ型活性領域Ａｎに接続している第１接続配線Ｃ１に対し、ビアプラグｖｐを介して電気的に接続している。また、第２電源配線ＶＬ２は、ｎ型ＣＭＩＳトランジスタＱｎｃのｐ型活性領域Ａｐに接続している第１接続配線Ｃ１に対し、ビアプラグｖｐを介して電気的に接続している。

第２配線層Ｍ２において、ビット配線ＢＬ、第１電源配線ＶＬ１、および第２電源配線ＶＬ２は、第２方向Ｄ２に沿って延在し、第１方向Ｄ１に距離を隔てて並んで配置されている。ここで、ビット配線ＢＬはＳＲＡＭ回路にビット信号を伝達するための配線である。また、第１電源配線ＶＬ１はＳＲＡＭ回路に電源電圧ＶＤＤを印加するための配線である。また、第２電源配線ＶＬ２はＳＲＡＭ回路に基準電圧ＶＳＳを印加するための配線である。基準電圧ＶＳＳは接地電圧であっても良い。

ここで、平面的には、ビアプラグｖｐは第２接続配線Ｃ２、ビット配線ＢＬ、第１電源配線ＶＬ１または第２電源配線ＶＬ２に隠れて見えないが、図中には記している。また、本図では、便宜上、第２配線層Ｍ２を構成する配線にハッチングを付して示している。ここでは、第２配線層Ｍ２を構成する配線は、第２接続配線Ｃ２、ビット配線ＢＬ、第１電源配線ＶＬ１および第２電源配線ＶＬ２である。このハッチングに構成上特別な意味は無い。また、同図中に示す第２配線層Ｍ２以外の、例えば第１配線層Ｍ１を構成する配線などは、ハッチングを付さずに示している。

図４は、上記の構成を有する第２配線層Ｍ２上に形成された第３配線層Ｍ３の要部平面図である。第３配線層には導体のワード配線（第２信号配線）ＷＬが形成されており、それ以外の部分は層間絶縁膜（図示しない）によって覆われている。第３配線層Ｍ３のワード配線ＷＬは、下層の第２配線層Ｍ２における第２接続配線Ｃ２の所望の箇所に対して、導体のビアプラグｖｐを介して電気的に接続されている。

特に、本図４および上記図１〜図３を参照して分かるように、ワード配線ＷＬは、選択用ｎ型ＭＩＳトランジスタＱｎｓのゲート電極ＧＥに接続している第２接続配線Ｃ２に対し、ビアプラグｖｐを介して電気的に接続している。このビアプラグｖｐは、第２配線層Ｍ２と第３配線層Ｍ３との間の層間絶縁膜を貫通する孔（ビアホール）を、導体で埋め込んだものである。

ここで、平面的には、ビアプラグｖｐはワード配線ＷＬに隠れて見えないが、図中には記している。また、本図では、便宜上、第３配線層Ｍ３を構成する配線にハッチングを付して示している。ここでは、第３配線層Ｍ３を構成する配線は、ワード配線ＷＬである。このハッチングに構成上特別な意味は無い。また、同図中に示す第３配線層Ｍ３以外の、例えば第２配線層Ｍ２を構成する配線などは、ハッチングを付さずに示している。

また、本図では、便宜上、ワード配線ＷＬにハッチングを付して示しており、このハッチングに構成上特別な意味はない。

また、図５には、上記で説明した構成のＳＲＡＭ回路において、１つのメモリセルｍｃ１だけでなく、より広域を示す要部平面図を示す。ここでは、上記図４と同様に、第２配線層Ｍ２における第２接続配線Ｃ２、ビット配線ＢＬ、第１電源配線ＶＬ１、および第２電源配線ＶＬ２と、第３配線層Ｍ３におけるワード配線ＷＬとを示している。

図のように、第３配線層Ｍ３において、ワード配線ＷＬは第１方向Ｄ１に沿って延在し、第２方向Ｄ２に距離を隔てて並んで配置されている。ここで、ワード配線ＷＬはＳＲＡＭ回路にワード信号を伝達するための配線である。

以上のように、本実施の形態１のＳＲＡＭ回路では、ビット線ＢＬ、ワード配線ＷＬ、第１電源配線ＶＬ１および第２電源配線ＶＬ２を用いて、１つのメモリセルｍｃ１に電圧信号を供給する。図６には、これらの各配線ＷＬ，ＢＬ，ＶＬ１，ＶＬ２が延在する方向と、それぞれの位置関係とを模式的に表した説明図を示す。本実施の形態１のＳＲＡＭ回路では、ワード配線ＷＬを第１方向Ｄ１に延在させ、ビット線ＢＬ、第１電源配線ＶＬ１および第２電源配線ＶＬ２を第２方向Ｄ２に延在させて用いる。この点は、本発明者らが検討した、上記図１７〜図２０を用いて説明したＳＲＡＭ回路と同様である。本実施の形態１のＳＲＡＭ回路の構成として異なるのは、各方向に延在する配線が形成される配線層である。以下で詳しく説明する。

本発明者が検討したＳＲＡＭ回路では、上記図１９、図２０で説明したように、第２配線層Ｍ２ａには第１方向Ｄ１ａに延在するワード配線ＷＬａを配置していた。そして、第２方向Ｄ２ａに延在する配線（電源配線ＶＬａおよびビット配線ＢＬａ）は第３配線層Ｍ３ａに配置していた。本発明者らの検討によれば、このような配線レイアウトとすることで、下層のＭＩＳトランジスタをより緻密に配置することができ、集積化し易いことが分かっている。

これに対し、本実施の形態１のＳＲＡＭ回路では、ゲート電極ＧＥと交差する第２方向Ｄ２に延在する配線、即ち、ビット配線ＢＬ、第１電源配線ＶＬ１および第２電源配線ＶＬ２を、第２配線層Ｍ２に配置している。そして、ゲート電極ＧＥに沿う第１方向Ｄ１に延在する配線、即ち、ワード配線ＷＬを第３配線層Ｍ３に配置している。

このように、本実施の形態１のＳＲＡＭ回路では、第３配線層Ｍ３にはワード配線ＷＬのみを配置すれば良く、平面的に見て配線の余裕が生じる。そこで、図７に示すように、第３配線層Ｍ３に、更に他の外部配線ＥＬを形成することができる。この外部配線ＥＬは、第１方向Ｄ１に延在するワード配線ＷＬの間に配置するから、同様に第１方向Ｄ１に沿って延在するように配置される。

上記のようにすることで、配線幅を狭めたり、隣り合う配線との間隔を狭めたりすることなく、第３配線層Ｍ３に、更に他の外部配線ＥＬを形成することができる。即ち、電気抵抗や電気容量を増加させることなく、第３配線層Ｍ３に外部配線ＥＬを追加することができる。これにより、新たな配線層を追加することなく、または、既存の上層配線層を適用することなく、外部配線ＥＬを適用することができる。従って、本実施の形態１のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性を向上させることができる。

また、本実施の形態１のＳＲＡＭ回路では、上記のように第３配線層Ｍ３に配置した外部配線ＥＬを様々な用途に適用することで、更なる効果を有する半導体装置を構成できる。その態様を以下で詳しく説明する。

図８に示すように、第３配線層Ｍ３の外部配線ＥＬの一部として、第３電源配線ＶＬ３を割り当てる。言い換えれば、第３電源配線ＶＬ３は第１方向Ｄ１に延在する外部配線ＥＬの一部を構成する配線である。そして、第３電源配線ＶＬ３は、第２方向Ｄ２に見て距離を隔てて並んで配置されている。なお、第３電源配線ＶＬ３は、同じ第２方向Ｄ２に見て距離を隔てて並んで配置されているワード配線ＷＬの間に配置されている。

更に、第３電源配線ＶＬ３は、ビアプラグｖｐを介して、第２配線層Ｍ２の第１電源配線ＶＬ１と電気的に接続されている。そして、第３電源配線ＶＬ３は、接続する第１電源配線ＶＬ１と同様に、ＳＲＡＭ回路に電源電圧ＶＤＤを印加するための配線である。

このように、第３配線層Ｍ３の外部配線ＥＬに対し、電源電圧ＶＤＤを供給する第３電源配線ＶＬ３を適用する。これにより、本実施の形態１のＳＲＡＭ回路に対しては、第１電源配線ＶＬ１に加えて第３電源配線ＶＬ３から電源電圧ＶＤＤを供給できる。そして、第２電源配線ＶＬ２に加えて第４電源配線ＶＬ４から電源電圧ＶＳＳを供給できる。従って、本実施の形態１のＳＲＡＭ回路に対しては、電源電圧ＶＤＤおよび基準電圧ＶＳＳを、第１方向Ｄ１および第２方向Ｄ２の両方向に延在する配線から供給できることになる。

例えば、１つのメモリセルｍｃ１を構成する箇所に着目した場合、当該メモリセルｍｃ１へは、第２配線層Ｍ２の第１電源配線ＶＬ１に加え、第３配線層Ｍ３の第３電源配線ＶＬ３によっても電源電圧ＶＤＤを供給できる。本図８では、メモリセルｍｃ１に電源電圧ＶＤＤを供給し得る第１電源配線ＶＬ１と第３電源配線ＶＬ３とに対して、便宜上、同様のハッチングを付して示している。

図９には、上記を模式的に記した説明図を示している。本実施の形態１のＳＲＡＭ回路では、電源電圧ＶＤＤを供給するための配線として、第１電源配線ＶＬ１と第３電源配線ＶＬ３との２種類を有する。そして、第１電源配線ＶＬ１は第２方向Ｄ２に延在し、第３電源配線ＶＬ３は第１方向Ｄ１に延在する。即ち、本実施の形態１のＳＲＡＭ回路では、電源電圧ＶＤＤを供給するための配線は、メッシュ構造となっている。このようなメッシュ構造の電源配線とすることで、上述のように、電源インピーダンスを低下させることができる。

そして、本実施の形態１のＳＲＡＭ回路では、第２方向Ｄ２に延在する既存の第１電源配線ＶＬ１に加え、第１方向Ｄ１に延在する新たな第３電源配線ＶＬ３を、第３配線層Ｍ３に配置できる。言い換えれば、本実施の形態１のＳＲＡＭ回路によれば、メッシュ構造の電源配線技術を、４層目以降の配線層を用いずに適用できる。これにより、上述のように、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

また、ＳＲＡＭ回路の電源制御技術として、本発明者らは更に以下のような技術を検討した。即ち、スタンバイ時にメモリセルのリーク電流を抑える技術を検討した。また、電流不良となったメモリセルの電源をオフにし、冗長メモリセルを活性化して良品化する技術の適用を検討した。これらを実現するためには、電源配線に対して、通常の電源電圧ＶＤＤと他の電圧とを切り換えて印加するための切り換えスイッチを配線の端部に配置することが必要となる。以下では、ＳＲＡＭ回路を駆動して、書き込みまたは消去動作を施すために必要な電源電圧ＶＤＤを駆動用の電源電圧（第１電源電圧）ＶＤＤ１と表す。これに対し、第１電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤを第２電源電圧ＶＤＤ２と表す。

図１０に示すように、第２方向Ｄ２に延在する第１電源配線ＶＬ１の端部、および、第１方向Ｄ１に延在する第３電源配線ＶＬ３の端部には、電源切り換えスイッチｓｗ１が配置されている。電源切り換えスイッチｓｗ１は、第１電源配線ＶＬ１および第３電源配線ＶＬ３に対して、駆動用の第１電源電圧ＶＤＤ１と、第２電源電圧ＶＤＤ２とを切り換えて供給する機能を有する。

このように、電源電圧ＶＤＤとして異なる電圧を供給できる効果に関しては、上述の通りである。ここで、例えば、上記図１７〜図２０を用いて説明したようなＳＲＡＭ回路では、電源配線ＶＬａは第２方向Ｄ２ａに延在するのみである。従って、上記のような電源切り換えスイッチｓｗ１を配置する場合、第２方向Ｄ２ａの端部にしか配置できない。または、配線を引き回して第１方向Ｄ１ａの端部にも配置し得るが、占有面積や追加工程の観点から現実的ではない。

これに対し、本実施の形態１のＳＲＡＭ回路によれば、電源電圧ＶＤＤを供給するための配線は、第２方向Ｄ２に延在する第１電源配線ＶＬ１の他に、第１方向Ｄ１に第３電源配線ＶＬ３を備えている。従って、電源切り替えスイッチｓｗ１を、第１方向Ｄ１と第２方向Ｄ２との両方向の端部に配置できる。ＳＲＡＭ回路の周辺に配置するデバイスはスイッチに限らず種々考え得る。この観点から、本実施の形態１のＳＲＡＭ回路のように、電源切り替えスイッチｓｗ１の配置場所が第２方向Ｄ２の端部に限定されないことは効果的である。

上記のように効果的な構造を構成できるのは、電源配線がメッシュ構造を有しているからである。そして、本実施の形態１のＳＲＡＭ回路の電源配線は、４層目以降の配線層を用いずに、３層目の第３配線層Ｍ３までを用いてメッシュ状の電源配線を形成できる。従って、本実施の形態１のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

また、本実施の形態１のＳＲＡＭ回路によれば、上記図８、図９で説明したように、１つのメモリセルｍｃ１に対して、２つの配線（第１電源配線ＶＬ１、第２電源配線ＶＬ２）によって電源電圧ＶＤＤを供給できる。従って、図１１に示すように、例えば、第２方向Ｄ２に延在する第１電源配線ＶＬ１に第１電源電圧ＶＤＤ１を供給し、第１方向Ｄ１に延在する第３電源配線ＶＬ３には第２電源電圧ＶＤＤ２を供給しても良い。この場合、第１電源配線ＶＬ１および第３電源配線ＶＬ３の端部には、各電圧印加のオン／オフを切り換えるスイッチｓｗ２を設置しても良い。このように、第１電源配線ＶＬ１に印加する電源電圧ＶＤＤと第２電源配線ＶＬ２に印加する電源電圧ＶＤＤとを区別することで、構造をより簡略化できる。

なお、上記では第１電源配線ＶＬ１に第１電源電圧ＶＤＤ１を供給し、第３電源配線ＶＬ３に第２電源電圧ＶＤＤ２を供給する例を示したが、これらは逆であっても良い。ここでは、第１電源配線ＶＬ１と第３電源配線ＶＬ３とに対して異なる電源電圧ＶＤＤを印加することが効果的である。

また、上記図８〜図１１を用いた説明では、第１電源電圧ＶＤＤ１および第２電源電圧ＶＤＤ２において、第１電源電圧ＶＤＤ１はＳＲＡＭ回路を駆動するための電源電圧ＶＤＤであるとして説明した。ここで、本実施の形態１のＳＲＡＭ回路では、上記のように第１電源電圧ＶＤＤ１とは異なる第２電源電圧ＶＤＤ２は、ＳＲＡＭ回路がデータを保持するための電源電圧ＶＤＤである方が、より好ましい。その理由を以下で説明する。

データ保持用の電源電圧ＶＤＤとは、書き込みまたは消去動作を施すための駆動用の電源電圧ＶＤＤ（即ち第１電源電圧ＶＤＤ１）を必要としないメモリセルにおいて、スタンバイ状態を維持するのに十分な電源電圧ＶＤＤである。本実施の形態１のＳＲＡＭ回路では、駆動用の第１電源電圧ＶＤＤ１と、データ保持用の第２電源電圧ＶＤＤ２とを切り換えて供給し得る構成とすることで、スタンバイ状態のメモリセルのリーク電流を低減できるという効果を有する。従って、第２電源電圧ＶＤＤ２としては、データ保持用の電源電圧ＶＤＤ２を供給する方が、より好ましい。

また、上記図８〜図１１では、第３配線層Ｍ３の外部配線ＥＬの一部を構成する配線として、第３電源配線ＶＬ３を有する構造を説明した。ここで、第３配線層Ｍ３の外部配線ＥＬは、更に、その構成の一部として第４電源配線ＶＬ４を有している構造を説明する。第４電源配線ＶＬ４は、上記図８〜図１１中に記載されている。より詳しくは、第４電源配線ＶＬ４は、第１方向Ｄ１に延在する外部配線ＥＬを構成する配線である。そして、同じ第３配線層Ｍ３に形成されている第３電源配線層ＶＬ３と第４電源配線ＶＬ４とは、第２方向Ｄ２に見て距離を隔てて交互に並んで配置されている。なお、第３電源配線ＶＬ３と第４電源配線ＶＬ４との間には、ワード配線ＷＬが配置されている。

第４電源配線ＶＬ４は、ビアプラグｖｐを介して、第２配線層Ｍ２の第２電源配線ＶＬ２と電気的に接続されている。そして、第４電源配線ＶＬ４は、接続する第２電源配線ＶＬ２と同様に、ＳＲＡＭ回路に基準電圧ＶＳＳを印加するための配線である。上記図８では、メモリセルｍｃ１に基準電圧ＶＳＳを供給し得る第２電源配線ＶＬ２と第４電源配線ＶＬ４とに対して、便宜上、同様のハッチングを付して示している。

このように、本実施の形態１のＳＲＡＭ回路では、電源電圧ＶＤＤを印加する配線に加え、基準電圧ＶＳＳを印加する配線もメッシュ構造とする。これにより、上述のような、電源電圧ＶＤＤを印加する配線をメッシュ構造とした構成を適用した場合と、同様の効果が得られる。従って、本実施の形態１のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

上記図８〜図１１を用いた説明では、本実施の形態１のＳＲＡＭ回路において、第３配線層Ｍ３に配置された外部配線ＥＬを、同じＳＲＡＭ回路を構成する配線として適用する例を説明した。本実施の形態１のＳＲＡＭ回路を有する半導体装置では、第３配線層Ｍ３の外部配線ＥＬを、ＳＲＡＭ回路の動作とは直接関係のない信号線として適用しても良い。その実例を、以下で説明する。

図１２に示すように、本実施の形態１のＳＲＡＭ回路ＳＭＣは、ＬＣＤドライバＤＤの一部を構成する集積回路であっても良い。ＬＣＤドライバＤＤとは、液晶ディスプレイ（ＬＣＤ）を表示させるための駆動用の半導体装置である。ＬＣＤドライバＤＤは、第１方向Ｄ１に沿った長辺と、第２方向Ｄ２に沿った短辺とを有する長方形状のシリコン基板１上に形成されている。ＬＣＤドライバＤＤは、液晶ディスプレイの周囲に配置されるから、このような長方形状であることが望まれる。従って、ＳＲＡＭ回路ＳＭＣ部分も、長方形状であることが望ましい。この観点から、上記図１を用いて説明したように、本実施の形態１のＳＲＡＭ回路の１つのメモリセルは、第１方向Ｄ１に延在する２列のゲート電極ＧＥを有するような構造が好適である。

ＬＣＤドライバＤＤは、ＳＲＡＭ回路ＳＭＣのほかにも複数の周辺回路ＰＣを有する。これら複数の周辺回路ＰＣは、ＳＲＡＭ回路ＳＭＣと共に、第１方向Ｄ１に沿って並んでシリコン基板１上に配置されている。そして、本実施の形態１の半導体装置の第３配線層Ｍ３の外部配線ＥＬ（上記図７参照）は、複数の周辺回路ＰＣ間で信号ＳＧを授受するための配線である。

ここで、上記図７を用いて説明したように、本実施の形態１の外部配線ＥＬは、ＳＲＡＭ回路の上部を第１方向Ｄ１に沿って延在するようにして配置している。従って、シリコン基板１上の第１方向に沿って並んで配置されている周辺回路ＰＣ間において信号ＳＧを授受するための配線として、この外部配線ＥＬは好適である。その理由を以下で説明する。

例えば、上記図１７〜図２０を用いて説明したような、本発明者らが検討したＳＲＡＭ回路では、第３配線層Ｍ３ａには第２方向Ｄ２ａに延在する配線が形成されている。更に、第３配線層Ｍ３ａには追加して配線を配置するための空間的な余裕が無く、第１方向Ｄ１ａに延在させる外部配線を形成することは困難である。従って、外部配線はＳＲＡＭ回路を避けて形成するか、または、４層目以降の配線層を用いて形成することになる。

これに対し、本実施の形態１のＳＲＡＭ回路ＳＭＣでは、上述のように、第３配線層Ｍ３にはワード配線ＷＬが配置されているだけである。更に、このワード配線ＷＬは第１方向Ｄ１に延在している。従って、この第３配線層Ｍ３には、容易に、第１方向Ｄ１に延在する外部配線ＥＬを配置できる。そして、ＬＣＤドライバＤＤは長辺方向である第１方向Ｄ１に沿って並んだ周辺回路ＰＣを有した構造となっているから、その周辺回路ＰＣ間で信号ＳＧを授受するための配線として、第３配線層Ｍ３の第１方向Ｄ１に延在する外部配線ＥＬは好適である。

上記のように、本実施の形態１のＳＲＡＭ回路ＳＭＣを用いることで、ＬＣＤドライバＤＤの複数の周辺回路ＰＣ間の信号ＳＧを授受する配線として、第３配線層Ｍ３の外部配線ＥＬを適用できる。これにより、ＳＲＡＭ回路を避けて形成する方法や、４層目以降の配線層を追加する方法を用いることなく、周辺回路ＰＣ間の信号ＳＧ授受のための配線を形成できる。従って、本実施の形態１のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

また、本実施の形態１のＬＣＤドライバＤＤは、上記のような複数の周辺回路ＰＣとして、動作制御回路ＣＬ（control logicとも言う）と不揮発性メモリ回路ＮＶＭ（フラッシュメモリ回路とも言う）とを有している。

動作制御回路ＣＬは、ＬＣＤドライバＤＤを構成する他の周辺回路ＰＣなどに対して、動作命令などの信号を出す制御回路である。従って、ＬＣＤドライバＤＤの中央に配置される。また、不揮発性メモリ回路ＮＶＭは、情報を不揮発に記憶するための回路領域である。一般的に、動作制御回路ＣＬの動作に必要な情報は、不揮発性メモリ回路ＮＶＭやＳＲＡＭ回路ＳＭＣに蓄積される。

使用頻度が高く頻繁に読み出しまたは書き込まれる情報は、より高速な動作が可能なＳＲＡＭ回路ＳＭＣに蓄積される。一方、使用頻度は低いものの、電源が切れても消去されずに保持しておく必要のある情報（例えば、起動に必要なデータやプログラムデータなど）は不揮発性メモリ回路ＮＶＭに蓄積される。ここで、動作制御回路ＣＬとの間で、記憶情報をより高速に授受する必要のあるＳＲＡＭ回路ＳＭＣは、動作制御回路ＣＬにより近い領域に配置することが望ましい。従って、ＬＣＤドライバＤＤの長辺方向である第１方向Ｄ１に沿って配列するこれらの周辺回路ＰＣのうち、ＳＲＡＭ回路ＳＭＣは、不揮発性メモリ回路ＮＶＭと比較して、動作制御回路ＣＬにより近い領域に配置される方が、より好ましい。こうすることで、ＬＣＤドライバＤＤはより高速な動作が可能となる。

上記のような構成のＬＣＤドライバＤＤでは、動作制御回路ＣＬから見て、ＳＲＡＭ回路ＳＭＣよりも遠くに配置されている不揮発性メモリ回路ＮＶＭとの間で、記憶情報信号ＳＧｍを授受する必要がある。ここで、本実施の形態１のＳＲＡＭ回路ＳＭＣを有するＬＣＤドライバＤＤでは、このような記憶情報信号ＳＧｍを授受するための配線として、第３配線層Ｍ３の外部配線ＥＬを適用するのがより望ましい。その理由を以下で説明する。

外部配線ＥＬは、不揮発性メモリ回路ＮＶＭよりも動作制御回路ＣＬに近い領域に配置するＳＲＡＭ回路の上部を、第１方向Ｄ１に沿って配置している。そして、動作制御回路ＣＬと不揮発性メモリ回路ＮＶＭとは、第１方向Ｄ１に沿ってＳＲＡＭ回路ＳＭＣを挟むようにして配置している。従って、動作制御回路ＣＬと不揮発性メモリ回路ＮＶＭとの間で記憶情報信号ＳＧｍを授受するための配線としては、その間に配置するＳＲＡＭ回路ＳＭＣの上部を第１方向Ｄ１に沿って横断している外部配線ＥＬが好適である。そして、本実施の形態１の半導体装置では、外部配線ＥＬは４層目以降の配線層を用いず、第３配線層Ｍ３に形成できる。従って、本実施の形態１のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

また、本実施の形態１のＬＣＤドライバＤＤを構成する他の周辺回路ＰＣとしては、パワージェネレータ（発電回路）などを備えていても良い。また、ＬＣＤドライバＤＤは、上記の他に、ソースドライバＳＤ、ゲートドライバＧＤ、または、入出力回路ＩＯなどを備えていても良い。

以上のように、本実施の形態１のＳＲＡＭ回路ＳＭＣは、第１方向Ｄ１に長辺を有し、第２方向Ｄ２に短辺を有する形状のＬＣＤドライバＤＤのような半導体装置に適用して、より効果的である。

（実施の形態２）
本実施の形態２の半導体装置が有するＳＲＡＭ回路の構造を、図１３および図１４を用いて説明する。本実施の形態２のＳＲＡＭ回路は、上記実施の形態１で説明したＳＲＡＭ回路と同様の構成を有し、同様の効果を発現し得る。更に、本実施の形態２のＳＲＡＭ回路は、以下で説明するような構成および効果を有する。図１３は、シリコン基板１に形成したＳＲＡＭ回路の１つのメモリセルにおいて、ＭＩＳトランジスタＱの配置を示した要部平面図である。図１４は、ＳＲＡＭ回路の配線層のうち、第２配線層Ｍ２を示す要部平面図である。

上記実施の形態１で説明したように、ＳＲＡＭ回路の第２配線層Ｍ２にはビット配線ＢＬ、第１電源配線ＶＬ１、および、第２電源配線ＶＬ２が配置され、これらは第２方向Ｄ２に沿って延在している。ここで、本実施の形態２のＳＲＡＭ回路では、例えば、上記図１７〜図２０を用いて説明したようなＳＲＡＭ回路と比較して、メモリセルの横方向の寸法を意図的に拡大している。特に、第２方向Ｄ２に延在し、第１方向Ｄ１に見て離れて隣り合う各活性領域Ａｎ，Ａｐ間の距離Ｌａを拡大している。これにより、第２配線層Ｍ２に関し、配線間距離Ｌｍをより広く取ることができる。即ち、各活性領域Ａｎ，Ａｐの間隔を広げることで、そこに接続する配線の配線間距離Ｌｍもより広げることができる。

配線間距離Ｌｍが狭いと、隣に配置する配線の影響を受けやすくなる。より具体的には、配線間で寄生容量が生じ、信号の伝達が遅くなる。そこで、本実施の形態２のＳＲＡＭ回路では、各活性領域Ａｎ，Ａｐ間の距離Ｌａを広げることで、配線間距離Ｌｍをも広げた構造とした。これにより、配線間の寄生容量をより低減できる。そして、このように効果的な配線は、上述のように、シリコン基板１上において３層目の第３配線層Ｍ３までを用いて構成できる。従って、本実施の形態２のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

また、本実施の形態２のＳＲＡＭ回路では、第２配線層Ｍ２の第１電源配線ＶＬ１は、第１方向Ｄ１に見て隣に配置されたビット配線ＢＬとの配線間距離Ｌｍが、近い部分と遠い部分とを有している。同様に、第２配線層Ｍ２の第２電源配線ＶＬ２は、第１方向Ｄ１に見て隣に配置されたビット配線ＢＬとの配線間距離Ｌｍが、近い部分と遠い部分とを有している。このような構造とすることで、上述のように、配線間の寄生容量、特に、ビット配線ＢＬと各電源配線ＶＬ１，ＶＬ２との間の寄生容量を低減でき、読み出し時間を高速化することができる。そして、このように効果的な配線は、上述のように、シリコン基板１上において３層目の第３配線層Ｍ３までを用いて構成できる。従って、本実施の形態２のＳＲＡＭ回路を用いた半導体装置によれば、より高性能な半導体装置を形成する際に、製造工程の増加や歩留まりの低下を起こし難くすることができる。結果として、ＳＲＡＭ回路を有する半導体装置の生産性をより向上させることができる。

以上のように、本実施の形態２のＳＲＡＭ回路では、メモリセルの寸法を、特に第１方向Ｄ１に沿って意図的に拡大することで、配線間の容量を低減する効果を得た。メモリセルの寸法を拡大することによる効果は、その他、以下のようなものがある。

図１５に示すように、本実施の形態２のＳＲＡＭ回路では、メモリセルの寸法を第１方向Ｄ１に沿って広げたことで、１つのｎ型活性領域Ａｎ（またはｐ型活性領域Ａｐ）の幅Ｗａを、第１方向Ｄ１に沿って広げることができる。その理由および効果を以下で説明する。

各活性領域Ａｎ，Ａｐを規定するＳＴＩ構造の分離部２は、周囲のシリコン基板１に応力を作用させることが分かっており、このようなシリコン基板１への応力はＭＩＳトランジスタＱの特性に影響を及ぼすことが分かっている。そして、各活性領域Ａｎ，Ａｐの幅Ｗａを広げることで、分離部２が互いに近付くと、上記の応力の作用が懸念される。上記図１７〜図２０を用いて説明したようなＳＲＡＭ回路では、メモリセルの寸法は電気特性上許容される最小の寸法となっているから、各活性領域Ａｎａ，Ａｐａの幅を広げることによるＳＴＩ構造の分離部２の応力がより作用し易い。

これに対し、上記図１３で説明したように、本実施の形態２のＳＲＡＭ回路では各活性領域Ａｎ，Ａｐ間の距離Ｌａを、第１方向Ｄ１に沿って意図的に広げている。従って、個々のｎ型活性領域Ａｎやｐ型活性領域Ａｐの第１方向Ｄ１に沿った寸法を拡大しても、周囲に配置するＭＩＳトランジスタＱへの分離部２の応力の影響は小さい。即ち、本実施の形態２のＳＲＡＭ回路は、各活性領域Ａｎ，Ａｐの幅Ｗａを第１方向Ｄ１に拡大し易い構造である。

ここで、各活性領域Ａｎ，Ａｐは第２方向Ｄ２に沿って延在し、ゲート電極ＧＥは第１方向Ｄ１に沿って延在して各活性領域Ａｎ，Ａｐを平面的に横断する。従って、個々のＭＩＳトランジスタＱでは、第２方向Ｄ２がチャネル内のキャリアの輸送方向となる。この観点から、各活性領域Ａｎ，Ａｐを第１方向Ｄ１に沿って拡大することは、ＭＩＳトランジスタＱにおけるチャネル幅（ゲート幅と同義）を広げたことになる。ＭＩＳトランジスタＱのチャネル幅を広げると、扱う電流量が増え、ＭＩＳトランジスタＱの電流駆動力が向上することになる。これにより、ＳＲＡＭ回路の動作速度をより高速化できる。

本発明者らの検証によれば、各活性領域Ａｎ，Ａｐの幅Ｗａは、最小寸法の場合と比較して、約８０％拡大できることが分かった。

また、図１６に示すように、本実施の形態２のＳＲＡＭ回路では、ＭＩＳトランジスタＱは各ウェルｎｗ，ｐｗ内に形成されている。これらの各ウェルｎｗ，ｐｗは第２方向に延在している。そして、各ウェルｎｗ，ｐｗに対しても電位を設定する必要があり、各ウェルｎｗ，ｐｗ内には、外部から給電するための給電セルｓｃが形成されている。本図１６には、ｐ型ウェルｐｗに形成された給電セルｓｃの構造を示している。

給電セルｓｃは、各ウェルｎｗ，ｐｗ内において、ＳＴＩ構造の分離部２によって規定された低抵抗の半導体領域である。即ち、給電セルｓｃの活性領域Ａｎの表面には、ｎ型不純物領域が形成されている。また、給電セルｓｃの活性領域Ａｐの表面には、ｐ型不純物領域が形成されている。給電セルｓｃに対しては、コンタクトプラグｃｐなどによって、上層の配線と電気的に接続さている。このようにして、給電セルｓｃに対しては、外部から電圧を印加することができる。ただし、シリコン基板１のｐ型ウェルｐｗに形成された給電セルｓｃにコンタクトプラグｃｐを形成するためには、上部の空間を空けなければならない。少なくとも、給電セルｓｃを配置した箇所では、シリコン基板１上に密に配置するゲート電極ＧＥの間隔を広げる必要がある。

例えば、上記図１７〜図２０を用いて説明した、本発明者らが事前に検討したＳＲＡＭ回路の場合、シリコン基板１ａにおいて互いのメモリセルを構成するトランジスタＱａは、最小寸法に従って密に配置されている。従って、メモリセル内に給電セルを配置し、その上のゲート電極ＧＥａの間隔を広げることは困難である。そこで、このようなＳＲＡＭ回路の場合、メモリセル間に給電セルｓｃを形成し、その箇所でゲート電極ＧＥａの間隔を広げる方法としている。ただし、本発明者らが検討した上記のＳＲＡＭ回路では、第１方向Ｄ１ａに沿って２列に延在するゲート電極ＧＥａが、１つのメモリセルの構成要素となっている。従って、第２方向Ｄ２ａに沿って、ゲート電極ＧＥａの列間隔を広げることになる。即ち、本発明者らが事前に検討したＳＲＡＭ回路では、給電セルを形成する箇所において、第２方向Ｄ２ａに寸法が拡大することになる。

これに対し、本実施の形態２のＳＲＡＭ回路では、各活性領域Ａｎ，Ａｐ間の距離Ｌａを意図的に広げているから、本図１６に示すように、ゲート電極ＧＥの間隔を広げなくとも、空間的な余裕が生じている。そして、各活性領域Ａｎ，Ａｐと同じように、ｐ型ウェルｐｗ内において第２方向Ｄ２に延在するような給電セルｓｃを形成することができる。なぜなら、本実施の形態２のＳＲＡＭ回路では、各活性領域Ａｎ，Ａｐ間の距離Ｌａを広げているから、給電セルｓｃのＳＴＩ構造の分離部２が及ぼす、ＭＩＳトランジスタＱへの応力の作用は小さいからである。

以上のように、本実施の形態２のＳＲＡＭ回路によれば、第１方向Ｄ１に延在するゲート電極ＧＥの列間隔を第２方向Ｄ２に広げることなく、給電セルｓｃを形成できる。即ち、本実施の形態２のＳＲＡＭ回路によれば、第２方向Ｄ２に沿って寸法Ｌｎを縮小できる。結果的に、本実施の形態２の給電セルｓｃの配置技術の効果としては、第１方向Ｄ１に沿った寸法を意図的に拡大することで、第２方向Ｄ２に沿った寸法Ｌｎを縮小できることになる。

例えば、上記実施の形態１において上記図１２を用いて説明したように、ＬＣＤドライバＤＤでは、第１方向Ｄ１に沿った長辺と第２方向Ｄ２に沿った短辺を有する形状であるから、第２方向Ｄ２に寸法を縮小できる方が、より好ましい。従って、本実施の形態２のＳＲＡＭ回路は、ＬＣＤドライバに適用して、より効果的である。

本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。

本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置の他の要部平面図である。 本発明の実施の形態１である半導体装置の更に他の要部平面図である。 本発明の実施の形態１である半導体装置の更に他の要部平面図である。 図３と図４に示す半導体装置の要部平面図の広域を示す要部平面図である。 本発明の実施の形態１である半導体装置の配線構造を示す説明図である。 本発明の実施の形態１である半導体装置の配線構造を示す要部平面図である。 本発明の実施の形態１である半導体装置の他の配線構造を示す要部平面図である。 図８に示す半導体装置の配線構造を示す説明図である。 図８に示す半導体装置の他の配線構造を示す説明図である。 図８に示す半導体装置の更に他の配線構造を示す説明図である。 本発明の実施の形態１である半導体装置の他の説明図である。 本発明の実施の形態２である半導体装置の要部平面図である。 本発明の実施の形態２である半導体装置の他の要部平面図である。 本発明の実施の形態２である半導体装置の更に他の要部平面図である。 本発明の実施の形態２である半導体装置の更に他の要部平面図である。 本発明者らが検討した半導体装置の要部平面図である。 本発明者らが検討した半導体装置の他の要部平面図である。 本発明者らが検討した半導体装置の更に他の要部平面図である。 本発明者らが検討した半導体装置の更に他の要部平面図である。

符号の説明

１ シリコン基板（半導体基板）
２ 分離部
Ａｎ ｎ型活性領域
Ａｐ ｐ型活性領域
ＢＬ ビット配線（第１信号配線）
Ｃ１ 第１接続配線
Ｃ２ 第２接続配線
ＣＬ 動作制御回路
ｃｐ コンタクトプラグ
Ｄ１ 第１方向
Ｄ２ 第２方向
ＤＤ ＬＣＤドライバ
ＥＬ 外部配線
ＧＤ ゲートドライバ
ＧＥ ゲート電極
ＩＯ 入出力回路
Ｌａ 距離
Ｌｍ 配線間距離
Ｌｎ 寸法
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
ｍｃ１ メモリセル
ＮＶＭ 不揮発性メモリ回路
ｎｗ ｎ型ウェル（ウェル）
ＰＣ 周辺回路
ｐｗ ｐ型ウェル（ウェル）
Ｑ ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｎ ｎ型ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｎｃ ｎ型ＣＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｎｓ 選択用ｎ型ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｐ ｐ型ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｐｃ ｐ型ＣＭＩＳトランジスタ（電界効果トランジスタ）
ｓｃ 給電セル
ＳＤ ソースドライバ
ＳＧ 信号
ＳＧｍ 記憶情報信号
ＳＭＣ ＳＲＡＭ回路
ｓｗ１ 電源切り替えスイッチ
ｓｗ２ スイッチ
ＶＤＤ 電源電圧
ＶＤＤ１ 第１電源電圧
ＶＤＤ２ 第２電源電圧
ＶＳＳ 基準電圧
ＶＬ１ 第１電源配線
ＶＬ２ 第２電源配線
ＶＬ３ 第３電源配線
ＶＬ４ 第４電源配線
ｖｐ ビアプラグ
Ｗａ 幅
ＷＬ ワード配線（第２信号配線）

Claims (14)

1. 半導体基板に形成されたＳＲＡＭ回路を有する半導体装置であって、
   前記ＳＲＡＭ回路は、
   （ａ）前記半導体基板に形成された電界効果トランジスタと、
   （ｂ）前記半導体基板上に順に形成された第１配線層、第２配線層、および、第３配線層と、
   （ｃ）前記第２配線層に形成された第１信号配線、第１電源配線、および、第２電源配線と、
   （ｄ）前記第３配線層に形成された第２信号配線とを有し、
   前記電界効果トランジスタのゲート電極は、前記半導体基板上に第１方向に沿って延在するようにして配置され、
   前記第２配線層において、
   前記第１信号配線、前記第１電源配線、および、前記第２電源配線は、前記第１方向と交差する第２方向に沿って延在し、かつ、前記第１方向に距離を隔てて並んで配置され、
   前記第１信号配線は前記ＳＲＡＭ回路にビット信号を伝達するための配線であり、
   前記第１電源配線は前記ＳＲＡＭ回路に電源電圧を印加するための配線であり、
   前記第２電源配線は前記ＳＲＡＭ回路に基準電圧を印加するための配線であり、
   前記第３配線層において、
   前記第２信号配線は、前記第１方向に沿って延在し、かつ、前記第２方向に距離を隔てて並んで配置され、
   前記第２信号配線は前記ＳＲＡＭ回路にワード信号を伝達するための配線であり、
   前記半導体装置は、更に、前記第１方向に延在する外部配線を有し、
   前記外部配線は、前記ＳＲＡＭ回路の前記第３配線層に形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第３配線層の前記外部配線は、第３電源配線を有し、
   前記第３電源配線は、前記第２配線層の前記第１電源配線と電気的に接続され、前記ＳＲＡＭ回路に前記電源電圧を印加するための配線であることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第２方向に延在する前記第１電源配線の端部、および、前記第１方向に延在する前記第３電源配線の端部には、電源切り替えスイッチが配置され、
   前記電源切り替えスイッチは、前記第１電源配線および前記第３電源配線に対して、前記電源電圧として、駆動用の第１電源電圧と、それとは異なる第２電源電圧とを切り換えて供給する機能を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第２電源電圧とは、データ保持用の前記電源電圧であることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第３配線層の前記外部配線は、更に、第４電源配線を有し、
   前記第４電源配線は、前記第２配線層の前記第２電源配線と電気的に接続され、前記ＳＲＡＭ回路に前記基準電圧を印加するための配線であることを特徴とする半導体装置。
6. 請求項２記載の半導体装置において、
   前記第２配線層の前記第１電源配線には、前記電源電圧として、駆動用の第１電源電圧、または、それとは異なる第２電源電圧のうちいずれか一方が供給され、
   前記第３配線層の前記第３電源配線には、前記電源電圧として、前記第１電源電圧または前記第２電源電圧のうち、前記第１電源配線に供給されない方の前記電源電圧が供給されることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第２電源電圧とは、データ保持用の前記電源電圧であることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第３配線層の前記外部配線は、更に、第４電源配線を有し、
   前記第４電源配線は、前記第２配線層の前記第２電源配線と電気的に接続され、前記ＳＲＡＭ回路に前記基準電圧を印加するための配線であることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記ＳＲＡＭ回路はＬＣＤドライバの一部を構成し、
   前記ＬＣＤドライバは、前記第１方向に沿った長辺と前記第２方向に沿った短辺とを有する長方形状の前記半導体基板上に形成されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記ＬＣＤドライバは、更に、複数の周辺回路を有し、
    前記複数の周辺回路は、前記ＳＲＡＭ回路と共に、前記第１方向に沿って並んで前記半導体基板上に配置され、
    前記第３配線層において前記第１方向に延在する前記外部配線は、前記複数の周辺回路間で信号を授受するための配線であることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記複数の周辺回路は、動作制御回路と不揮発性メモリ回路とを有し、
    前記半導体基板上において、前記ＳＲＡＭ回路は、前記不揮発性メモリ回路と比較して、前記動作制御回路により近い領域に配置され、
    前記外部配線の一部は、前記動作制御回路と前記不揮発性メモリ回路との間で、記憶情報信号を授受するための配線であることを特徴とする半導体装置。
12. 請求項５，８または１１記載の半導体装置において、
    前記第１方向に距離を隔てて並んで配置する前記第１信号配線の間には、前記第１電源配線または前記第２電源配線が配置され、
    前記第２配線層の前記第１電源配線および第２電源配線は、前記第１方向に見て隣に配置された前記第１信号配線との距離が、近い部分と遠い部分とを有していることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記ＳＲＡＭ回路は、更に、
    （ｅ）前記半導体基板において前記電界効果トランジスタを含むようにして形成されたウェルを有し、
    前記ウェル内には、外部から給電するための給電セルが形成され、
    前記給電セルは、前記ウェル内において前記第２方向に延在するようにして形成されていることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記ＳＲＡＭ回路の１つのメモリセルは、６つの前記電界効果トランジスタによって構成され、これらは、前記第１方向に延在した２列の前記ゲート電極によって電気的に接続されていることを特徴とする半導体装置。

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